KR100350031B1 - 프로그래머블제어기시스템에서베이스보드와,그위에장착된전원유니트및cpu유니트 - Google Patents

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Abstract

프로그래머블 제어기 시스템이 개시된다. 본 시스템은 다수의 슬롯을 구비한 베이스 보드; 상기 슬롯들 중 적어도 한 슬롯에 부착되어 상기 베이스 보드에 전력을 공급하기 위한 전원 유니트; 상기 슬롯들 중 적어도 한 슬롯에 부착되어, 나머지 슬롯들에 부착되어 I/O 처리를 실행하기 위한 적어도 하나의 I/O 유니트 중에서 하나의 실행 I/O 유니트를 지정하기 위한 I/O 유니트 지정 신호를 출력하기 위한 CPU 유니트; 상기 전원 유니트와 상기 CPU 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하기 위한 판별 수단; 상기 판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여, 상기 I/O 유니트 지정 신호를 보정하기 위한 보정 수단; 및 상기 보정된 I/O 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하기 위한 선택 수단을 포함한다.

Description

프로그래머블 제어기 시스템에서 베이스 보드와, 그 위에 장착된 전원 유니트 및 ＣＰＵ 유니트{BASE BOARD, POWER SUPPLY UNIT AND CPU UNIT MOUNTED THEREON IN PROGRAMMABLE CONTROLLER SYSTEM}
본 발명은 베이스 보드(base board)와 이 베이스 보드 위에 장착된 전원 유니트 및 CPU 유니트를 포함하는 프로그래머블 제어기 시스템에 관한 것이다.
종래, 베이스 보드 위에 각종 유니트가 장착되어 있는 구성을 갖는, 예컨대 프로그래머블 제어기와 같은 시스템이 있었다 (일본 특개평 평4-308952호, 평2-116903호, 평1-175607호, 평2-176833호 등 참조).
도 13은 종래의 프로그래머블 제어기 시스템의 시스템 구성을 도시한 도면으로서, 이 시스템은 베이스 보드(B″)와, 이 베이스 보드 위에 장착된 유니트들로서, 전력 공급용 전원 유니트(SU'), 입/출력 처리 및 각종 연산 동작을 수행하기 위한 CPU 유니트(CU'), 입/출력 동작을 위한 입/출력 유니트(I/O 유니트)(IU1, … IUn), 등으로 구성되어 있다. 전원 유니트(SU'), CPU 유니트(CU'), I/O 유니트(IU1, … IUn)는 베이스 보드(B″)에 구비된 슬롯들에 각각 부착되어 있으며, 각 슬롯 내에 구비된 커넥터들에 접속된 짝(mating) 커넥터를 갖고 있다. CPU 유니트(CU')가 부착되는 베이스 보드(B″)를 기본 베이스 보드라고 한다. 한편, 확장 케이블을 통해 베이스 보드(B″)에 구비된 확장 커넥터(13)에 접속되어 I/O 유니트(IU1, … IUn) 등을 확장시키는데 상용하기 위한 확장 베이스 보드도 있다. 기본적으로, 그와 같은 확장 베이스 보드에는 전원 유니트(SU'), I/O 유니트(IU1, … IUn) 등만이 부착되고, CPU 유니트(CU')는 부착되지 않는다. 도면에서는 CPU 유니트(CU')는 2개의 슬롯을 점유하는 유니트로서 도시되어 있다.
기본 베이스 보드(B″)에서는, 전원 유니트(SU')가 접속될 전원 커넥터(15), CPU 유니트(CU')가 접속될 CPU 커넥터(16), I/O 유니트(IU1, … IUn)가 접속될 I/O 커넥터(171, … 17n), 및 확장 커넥터(13)가 전원 라인(Lp)을 통해 접속되어 있고, CPU 커넥터(16), I/O 커넥터(171, … 17n) 및 확장 커넥터(13) 간에는 어드레스 버스(AB) 및 데이타 버스(DB)가 구비되어 있다.
게다가, 기본 베이스 보드(B″)와 확장 베이스 보드를 각각 선택하기 위한베이스 보드 선택 신호(US3, US4)와 각 베이스 보드의 슬롯에 부착된 I/O 유니트(IU1, … IUn)를 선택하기 위한 I/O 선택 신호(US0 내지 US2)가 CPU 유니트(CU')로부터 출력된다. 이들 선택 신호는 CPU 커넥터(16)를 통해 기본 베이스 보드(B″)에 구비된 선택 회로(18)에 공급된다. 선택 회로(18)에서는 공급된 선택 신호에 따라서 I/O 유니트(IU1, … IUn)에 접속된 I/O 커넥터(171, … 17n) 중 선택된 것들에 슬롯 선택 신호들이 공급된다. 이와 같은 방식으로, I/O 커넥터(171, … 17n)를 통해 슬롯 선택 신호가 공급된 I/O 유니트(IU1, … IUn)와 CPU 유니트(CU') 사이에서 어드레스 버스와 데이타 버스를 통한 데이타의 입/출력이 수행된다.
한편, 각 슬롯들은 기본 베이스 보드(B″)와 확장 베이스 보드(B″)에서 일렬로 배열되어 있다. 각 슬롯(0, …, n)에는 전원 유니트(SU'), CPU 유니트(CU') 및 I/O 유니트(IU1, … IUn)가 부착되어 있으며, 이들은 도 14a에 도시된 바와 같이 인접하여 나란히 배치되어 있다.
그러나, 전원 유니트가 고용량 전원 유니트(SU″)인 경우에는 그 본체 크기가 매우 크기 때문에 전원 유니트는 도 14b에 도시된 바와 같이 기본 베이스 보드(B″)의 2개 슬롯(전원 슬롯과 슬롯 0)을 점유한다. 이 경우, CPU 유니트(CU')가 원래 부착될 슬롯 0을 전원 유니트(SU″)가 점유하므로 CPU 유니트(CU')는 인접 슬롯 1에 부착되도록 이동되어야 한다. 그 다음, I/O유니트(IU1, … IUn)가 부착될 슬롯들은 예컨대 I/O 유니트(IU1)이 부착될 슬롯이 슬롯 1로부터 슬롯 2로 이동되는 식으로 연속해서 하나씩 이동된다. 그러므로, 상술한 바와 같이 선택 회로(18)로부터 슬롯 선택 신호를 고정시키는 배선이 행해지는 경우에는 I/O 유니트(IU1, … IUn)의 선택 번호(I/O 유니트(IU1, … IUn)를 식별하기 위한 번호)들이 변한다는 문제가 있다. 게다가, 기본 베이스 보드(B″)와 확장 보드를 서로 비교해 보면, 도 14a와 도 14b에 도시된 바와 같이 CPU 유니트(CU')의 부착 여부에 따라서 슬롯의 물리적 위치와 선택 번호가 달라지게 된다. 그러므로, 베이스 보드들을 서로 공동으로 사용할 수 없기 때문에 기본 베이스 보드(B″)와 확장 보드를 따로 따로 구비할 필요가 있다.
본 발명의 목적은 상술한 문제점을 해소하는 것, 즉 전원 유니트와 CPU 유니트의 폭이 각자 독립적으로 변화되는 경우나 CPU 유니트가 부착되어 있지 않은 경우에도 I/O 유니트 등이 부착된 슬롯들이 적절하게 인식될 수 있는 베이스 보드와 이 베이스 보드에 부착된 전원 유니트 및 CPU 유니트를 제공하는 것이다,
상기 목적을 달성하기 위하여, 본 발명에 따라서, 다수의 슬롯을 구비한 베이스 보드; 상기 슬롯들 중 적어도 한 슬롯에 부착되어 상기 베이스 보드에 전력을 공급하기 위한 전원 유니트; 상기 슬롯들 중 적어도 한 슬롯에 부착되어, 나머지 슬롯들에 부착되어 I/O 처리를 실행하기 위한 적어도 하나의 I/O 유니트 중에서 하나의 실행 I/O 유니트를 지정하기 위한 I/O 유니트 지정 신호를 출력하기 위한 CPU유니트; 상기 전원 유니트와 상기 CPU 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하기 위한 판별 수단; 상기 판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하기 위한 보정 수단; 및 상기 보정된 I/O 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하기 위한 선택 수단을 포함하는 프로그래머블 제어기 시스템이 제공된다.
특히, 상기 판별 수단은 불변 구성을 가진 제1 회로, 상기 전원 유니트가 점유하는 슬롯 수에 따른 가변 구성을 가진 제2 회로, 및 상기 CPU 유니트가 점유하는 슬롯 수에 따른 가변 구성을 가진 제3 회로를 포함하며, 상기 I/O 유니트의 위치 이동량이 상기 제1 회로, 제2 회로 및 제3 회로의 조합에 의해 일의적으로 결정된다.
상기 제1 회로는 베이스 보드 위에 설치된 논리 회로이고, 상기 제2 회로는 전원 유니트 내에 설치되고, 상기 제3 회로는 CPU 유니트 내에 설치되고, 상기 제1 회로, 제2 회로 및 제3 회로는 상기 전원 유니트가 상기 베이스 보드에 부착될 때에 판별 신호를 상기 보정 수단에 출력하는 판별 회로를 구성한다.
본 시스템에서는, 베이스 보드의 슬롯을 점유하는 전원 유니트와 CPU 유니트의 폭이 독립적으로 변하는 경우, 또는 CPU 유니트가 부착되지 않은 경우에, 서로 다른 식별 신호를 각각 얻을 수가 있다. 따라서, 그와 같은 경우에서도 I/O 유니트 등이 부착되는 슬롯을 적절하게 인식할 수가 있다.
더욱이, 본 발명에 따라서, 프로그래머블 제어기 시스템에서 베이스 보드의 기능을 전환시키는 방법도 채택된다. 본 방법은 베이스 보드에 전력을 공급하기 위한 전력 유니트를 상기 베이스 보드 상에 설치된 다수의 슬롯 중 적어도 한 슬롯에 부착하는 단계; 나머지 슬롯들에 부착되어 I/O 처리를 실행하기 위한 적어도 하나의 I/O 유니트 중에서 하나의 실행 I/O 유니트를 지정하기 위한 I/O 유니트 지정 신호를 출력하기 위한 CPU 유니트를, 상기 한 슬롯에 분리 가능하게 부착하는 단계; 상기 CPU 유니트가 상기 베이스 보드에 부착되어 있는지 여부를 검출하는 단계; 상기 CPU 유니트가 부착되어 있는 것으로 검출된 경우에는, 상기 전원 유니트와 상기 CPU 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하는 단계; 판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하는 단계; 상기 보정된 I/O 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하는 단계; 및 상기 베이스 보드 상에 설치된 제어 신호 단자를 출력 단자로 전환하는 단계, 그리고, 상기 CPU 유니트가 부착되어 있지 않은 것으로 검출된 경우에는, 상기 제어 신호 단자를 입력 단자로 전환하여, 상기 제어 단자를 통해 외부 유니트로부터 상기 I/O 유니트 지정 신호를 받아 들이는 단계; 상기 전원 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하는 단계; 판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하는 단계; 및 상기 보정된 I/O 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하는 단계를 포함한다.
본 방법에서, CPU 유니트가 없는 것으로 검출된 경우에는, 제1 회로와 제2 회로를 조합함으로써 I/O 유니트의 위치 이동량이 일의적으로 결정되고, 상기 제1 회로는 불변 구성을 가지고 베이스 보드 내에 설치되고, 상기 제2 회로는 상기 전원 유니트가 점유하는 슬롯 수에 따른 가변 구성을 가지고 전원 유니트 내에 설치된다.
본 방법에서, CPU 유니트가 있는 것으로 검출된 경우에는, 제1 회로, 제2 회로 및 제3 회로를 조합함으로써 I/O 유니트의 위치 이동량이 일의적으로 결정되고, 상기 제1 회로는 불변 구성을 가지고 베이스 보드 내에 설치되고, 상기 제2 회로는 상기 전원 유니트가 점유하는 슬롯 수에 따른 가변 구성을 가지고 전원 유니트 내에 설치되고, 상기 제3 회로는 상기 CPU 유니트가 점유하는 슬롯 수에 따른 가변 구성을 가지고 CPU 유니트 내에 설치된다.
따라서, CPU 유니트의 부착 여부에 따라서 기본 베이스 보드와 확장 베이스 보드로서 완전히 동일한 베이스 보드가 공동으로 이용될 수 있다.
도 1은 본 발명에 따른 제1 실시예를 도시한 개략 구성도.
도 2는 제1 실시예에서 모든 시스템 구성의 신호를 나타낸 도면.
도 3은 제1 실시예에서 주요부의 회로 구성도.
도 4는 제1 실시예에서 베이스 보드의 주요부의 회로 구성도.
도 5는 본 발명에 따른 제2 실시예의 주요부를 도시한 회로 구성도.
도 6은 제2 실시예의 다른 주요부의 회로 구성도.
도 7은 제2 실시예에서 표준형 전원 유니트를 도시한 개략 구성도.
도 8은 제2 실시예에서 고용량 전원 유니트를 도시한 개략 구성도.
도 9는 제2 실시예에서 표준형 CPU 유니트를 도시한 개략 구성도.
도 10은 제 2 실시예에서 고기능 CPU 유니트를 도시한 개략 구성도.
도 11a 내지 11f는 제2 실시예에서 시스템 구성의 예들을 도시한 도면.
도 12는 제2 실시예에서 모든 시스템 구성의 식별 신호들과 출력 신호들을 도시한 도면.
도 13은 종래 시스템을 도시한 개략 구성도.
도 14a 내지 14c는 종래 시스템에서 시스템 구성의 예들을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전원 커넥터
3 : 슬롯측 식별 신호 단자
5 : 유니트측 식별 신호 단자
7 : 짝 커넥터
11 : 가산기
12 : 디코더
13 : 확장 커넥터
14 : 버퍼 회로
이하, 첨부 도면을 참조로 바람직한 실시예들에 대해서 상세히 설명한다. 실시예들에서, 본 발명은 프로그래머블 제어기 시스템에 적용된다. 그러나, 본 발명은 본 발명의 범위와 본질을 벗어남이 없이 프로그래머블 제어기 시스템 이외의 시스템에도 적용될 수 있다.
도 1은 본 발명에 따른 제1 실시예의 개략 구성도이다. 베이스 보드(B)는전원 커넥터(1)를 갖는 전원 슬롯, 이 전원 슬롯에 인접한 슬롯 0과 슬롯 1을 포함한다. 이 슬롯 0과 슬롯 1은 각각 커넥터(20, 21)를 갖고 있으며, 이들 커넥터들에는 저항을 통해 접지에 각각 접속된 신호 단자쌍(101내지 104)이 구비되어 있다. CPU 유니트(CU)는 저항(R)에 의해 풀 업된(pulled up) 한쌍의 신호 단자(81, 82)를 구비한 짝(mating) 커넥터(7)를 포함한다. 이 베이스 보드(B)에 따라서, 도 2에 도시된 바와 같이, CPU 유니트(CU)가 기본 베이스 보드(B)의 슬롯 0과 슬롯 1에 부착된 경우, 슬롯 1과 슬롯 2에 부착된 경우, 및 부착되어 있지 않은 경우 각각에서 신호 P1과 P2의 여러가지 조합이 얻어질 수 있다.
이 베이스 보드(B)에는, 도 3에 도시된 바와 같이, 슬롯 0 내지 슬롯 7을 선택하기 위한 "0" 또는 "1"의 선택 신호(US0 내지 US2)를 ,신호 P2를 최하위 디지트로서 채택하고 신호 P1을 상위 디지트로서 채택하는 신호에 가산하기 위한 가산기(11)와, 슬롯 0 내지 슬롯 7을 선택하기 위한 선택 신호(Z0 내지 Z7)를 얻기 위해 가산기(11)의 출력(Y0 내지 Y2)을 디코딩하기 위한 디코더(12)가 구비되어 있다. 결과적으로, 동일한 선택 신호(US0 내지 US2)에 대해서, CPU 유니트(CU)가 부착된 슬롯 0 또는 슬롯 1에 따라서 서로 다른 선택 신호가 출력될 수 있다. 예컨대, 선택 신호(US0 내지 US2)가 선택 번호 1에 대응하는 I/O 유니트를 선택하기 위한 "0"을 표시한다고 가정한다. 이 경우, CPU 유니트(CU)가 슬롯 0과 슬롯 1에 부착되어 있는 경우에는, 가산기(11)의 출력은 "10"을 취하여 슬롯 2를 선택한다.반면에, CPU 유니트(CU)가 슬롯 1과 슬롯 2에 부착되어 있는 경우에는, 가산기(11)의 출력은 "11"을 취하여 슬롯 3을 선택한다. CPU 유니트(CU)가 슬롯 0과 슬롯 1 중 어디에 부착되어 있던지 간에 선택 번호 1에 대응하여 I/O 유니트가 부착되는 적당한 슬롯이 항상 선택되어 질 수가 있다.
더욱이, 기본 베이스 보드(B)에서는, 도 4에 도시된 바와 같이, 데이타 버스(DB), 어드레스 버스(AB) 및 제어 신호 라인(CL)의 신호 전송 방향을 전환할 수 잇는 버퍼 회로(141내지 144)가 확장 커넥터(13)의 상류(upstream)에 구비되어 있다. 이들 버퍼 회로 중에서 어드레스 버스(AB)용 버퍼 회로(142및 143)와 제어 신호 라인(CL)용 버퍼 회로(144)는 신호 P1에 따라서 신호 전송 방향을 전환하도록 설계되어 있다. 즉, 신호 P1이 "1"을 취하면, 각 신호들은 확장 커넥터(13)로 출력되어 베이스 보드는 기본 베이스 보드로서 기능하게 된다. 신호 P1이 "0"을 취하면, 각 신호들은 확장 커넥터(13)로부터 입력되어 베이스 보드는 확장 베이스 보드로서 기능하게 된다.
또한, 데이타 버스(DB)용 버퍼 회로(141)는 그 신호 전송 방향이 신호 P1과 제어 신호의 RD(읽기) 신호에 의해 전환될 수 있도록 설계된다. 신호 P1이 "1"을 취하는 읽기 동작에서는 확장 커넥터(13)로부터 각 신호들이 입력되어 베이스 보드는 기본 베이스 보드로서 기능하며, 신호 P1이 "0"을 취하는 읽기 동작에서는 확장 커넥터(13)로부터 각 신호들이 출력되어 베이스 보드는 확장 베이스 보드로서 기능한다. 기본 베이스 보드와 확장 베이스 보드를 선택하기 위한 신호(US3및 US4)와 각 슬롯 0 내지 슬롯 7을 선택하기 위한 신호(US0및 US4)는 상술한 바와 같이 버퍼 회로(141내지 144)를 통해서가 아니라 직접 교환된다.
도 5는 본 발명에 따른 제2 실시예의 베이스 보드(B')의 주요부 회로도를 도시한 것이다. 총 8개의 슬롯측 식별 신호 단자쌍(31내지 38)은 베이스 보드(B') 상에 구비된 전원 커넥터(1)와 커넥터(20내지 22)의 동일 위치에 각각 구비되어 있다. 베이스 보드(B')는 다른 슬롯들과 커넥터들을 갖고 있는데, 이들은 도면에서 생략되어 있다.
전원 커넥터(1)에 구비된 하나의 슬롯측 식별 신호 단자(31)는 개방되어(N.C.) 있으며, 다른 슬롯측 식별 신호 단자(32)는 커넥터(20)의 동일 위치에 구비된 슬롯측 식별 신호 단자(34)에 접속되어 있다.
커넥터(20)에 구비된 상술한 슬롯측 식별 신호 단자(34)는 저항(R4)을 통해 접지에 접속되어 있고, 다른 슬롯측 식별 단자 신호(33)는 풀업 저항(R1)을 통해 전원(Vcc)에 접속되어 있다. 또한, 커넥터(21)에 구비된 하나의 슬롯측 식별 신호 단자(35)는 풀업 저항(R2)을 통해 전원(Vcc)에 접속되어 있고, 다른 슬롯측 식별 단자 신호(36)는 저항(R5)을 통해 접지에 접속되어 있다. 또한, 커넥터(22)에 구비된 하나의 슬롯측 식별 신호 단자(37)는 저항(R3)을 통해 접지에 접속되어 있고, 다른 슬롯측 식별 단자 신호(38)는 저항(R6)을 통해 접지에 접속되어 있다.
또한, 베이스 보드(B')에는 슬롯측 식별 신호 단자(33)에 입력된 식별 신호(S1)와 슬롯측 식별 신호 단자(35)에 입력된 식별 신호(S2) 간에 NAND 동작을 위한 논리 회로(IC1)가 구비되어 있다. 이 논리 회로(IC1)의 출력 신호(Q1)는 베이스 보드(B')로의 CPU 유니트(CU)의 부착을 지정하는 신호가 될 것이다. 또한, 베이스 보드(B')에는 슬롯측 식별 신호 단자(35)에 입력된 식별 신호(S2)와 슬롯측 식별 신호 단자(37)에 입력된 식별 신호(S3) 간에 OR 동작을 위한 논리 회로(IC2), 이 논리 회로(IC2)의 출력 신호와 슬롯측 식별 신호 단자(34)에 입력된 식별 신호(S4) 간에 AND 동작을 위한 논리 회로(IC3), 이 논리 회로(IC3)의 출력 신호와 슬롯측 식별 신호 단자(38)에 입력된 식별 신호(S6) 간에 OR 동작을 위한 논리 회로(IC5), 및 슬롯측 식별 신호 단자(36)에 입력된 식별 신호(S5)와 상술한 식별 신호(S6) 간에 OR 동작을 위한 논리 회로(IC4)가 구비되어 있다. 여기서, 논리 회로(IC4및 IC5)의 출력 신호(보정 신호; Q3, Q2)는 각각 도 6에 도시된 가산기(11)에 입력된다.
도 7은 한 개의 슬롯(전원 슬롯)만을 점유하는 폭을 가진 표준형 전원 유니트(SU1)를 도시한 것이고, 도 8은 2개의 슬롯(전원 슬롯과 슬롯 0)을 충분히 점유할수 있는 정도의 폭을 가진 고용량 전원 유니트(SU2)를 도시한 것이다. 표준형 전원 유니트(SU1)에 구비된 전원 커넥터(41)에서는 베이스 보드(B')의 전원 커넥터(1)에 구비된 슬롯측 식별 신호 단자(31및 32)에 대응하는 위치에 유니트측 식별 신호 단자(51및 52)가 구비되어 있다. 단자(51및 52) 모두는 개방되어(N.C.) 있다. 한편, 고용량 전원 유니트(SU2)는 베이스 보드(B')의 전원 커넥터(1)에 접속될 전원 커넥터(42)를 갖고 있으며, 슬롯측 식별 신호 단자(31및 32)에 대응하는 이 전원 커넥터(42)의 위치에 유니트측 식별 신호 단자(53및 54)가 구비되어 있다. 한 유니트측 식별 신호 단자(53)는 개방되어(N.C.) 있고, 다른 유니트측 식별 신호 단자(54)는 단자 전원(Vcc)에 접속되어 있다.
도 9는 한 개의 슬롯만을 점유하는 폭을 가진 표준형 CPU 유니트(CU1)를 도시한 것이고, 도 10은 2개의 슬롯을 충분히 점유할 수 있는 정도의 폭을 가진 고기능 CPU 유니트(CU2)를 도시한 것이다. 표준형 CPU 유니트(CU1)에 구비된 커넥터(61)에서는 베이스 보드(B')의 커넥터(20및 21)에 구비된 슬롯측 식별 신호 단자(33및 36)에 대응하는 위치에 유니트측 식별 신호 단자(55및 56)가 구비되어 있다. 한 유니트측 식별 신호 단자(55)는 접지에 접속되어 있고, 다른 유니트측 식별 신호 단자(56)는 전원(Vcc)에 접속되어 있다.
한편, 고기능 CPU 유니트(CU2)는 2개의 커넥터(62 및 63)를 갖고 있고, 슬롯측 식별 신호 단자(33내지 36또는 35내지 38)에 대응하는 각 커넥터(62및 63)의 위치에 유니트측 식별 신호 단자(57내지 510)가 구비되어 있다. 커넥터(62)에 구비된 한 유니트측 식별 신호 단자(57)는 접지에 접속되어 있고, 다른 유니트측 식별 신호 단자(58)는 개방되어(N.C.) 있다. 또한, 커넥터(63)에 구비된 유니트측 식별 신호 단자(59및 510) 모두는 전원(Vcc)에 접속되어 있다.
따라서, 도 11a 내지 11f에 도시된 바와 같이, 전원 유니트(SU1및 SU2), CPU 유니트(CU1및 CU2), 및 I/O 유니트(IU1, …, IUn)를 베이스 보드(B')의 각 슬롯들에 부착시킬 수 있는 조합의 수는 총 6개이다. 그 중에서 도 11a 내지 11d의 조합에서는 베이스 보드(B')는 CPU 유니트(CUI또는 CU2)가 부착되는 기본 베이스 보드로서 기능한다. 도 11e 및 11e에서는 베이스 보드(B')에 어느 CPU 유니트(CU1및 CU2)도 부착되어 있지 않으므로 베이스 보드(B')는 확장 베이스 보드로서 기능한다. 또한, 도 12는 도 11a 내지 11f의 각 조합에서 식별 신호(S1내지 S6)와 출력 신호(Q1내지 Q3)를 도시한 것이다. 도 12에서, 표준형 전원 유니트(SU1)를 "1"이라 하고, 고용량 전원 유니트(SU2)를 "2"라고 한다. 또한, 표준형 CPU 유니트(CU1)를 "1"이라 하고, 고기능 CPU 유니트(CU2)를 "2"라고 한다.
먼저, 도 11a에 도시된 바와 같이, 베이스 보드(B')에 표준형 전원 유니트(SU1)와 표준형 CPU 유니트(CU1)가 부착된 가장 기본적인 조합에서는 전원 유니트(SU1)의 전원 커넥터(41)가 베이스 보드(B')의 전원 커넥터(1)에 접속되고, 따라서 슬롯측 식별 신호 단자(31및 32)와 유니트측 식별 신호 단자(51및 52)가 각각 상호 접속된다. 또한, CPU 유니트(CU1)의 커넥터(61)는 베이스 보드(B')의 슬롯 0에 구비된 커넥터(20)에 접속되고, 따라서 슬롯측 식별 신호 단자(33및 34)와 유니트측 식별 신호 단자(55및 56)가 각각 상호 접속된다.
이 때, 커넥터(20)에 구비된 슬롯측 식별 신호 단자(33)는 유니트측 식별 신호 단자(55)를 통해 접지에 접속되고, 따라서 식별 신호(S1)가 "0"으로 된다. 한편, 슬롯측 식별 신호 단자(34)는 CPU 유니트(CU1)의 커넥터(61)에 구비된 유니트측 식별 신호 단자(56)를 통해 전원(Vcc)에 접속되고, 따라서 식별 신호(S4)가 "1"로 된다. I/O 유니트(IU1, …, IUn)에 구비된 커넥터들은 베이스 보드(B')의 다른 커넥터(21, … , 2n)에 접속되어 있지만, 이 커넥터들에는 슬롯측 식별 신호 단자(35내지36)에 접속될 단자가 구비되어 있지 않다. 그러므로, 식별 신호(S1, S3, S5및 S6)는 각각 초기치 "1", "0", "0" 및 "0"으로 유지된다.
따라서, 논리 회로(IC1)의 출력 Q1은 "1"로 되고, 논리 회로(IC5)의 출력 Q2는 "1"로 되고, 논리 회로(IC4)의 출력 Q3은 "0"으로 된다. 이 중에서, 출력 Q1은 CPU 유니트(CU1또는 CU2)가 베이스 보드(B')에 접속되어 있는지 여부를 나타내는 신호이다. 출력 Q1은, CPU 유니트(CU1또는 CU2)가 접속되어 있지 않으면 "0"을 취하고, 접속되어 있으면 "1"을 취한다. 즉, 출력 Q1이 "1"이면, 베이스 보드(B')가 기본 베이스 보드로 기능함을 나타내며, 출력 Q1이 "0"이면, 베이스 보드(B')가 확장 베이스 보드로 기능함을 나타낸다.
다음, 도 11b에 도시된 바와 같이, 고용량 전원 유니트(SU2)와 표준형 CPU 유니트(CU1)의 조합에서는 전원 유니트(SU2)의 전원 커넥터(42)가 전원 커넥터(1)에 접속되고, 따라서 슬롯측 식별 신호 단자(31및 32)와 유니트측 식별 신호 단자(53및 54)가 각각 상호 접속된다. 또한, 전원 유니트(SU2)가 베이스 보드(B')의 슬롯 0을 점유하고 있기 때문에 CPU 유니트(CU1)는 슬롯 1에 부착된다. 그 다음, 커넥터(61)가 베이스 보드(B')의 커넥터(21)에 접속되고, 이에 따라서 슬롯측 식별 신호 단자(35및 36)와 유니트측 식별 신호 단자(55및 56)가 각각 상호 접속된다.
이 때, 커넥터(20)는 전원 유니트(SU2)에 의해 점유되고, 슬롯측 식별 신호 단자(33)는 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S1)는 초기치 "1"로 유지된다. 한편, 슬롯측 식별 신호(34)는 전원 커넥터(1)의 슬롯측 식별 신호 단자(32)와전원 유니트(SU2)의 커넥터(42)에 구비된 유니트측 식별 신호 단자(54)를 통해 전원에 접속된다. 그러므로, 식별 신호(S4)는 "1"을 취한다. 또한, 커넥터(21)에 구비된 슬롯측 식별 신호 단자(35)는 유니트측 식별 신호 단자(55)를 통해 접지에 접속된다. 그러므로, 식별 신호(S2)는 "0"을 취한다. 또한, 슬롯측 식별 신호 단자(36)는 유니트측 식별 신호 단자(56)를 통해 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S5)는 "1"을 취한다. I/O 유니트((IU1, …, IUn)에 구비된 커넥터들은 베이스 보드(B')의 다른 커넥터(22, … , 2n)에 접속되어 있지만, 이 커넥터들에는 슬롯측 식별 신호 단자(37내지38)에 접속될 단자가 구비되어 있지 않다. 그러므로, 식별 신호(S3및 S6)는 모두 초기치 "0"으로 유지된다. 결과적으로, 논리 회로(IC1)의 출력 Q1은 "1"로 되고, 논리 회로(IC5)의 출력 Q2는 "0"으로 되고, 논리 회로(IC4)의 출력 Q3은 "1"로 된다.
다음, 도 11c에 도시된 바와 같이, 표준형 전원 유니트(SU1)와 고기능 CPU 유니트(CU2)의 조합에서는 전원 유니트(SU1)의 전원 커넥터(41)가 전원 커넥터(1)에 접속되고, 따라서 슬롯측 식별 신호 단자(31및 32)와 유니트측 식별 신호 단자(51및 52)가 각각 상호 접속된다. 또한, CPU 유니트(CU2)의 커넥터(62및 63)가커넥터(20및 21)에 각각 접속되고, 이에 따라서 슬롯측 식별 신호 단자(33및 34)와 유니트측 식별 신호 단자(57및 58)가 각각 상호 접속되고, 슬롯측 식별 신호 단자(35및 36)와 유니트측 식별 신호 단자(59및 510)가 각각 상호 접속된다
이 때, 커넥터(20)에 구비된 슬롯측 식별 신호 단자(33)는 유니트측 식별 신호 단자(57)를 통해 접지에 접속된다. 그러므로, 식별 신호(S1)는 "0"을 취한다. 또한, 슬롯측 식별 신호(34)는 유니트측 식별 신호 단자(58)를 통해 개방된다. 그러므로, 식별 신호(S4)는 "0"을 취한다. 또한, 커넥터(21)에 구비된 슬롯측 식별 신호 단자(35)는 유니트측 식별 신호 단자(59)를 통해 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S2)는 "1"을 취한다. 또한, 슬롯측 식별 신호 단자(36)는 유니트측 식별 신호 단자(510)를 통해 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S5)도 "1"을 취한다. I/O 유니트((IU1, …, IUn)에 구비된 커넥터들은 베이스 보드(B')의 다른 커넥터(22, … , 2n)에 접속되어 있기 때문에, 식별 신호(S3및 S6)는 모두 초기치 "0"으로 유지된다. 결과적으로, 논리 회로(IC1)의 출력 Q1은 "1"로 되고, 논리 회로(IC5)의 출력 Q2는 "0"으로 되고, 논리 회로(IC4)의 출력 Q3은 "1"로 된다.
다음, 도 11d에 도시된 바와 같이, 고용량 전원 유니트(SU2)와 고기능 CPU유니트(CU2)의 조합에서는 전원 유니트(SU2)의 전원 커넥터(42)가 전원 커넥터(1)에 접속되고, 따라서 슬롯측 식별 신호 단자(31및 32)와 유니트측 식별 신호 단자(53및 54)가 각각 상호 접속된다. 또한, 전원 유니트(SU2)가 베이스 보드(B')의 슬롯 0을 점유하고 있기 때문에 CPU 유니트(CU2)는 슬롯 1과 슬롯 2에 부착된다. 따라서, 커넥터(62및 63)가 커넥터(21및 22)에 각각 접속되고, 이에 따라서 슬롯측 식별 신호 단자(35및 36)와 유니트측 식별 신호 단자(57및 58)가 각각 상호 접속되고, 슬롯측 식별 신호 단자(37및 38)와 유니트측 식별 신호 단자(59및 510)가 각각 상호 접속된다
이 때, 커넥터(20)는 전원 유니트(SU2)에 의해 점유되고, 슬롯측 식별 신호 단자(33)는 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S1)는 초기치 "1"로 유지된다. 또한, 슬롯측 식별 신호(34)는 전원 커넥터(1)의 슬롯측 식별 신호 단자(32)와 전원 유니트(SU2)의 커넥터(42)에 구비된 유니트측 식별 신호 단자(54)를 통해 전원에 접속된다. 그러므로, 식별 신호(S4)는 "1"을 취한다. 또한, 커넥터(21)에 구비된 슬롯측 식별 신호 단자(35)는 유니트측 식별 신호 단자(57)를 통해 접지에 접속된다. 그러므로, 식별 신호(S2)는 "0"을 취한다. 또한, 슬롯측 식별 신호 단자(35)는 유니트측 식별 신호 단자(58)를 통해 개방된다. 그러므로, 식별신호(S5)는 "0"을 취한다. 더욱이, 커넥터(22)에 구비된 슬롯측 식별 신호 단자(37및 38)는 유니트측 식별 신호 단자(59및 510) 각각을 통해 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S3및 S6)는 모두 초기치 "1"로 유지된다. 결과적으로, 논리 회로(IC1)의 출력 Q1, 논리 회로(IC5)의 출력 Q2, 및 논리 회로(IC4)의 출력 Q3은 모두 "1"로 된다.
다음, 도 11e에 도시된 바와 같이, 베이스 보드(B')가 확장 베이스 보드로 기능하도록 베이스 보드(B')에 표준형 전원 유니트(SU1)와 I/O 유니트(IU1,…, IUn+1)가 부착된 조합에서는 전원 유니트(SU1)의 전원 커넥터(41)가 전원 커넥터(1)에 접속되고, 따라서 슬롯측 식별 신호 단자(31및 32)와 유니트측 식별 신호 단자(51및 52)가 각각 상호 접속된다. 또한, I/O 유니트(IU1,…, IUn+1)의 커넥터들은 슬롯 0과 그에 이어지는 슬롯들 내의 커넥터(20, …, 2n)에 접속된다.
이 때, 커넥터(20)에 구비된 슬롯측 식별 신호 단자(34)는 전원 커넥터(1)에 구비된 슬롯측 식별 신호 단자(32)와 유니트측 식별 신호 단자(52)를 통해 개방된다. 따라서 식별 신호(S4)는 "0"을 취한다. 한편, I/O 유니트(IU1,…, IUn+1) 내에 구비된 커넥터들은 커넥터(20, …, 2n)에 접속된다. 그러므로, 식별 신호(S1내지 S3, S5및 S6)는 각각 초기치 "1", "1", "0" 및 "0"으로 유지된다. 그 결과, 논리회로(IC1)의 출력 Q1, 논리 회로(IC5)의 출력 Q2, 및 논리 회로(IC4)의 출력 Q3은 모두 "0"으로 된다.
마지막으로, 도 11f에 도시된 바와 같이, 베이스 보드(B')가 확장 베이스 보드로 기능하도록 베이스 보드(B')에 고용량 전원 유니트(SU2)와 I/O 유니트(IU1,… ,IUn)가 부착된 조합에서는 전원 유니트(SU2)의 전원 커넥터(42)가 전원 커넥터(1)에 접속되고, 따라서 슬롯측 식별 신호 단자(31및 32)와 유니트측 식별 신호 단자(53및 54)가 각각 상호 접속된다. 또한, 베이스 보드(B')의 슬롯 0은 전원 유니트(SU2)에 의해 점유되므로, I/O 유니트(IU1,…, IUn)는 슬롯 0과 그에 이어지는 슬롯들에 접속된다.
이 때, 커넥터(20)는 전원 유니트(SU2)에 의해 점유되므로, 슬롯측 식별 신호 단자(33)는 전원(Vcc)에 접속된다. 따라서 식별 신호(S1)는 초기치 "1"로 유지된다. 슬롯측 식별 신호(34)는 전원 커넥터(1)의 슬롯측 식별 신호 단자(32)와 전원 유니트(SU2)의 커넥터(42)에 구비된 유니트측 식별 신호 단자(54)를 통해 전원(Vcc)에 접속된다. 그러므로, 식별 신호(S4)는 "1"을 취한다. I/O 유니트(IU1,…, IUn) 내에 구비된 커넥터들은 커넥터(21및 22)에 접속되어 있으므로, 식별 신호(S2, S3, S5및 S6)는 각각 초기치 "1", "0", "0" 및 "0"으로 유지된다. 그 결과, 논리 회로(IC1)의 출력 Q1은 "0", 논리 회로(IC5)의 출력 Q2는 "1"로, 그리고 논리 회로(IC4)의 출력 Q3은 "0"으로 된다.
본 실시예에서의 베이스 보드(B')에는, 제1 실시예의 경우와 동일한 방식으로, 슬롯 0 내지 슬롯 7을 선택하기 위한 선택 신호(US0 내지 US2)를 출력 신호 Q2를 최하위 디지트로서 채택하고 출력 신호 Q3을 상위 디지트로서 채택하는 신호에 가산하기 위한 가산기(11)와 슬롯 0 내지 슬롯 7을 선택하기 위한 선택 신호를 얻기 위해 가산기(11)의 출력을 디코딩하기 위한 디코더(12)가 구비되어 있다. 결과적으로, 동일 선택 신호(US0 내지 US2)에 관해서, 폭이 서로 다른 2종류의 전원 유니트(SU1및 SU2)와 폭이 서로 다른 2종류의 CPU 유니트(CU1및 CU2)가 베이스 기판(B')에 상술한 바와 같이 6가지 조합으로 부착되어 있더라도, I/O 유니트(IU1,… ,IUn)가 부착되는 슬롯 0, …, n에 따라서 상이한 선택 신호들이 출력될 수 있다. 즉, 제1 실시예에서 설명된 구조에서 전원 유니트의 폭만이 변하는 경우를 잘 처리할 수 있는 것 이외에도, 전원 유니트(SU1또는 SU2)의 폭과 CPU 유니트(CU1또는 CU2)의 폭이 동시에 변하는 경우에도 본 실시예에서처럼 보정 신호(Q2및 Q3)를 가산기(11)에 공급함으로써 잘 처리될 수 있다.
예컨대, 선택 신호(US0 내지 US2)가 선택 번호 1에 대응하는 I/O 유니트(IU1)를 선택하기 위한 "0"을 표시한다고 가정한다. 이 경우, 도 11a에 도시된 조합에서는 가산기(11)의 출력은 "1"을 취하여 슬롯 1을 선택하게 된다. 도 11b와 11c에 도시된 조합에서는 가산기(11)의 출력은 "10"을 취하여 슬롯 2를 선택하게 된다. 도 11d에 도시된 조합에서는 가산기(11)의 출력은 "11"을 취하여 슬롯 3을 선택하게 된다. 도 11e에 도시된 조합에서는 가산기(11)의 출력은 "0"을 취하여 슬롯 0을 선택하게 된다. 도 11f에 도시된 조합에서는 가산기(11)의 출력은 "1"을 취하여 슬롯 1을 선택하게 된다. 어떠한 조합에서도, 선택 번호 1의 I/O 유니트(IU1)가 부착될 슬롯이 항상 적절히 선택될 수 있다.
더욱이, 본 실시예에서의 베이스 보드(B')에서는, 제1 실시예의 경우와 동일한 방식으로, 도 4에 도시된 바와 같이 데이타 버스(DB), 어드레스 버스(AB) 및 제어 신호 라인(CL)의 신호 전송 방향을 전환할 수 있는 버퍼 회로(141내지144)가 확장 커넥터(13)의 상류에 구비된다. 그 중에서, 어드레스 버스(AB)용 버퍼 회로(142및 143)와 제어 신호 라인(CL)용 버퍼 회로(144)는 신호 Q1에 응답하여 신호 전송 방향을 전환하도록 설계되어 있다. 즉, 신호 Q1이 "1"을 취하면, 각 신호들은 확장 커넥터(13)로 출력되어 베이스 보드(B')는 기본 베이스 보드로서 기능하게 된다. 출력 신호 Q1이 "0"을 취하면, 각 신호들은 확장 커넥터(13)로부터 입력되어 베이스 보드(B')는 확장 베이스 보드로서 기능하게 된다.
상술한 바와 같이, 본 실시예에서는, 베이스 보드(B')가 기본 베이스 보드인지 아니면 확장 베이스 보드인지 여부를 논리 회로(IC1)의 출력 신호(Q1)로부터 판단할 수 있다. 그 외에도, 논리 회로(IC5)의 출력 신호 Q2와 논리 회로(IC4)의 출력 신호 Q3의 조합으로부터 베이스 보드에 부착된 전원 유니트(SU1또는 SU2)의 폭(또는 종류)과 CPU 유니트(CU1또는 CU2)의 폭(또는 종류)을 판단할 수 있다. 따라서, 전원 유니트(SU1또는 SU2)의 폭이 변하는 경우뿐만 아니라 CPU 유니트(CU1또는 CU2)의 폭이 변하는 경우에도 I/O 유니트(IU1,… ,IUn) 등이 부착되는 슬롯은 CPU 유니트(CU1또는 CU2)에서 적절히 인식될 수 있다. 그와 같은 방식으로, 동일한 베이스 보드(B') 상에서 전원 유니트(SU1및 SU2)의 폭과 CPU 유니트(CU1및 CU2)의 폭을 각각 변화시킬 수 있다. 그 외에도, 동일한 기판이 기본 베이스 보드로서 뿐만 아니라 확장 베이스 보드로서도 기능할 수 있도록 만들 수 있다. 따라서, 베이스 보드의 기능과 합리성을 개선할 수가 있다.
지금까지 설명한 바와 같이, 본 발명에 따라서, 베이스 보드의 슬롯을 점유하는 전원 유니트와 CPU 유니트의 폭이 각자 독립적으로 변화되는 경우나 CPU 유니트가 부착되어 있지 않은 경우에도 상이한 식별 신호를 얻을 수가 있다. 따라서, 그와 같은 경우에서도 I/O 유니트 등이 부착된 슬롯들을 적절하게 인식할 수가 있다.

Claims (9)

  1. 프로그래머블 제어기 시스템에 있어서,
    다수의 슬롯을 구비한 베이스 보드;
    상기 슬롯들 중 적어도 한 슬롯에 부착되어 상기 베이스 보드에 전력을 공급하기 위한 전원 유니트;
    나머지 슬롯들에 부착되어 I/O 처리를 실행하기 위한 적어도 하나의 I/O 유니트;
    상기 베이스 보드 상에 구비되어, 상기 I/O 처리를 실행하는 하나의 I/O 유니트를 지정하기 위한 I/O 유니트 지정 신호가 입력되는 제어 신호 단자;
    상기 전원 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하기 위한 판별 수단;
    상기 판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하기 위한 보정 수단; 및
    상기 보정된 I/O 유니트 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하기 위한 선택 수단
    을 포함하는 프로그래머블 제어기 시스템.
  2. 제1항에 있어서,
    상기 판별 수단은 불변 구성을 가진 제1 회로, 상기 전원 유니트가 점유하는 슬롯 수에 따른 가변 구성을 가진 제2 회로를 포함하며,
    상기 I/O 유니트의 상기 위치 이동량은 상기 제1 회로와 상기 제2 회로의 조합에 의해 일의적으로 결정되는 것을 특징으로 하는 프로그래머블 제어기 시스템.
  3. 제2항에 있어서,
    상기 제1 회로는 상기 베이스 보드 위에 설치된 논리 회로이고, 상기 제2 회로는 상기 전원 유니트 내에 설치되고,
    상기 제1 회로 및 제2 회로는, 상기 전원 유니트가 상기 베이스 보드에 부착될 때에 판별 신호를 상기 보정 수단에 출력하는 판별 회로를 일의적으로 형성하는 것을 특징으로 하는 프로그래머블 제어기 시스템.
  4. 프로그래머블 제어기 시스템에 있어서,
    다수의 슬롯을 구비한 베이스 보드;
    상기 슬롯들 중 적어도 한 슬롯에 부착되어, 상기 베이스 보드에 전력을 공급하기 위한 전원 유니트;
    상기 슬롯들 중 적어도 한 슬롯에 부착되어, 나머지 슬롯들에 부착되어 I/O 처리를 실행하기 위한 적어도 하나의 I/O 유니트 중에서 하나의 실행 I/O 유니트를 지정하기 위한 I/O 유니트 지정 신호를 출력하기 위한 CPU 유니트;
    상기 전원 유니트와 상기 CPU 유니트가 점유하는 슬롯 수에 따라서 변화되는상기 I/O 유니트의 위치 이동량을 판별하기 위한 판별 수단;
    상기 판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하기 위한 보정 수단; 및
    상기 보정된 I/O 유니트 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하기 위한 선택 수단
    을 포함하는 프로그래머블 제어기 시스템.
  5. 제4항에 있어서,
    상기 판별 수단은 불변 구성을 가진 제1 회로, 상기 전원 유니트가 점유하는 상기 슬롯 수에 따른 가변 구성을 가진 제2 회로, 및 상기 CPU 유니트가 점유하는 상기 슬롯 수에 따른 가변 구성을 가진 제3 회로를 포함하며,
    상기 I/O 유니트의 상기 위치 이동량이 상기 제1 회로, 제2 회로 및 제3 회로의 조합에 의해 일의적으로 결정되는
    것을 특징으로 하는 프로그래머블 제어기 시스템.
  6. 제5항에 있어서, 상기 제1 회로는 상기 베이스 보드 위에 설치된 논리 회로이고, 상기 제2 회로는 상기 전원 유니트 내에 설치되고, 상기 제3 회로는 상기 CPU 유니트 내에 설치되고,
    상기 제1 회로, 제2 회로 및 제3 회로는 상기 전원 유니트가 상기 베이스 보드에 부착될 때에 판별 신호를 상기 보정 수단에 출력하는 판별 회로를 일의적으로 형성하는 것을 특징으로 하는 프로그래머블 제어기 시스템.
  7. 프로그래머블 제어기 시스템 내의 베이스 보드의 기능을 전환하기 위한 방법에 있어서,
    상기 베이스 보드에 전력을 공급하기 위한 전력 유니트를 상기 베이스 보드 상에 설치된 다수의 슬롯 중 적어도 한 슬롯에 부착하는 단계;
    나머지 슬롯들에 부착되어 I/O 처리를 실행하기 위한 적어도 하나의 I/O 유니트 중에서 하나의 실행 I/O 유니트를 지정하기 위한 I/O 유니트 지정 신호를 출력하기 위한 CPU 유니트를 상기 한 슬롯에 분리 가능하게 부착하는 단계;
    상기 CPU 유니트가 상기 베이스 보드에 부착되어 있는지 여부를 검출하는 단계;
    상기 CPU 유니트가 부착되어 있는 것으로 검출된 경우에는,
    상기 전원 유니트와 상기 CPU 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하는 단계;
    판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하는 단계;
    상기 보정된 I/O 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하는 단계; 및
    상기 베이스 보드 상에 설치된 제어 신호 단자를 출력 단자로 전환하는 단계
    를 포함하며,
    상기 CPU 유니트가 부착되어 있지 않은 것으로 검출된 경우에는,
    상기 제어 신호 단자를 입력 단자로 전환하여, 상기 제어 단자를 통해 외부 유니트로부터 상기 I/O 유니트 지정 신호를 받아 들이는 단계;
    상기 전원 유니트가 점유하는 슬롯 수에 따라서 변화되는 상기 I/O 유니트의 위치 이동량을 판별하는 단계;
    판별 수단에 의해 판별된 상기 I/O 유니트의 상기 위치 이동량에 근거하여 상기 I/O 유니트 지정 신호를 보정하는 단계; 및
    상기 보정된 I/O 지정 신호에 근거하여, 상기 I/O 유니트 지정 신호에 의해 지정된 상기 I/O 유니트가 부착되는 하나의 실제 슬롯을 선택하는 단계
    를 포함하는 것을 특징으로 하는 베이스 보드의 기능 전환 방법.
  8. 제7항에 있어서, 상기 CPU 유니트가 부착되어 있지 않은 것으로 검출된 경우에는, 제1 회로와 제2 회로를 조합함으로써 상기 I/O 유니트의 위치 이동량이 일의적으로 결정되고, 상기 제1 회로는 불변 구성을 가지고 상기 베이스 보드 내에 설치되고, 상기 제2 회로는 상기 전원 유니트가 점유하는 상기 슬롯 수에 따른 가변 구성을 가지고 상기 전원 유니트 내에 설치되는 것을 특징으로 하는 베이스 보드의 기능 전환 방법.
  9. 제7항에 있어서, 상기 CPU 유니트가 부착되어 있는 것으로 검출된 경우에는,제1 회로, 제2 회로 및 제3 회로를 조합함으로써 상기 I/O 유니트의 위치 이동량이 일의적으로 결정되고, 상기 제1 회로는 불변 구성을 가지고 상기 베이스 보드 내에 설치되고, 상기 제2 회로는 상기 전원 유니트가 점유하는 상기 슬롯 수에 따른 가변 구성을 가지고 상기 전원 유니트 내에 설치되고, 상기 제3 회로는 상기 CPU 유니트가 점유하는 상기 슬롯 수에 따른 가변 구성을 가지고 상기 CPU 유니트 내에 설치되는 것을 특징으로 하는 베이스 보드의 기능 전환 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6648050B1 (en) * 1997-11-04 2003-11-18 Andrew J. Toti Spring drive system and window cover
DE10020075C5 (de) * 2000-04-22 2011-06-22 Pilz GmbH & Co. KG, 73760 Sicherheitsschaltgeräte-Modulanordnung
DE102007006830B8 (de) * 2007-02-07 2009-12-24 Phoenix Contact Gmbh & Co. Kg Steuer- und/oder Datenübertragungsmodul
CN103186301A (zh) * 2011-12-30 2013-07-03 宸鸿光电科技股份有限公司 触控感测装置及其可程序化控制器
JPWO2013140512A1 (ja) * 2012-03-19 2015-08-03 富士通株式会社 情報処理装置、誤接続検出方法、及び誤接続検出プログラム
WO2013140512A1 (ja) * 2012-03-19 2013-09-26 富士通株式会社 情報処理装置、誤接続検出方法、及び誤接続検出プログラム
JP6724327B2 (ja) * 2015-10-02 2020-07-15 株式会社ジェイテクト プログラマブルコントローラ

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180862A (en) * 1976-07-01 1979-12-25 Gulf & Western Industries, Inc. Programmable controller using microprocessor
US4275455A (en) * 1977-07-11 1981-06-23 Automation Systems, Inc. Output interface card suitable for use with a programmable logic controller
US4307447A (en) * 1979-06-19 1981-12-22 Gould Inc. Programmable controller
US4404651A (en) * 1981-03-09 1983-09-13 Allen-Bradley Company Programmable controller for using coded I/O data technique
US4477882A (en) * 1982-02-24 1984-10-16 Allen-Bradley Company Communications network for programmable controllers
JPS60193011A (ja) * 1984-03-14 1985-10-01 Fanuc Ltd プログラマブル・コントロ−ラ
JPS62245461A (ja) * 1986-04-18 1987-10-26 Fanuc Ltd ボ−ドスロツト番号の割当方法
GB8725111D0 (en) * 1987-03-13 1987-12-02 Ibm Data processing system
JPH0752429B2 (ja) * 1987-07-08 1995-06-05 富士電機株式会社 マスタカ−ドのマスタ番号設定方式
JPS6417607A (en) 1987-07-13 1989-01-20 Akashiya Co Ltd Ear of brush
JPH01175607A (ja) * 1987-12-29 1989-07-12 Fuji Electric Co Ltd プログラマブル・コントローラ
US5038317A (en) * 1988-07-25 1991-08-06 Allen-Bradley Company, Inc. Programmable controller module rack with a relative rack slot addressing mechanism
JPH02116903A (ja) 1988-10-27 1990-05-01 Toshiba Corp プログラマブルコントローラの入出力アドレス割付方式
JPH02176833A (ja) 1988-12-27 1990-07-10 Fujitsu General Ltd モジュールボードの実装確認装置
JPH0415720A (ja) * 1990-05-10 1992-01-21 Internatl Business Mach Corp <Ibm> 制御回路ユニット
JPH04308952A (ja) 1991-04-08 1992-10-30 Fuji Electric Co Ltd 入出力端末のアドレス設定方法
JPH05265945A (ja) * 1992-03-19 1993-10-15 Fuji Xerox Co Ltd 情報処理装置
JPH05289778A (ja) * 1992-04-10 1993-11-05 Fuji Xerox Co Ltd 情報処理装置
JPH05303456A (ja) * 1992-04-24 1993-11-16 Fuji Xerox Co Ltd 情報処理装置
US5473757A (en) * 1992-12-11 1995-12-05 Ge Fanuc Automation North America, Inc. I/O controller using single data lines for slot enable/interrupt signals and specific circuit for distinguishing between the signals thereof
US5455911A (en) * 1993-04-05 1995-10-03 Allen-Bradley Company, Inc. Communications protocol for use in transferring data over a serial bus
JP3309932B2 (ja) * 1993-07-08 2002-07-29 理化工業株式会社 制御装置
JP3200829B2 (ja) * 1993-12-24 2001-08-20 理化工業株式会社 制御装置
JPH0830306A (ja) * 1994-07-12 1996-02-02 Rika Kogyo Kk 制御装置
JPH08161009A (ja) * 1994-12-05 1996-06-21 Fuji Electric Co Ltd プログラマブルコントローラ
JP3332669B2 (ja) * 1995-06-20 2002-10-07 株式会社日立製作所 プログラマブルコントローラ
US5956665A (en) * 1996-11-15 1999-09-21 Digital Equipment Corporation Automatic mapping, monitoring, and control of computer room components
JPH10240674A (ja) * 1997-02-24 1998-09-11 Matsushita Electric Works Ltd ベースボード及びそれに装着されるｃｐｕユニット
JPH10333720A (ja) * 1997-06-04 1998-12-18 Yokogawa Electric Corp プログラマブル・ロジック・コントローラ
JPH1165615A (ja) * 1997-08-11 1999-03-09 Fuji Electric Co Ltd 機能モジュールの位置検出方法

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Publication number Publication date
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