JPH01175607A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
- Publication number
- JPH01175607A JPH01175607A JP33537287A JP33537287A JPH01175607A JP H01175607 A JPH01175607 A JP H01175607A JP 33537287 A JP33537287 A JP 33537287A JP 33537287 A JP33537287 A JP 33537287A JP H01175607 A JPH01175607 A JP H01175607A
- Authority
- JP
- Japan
- Prior art keywords
- slot
- unit
- input
- units
- programmable controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000003936 working memory Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プログラマブル・コントローラに関し、詳し
くは外部からの人力信号を読み込む人カニニットまたは
外部へ出力信号を書き出す出カニニット（以下これらを
Ｔ１０ユニツトと総称する）がスロット毎に着脱可能で
あり、それらのスロット毎にアドレスが割付けられ、そ
こに接続されたＴ１０ユニツトのデータを、スロットに
割付けられたアドレスを用いて指示し、演算処理するプ
ログラマブル・コントローラにおいて、Ｔ１０ユニツト
未実装時の空きスロットに対するアドレス空間の割付は
処理を行い得るようにしたものである。
くは外部からの人力信号を読み込む人カニニットまたは
外部へ出力信号を書き出す出カニニット（以下これらを
Ｔ１０ユニツトと総称する）がスロット毎に着脱可能で
あり、それらのスロット毎にアドレスが割付けられ、そ
こに接続されたＴ１０ユニツトのデータを、スロットに
割付けられたアドレスを用いて指示し、演算処理するプ
ログラマブル・コントローラにおいて、Ｔ１０ユニツト
未実装時の空きスロットに対するアドレス空間の割付は
処理を行い得るようにしたものである。
［従来の技術］
従来プログラマブル・コントローラにおける空きスロッ
トに対するアドレス割付は方法は、次の２つの方法で行
われていた。
トに対するアドレス割付は方法は、次の２つの方法で行
われていた。
一つは、第３図に示すように、Ｉ１０ラック３の空きス
ロットを無視し、Ｔ１０ユニツト４がスロット毎に設け
たＩ１０コネクタ６に接続されて実装されているスロッ
トのみにＩ１０データメモリ１０上のアドレスを割付け
、その配置を若いアドレスに前詰めするものである。な
お、第３図において、１および２は、それぞれ、プログ
ラマブル・コントローラ制御部およびＩ１０ラック制御
部、５はスロットを設けたマザーボード、７は制御部ｌ
および２を接続する信号ケーブルである。
ロットを無視し、Ｔ１０ユニツト４がスロット毎に設け
たＩ１０コネクタ６に接続されて実装されているスロッ
トのみにＩ１０データメモリ１０上のアドレスを割付け
、その配置を若いアドレスに前詰めするものである。な
お、第３図において、１および２は、それぞれ、プログ
ラマブル・コントローラ制御部およびＩ１０ラック制御
部、５はスロットを設けたマザーボード、７は制御部ｌ
および２を接続する信号ケーブルである。
この方法によると、システムの増設等でＴ１０ユニツト
を追加する際、空ぎスロットに装着すると、それ以降の
Ｔ１０ユニツトのアドレス割付けが追加Ｔ１０ユニツト
のワード数（例えば人出力点数８点／１ワード）分ずれ
込んで変化してしまうので、空きスロットが使用できな
かったり、あるいはアドレスが変化した部分のシーケン
ス・プログラムをすべて作り替えなければならないとい
う問題点があった。また、システム縮小時においても、
Ｔ１０ユニツト４を取り外すと、それ以降のＴ１０ユニ
ツト４のアドレス割付けが前詰めにされて変化し、増設
時と同様の問題があるなど、システム規模の変化への対
応が困難であった。
を追加する際、空ぎスロットに装着すると、それ以降の
Ｔ１０ユニツトのアドレス割付けが追加Ｔ１０ユニツト
のワード数（例えば人出力点数８点／１ワード）分ずれ
込んで変化してしまうので、空きスロットが使用できな
かったり、あるいはアドレスが変化した部分のシーケン
ス・プログラムをすべて作り替えなければならないとい
う問題点があった。また、システム縮小時においても、
Ｔ１０ユニツト４を取り外すと、それ以降のＴ１０ユニ
ツト４のアドレス割付けが前詰めにされて変化し、増設
時と同様の問題があるなど、システム規模の変化への対
応が困難であった。
他は、第４図に示すように、スロット毎にＩ１０データ
メモリｌＯ上のアドレスを固定し、空きスロットについ
ても領域が確保されるようにしたものである。この方法
では、１スロツト当りに装着できる１１０点数は、ラッ
クによりすべて固定されているので、システム増設によ
りＴ１０ユニツト４を追加装着する際、増設規模に応じ
た１１０点数のＴ１０ユニツトを自由に選択できないと
いう問題点があった。
メモリｌＯ上のアドレスを固定し、空きスロットについ
ても領域が確保されるようにしたものである。この方法
では、１スロツト当りに装着できる１１０点数は、ラッ
クによりすべて固定されているので、システム増設によ
りＴ１０ユニツト４を追加装着する際、増設規模に応じ
た１１０点数のＴ１０ユニツトを自由に選択できないと
いう問題点があった。
［発明が解決しようとする問題点］
本発明は、これら問題点を解決し、システムの増加、縮
小時のＴ１０ユニツトの追加や取外しを、他のＴ１０ユ
ニツトのアドレスに影響を与えることがな〈実施でき、
しかもＩ１０ラック内で１スロツトのアドレス空間を固
定されることなく、システムに応じて自由にワード数の
異なるＴ１０ユニツトを装着できるようにしたプログラ
マブル・コントローラを提供することを目的とする。
小時のＴ１０ユニツトの追加や取外しを、他のＴ１０ユ
ニツトのアドレスに影響を与えることがな〈実施でき、
しかもＩ１０ラック内で１スロツトのアドレス空間を固
定されることなく、システムに応じて自由にワード数の
異なるＴ１０ユニツトを装着できるようにしたプログラ
マブル・コントローラを提供することを目的とする。
Ｅ問題点を解決するための手段］
そのために、本発明は、入出力ユニットがスロット毎に
着脱可能なプログラマブル・コントローラにおいて、入
出力ユニットからその人出力点数情報を含む構成情報コ
ードを読取る読取り手段と、入出力ユニットがスロット
に未実装のときはその旨を示す未実装コードを検知する
検知手段と、入出力ユニットのデータメモリ上のアドレ
ス割付けを、構成情報コードにより配置決定する配置手
段と、未実装コードが検知されたとぎは、その前に読込
まれた構成情報コードに含まれる入出力点数情報に基づ
いて当該入出力ユニットが未実装のスロットに対しデー
タメモリ上のアドレス割付けを行うリザーブ手段とを具
えたことを特徴とする。
着脱可能なプログラマブル・コントローラにおいて、入
出力ユニットからその人出力点数情報を含む構成情報コ
ードを読取る読取り手段と、入出力ユニットがスロット
に未実装のときはその旨を示す未実装コードを検知する
検知手段と、入出力ユニットのデータメモリ上のアドレ
ス割付けを、構成情報コードにより配置決定する配置手
段と、未実装コードが検知されたとぎは、その前に読込
まれた構成情報コードに含まれる入出力点数情報に基づ
いて当該入出力ユニットが未実装のスロットに対しデー
タメモリ上のアドレス割付けを行うリザーブ手段とを具
えたことを特徴とする。
［作 用］
本発明によれば、各スロットに装着されている入出力（
１１０）ユニットの構成情報を読取り、順次データメモ
リアドレスを割付けていく処理において、未実装スロッ
トに対しては、その前に処理したスロットと同一の構成
情報が読取られたかのごとく処理を行い、前スロットと
同一人出力点数のデータメモリ空間を割付けることによ
り、未実装スロットにアドレス空間がリザーブされる。
１１０）ユニットの構成情報を読取り、順次データメモ
リアドレスを割付けていく処理において、未実装スロッ
トに対しては、その前に処理したスロットと同一の構成
情報が読取られたかのごとく処理を行い、前スロットと
同一人出力点数のデータメモリ空間を割付けることによ
り、未実装スロットにアドレス空間がリザーブされる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明プログラマブル・コントローラの一実施
例を示し、ここで従来と同様に構成できる各部には対応
箇所に同一符号を付しである。本例において、プログラ
マブル・コントローラ制御部１００に近いスロットより
第０スロツト、第１スロツト、・・・第７スロツトとし
、各スロットにはそれぞれＩ１０ユニット４と信号接続
可能なＩ１０コネクタ６を備えている。プログラマブル
・コントローラ制御部１００では、Ｉ１０コネクタ６に
接続されているＩ１０ユニット種別を判断するべく、Ｉ
１０ユニット４の人／出力種別、ワード数等の情報が含
まれる構成情報を各スロット毎に読込むことができる。
例を示し、ここで従来と同様に構成できる各部には対応
箇所に同一符号を付しである。本例において、プログラ
マブル・コントローラ制御部１００に近いスロットより
第０スロツト、第１スロツト、・・・第７スロツトとし
、各スロットにはそれぞれＩ１０ユニット４と信号接続
可能なＩ１０コネクタ６を備えている。プログラマブル
・コントローラ制御部１００では、Ｉ１０コネクタ６に
接続されているＩ１０ユニット種別を判断するべく、Ｉ
１０ユニット４の人／出力種別、ワード数等の情報が含
まれる構成情報を各スロット毎に読込むことができる。
そして、未実装時には、未実装を示すコードが読込まれ
るようにしである。なお、第１図示の構成に対して、第
３図および第４図と同様にしてＩ１０ラックが増設され
ていて゛もよい。
るようにしである。なお、第１図示の構成に対して、第
３図および第４図と同様にしてＩ１０ラックが増設され
ていて゛もよい。
このような構成において、プログラマブル・コントロー
ラ制御部１００によりイニシャル処理で行われるＩ１０
ユニットのデータメモリ割付けの処理を説明する。
ラ制御部１００によりイニシャル処理で行われるＩ１０
ユニットのデータメモリ割付けの処理を説明する。
第２図は第１図示の構成によるＩ１０ユニットのアドレ
ス割付は等の処理手順の一例を示す。まず、ステップＳ
ｌおよびＳ３にて、制御部１００が有する作業用メモリ
に設けたワード数（例えば１ワ一ド＝８人出力点）およ
び現アドレス値の格納用メモリ領域をクリアし、次いで
ステップＳ５にて第Ｏスロットを処理対象とする。
ス割付は等の処理手順の一例を示す。まず、ステップＳ
ｌおよびＳ３にて、制御部１００が有する作業用メモリ
に設けたワード数（例えば１ワ一ド＝８人出力点）およ
び現アドレス値の格納用メモリ領域をクリアし、次いで
ステップＳ５にて第Ｏスロットを処理対象とする。
ステップＳ７では現アドレス値を指示スロットアドレス
とするが、最初、第Ｏスロットのアドレス割付けはイニ
シャル処理（ステップ５１．Ｓ３）にて現アドレス値を
“００”にイニシャライズしているので、“００”が割
付けられる。次に、ステップＳ９にて現スロット（第Ｏ
スロット）の構成情報を読込む。第１図示の例では、第
０スロツトには１ワード数のＩ１０ユニット４が実装さ
れているので、ステップＳｌｌにて構成情報からはＩ１
０ユニット実装と判断され、さらにステップ５１３にて
Ｉ１０ワード数°°１”が算出される。
とするが、最初、第Ｏスロットのアドレス割付けはイニ
シャル処理（ステップ５１．Ｓ３）にて現アドレス値を
“００”にイニシャライズしているので、“００”が割
付けられる。次に、ステップＳ９にて現スロット（第Ｏ
スロット）の構成情報を読込む。第１図示の例では、第
０スロツトには１ワード数のＩ１０ユニット４が実装さ
れているので、ステップＳｌｌにて構成情報からはＩ１
０ユニット実装と判断され、さらにステップ５１３にて
Ｉ１０ワード数°°１”が算出される。
次いで、ステップ５１５にてその値を作業メモリに設け
たワード数格納領域に待避し、未実装スロットの処理時
に参照できるようにしておく。
たワード数格納領域に待避し、未実装スロットの処理時
に参照できるようにしておく。
次に、ステップ５１９にて次スロットの割付はアドレス
を指示するべく、現アドレス値゛°００”にＩｌｏ ワ
ード数“１”を加算し、現アドレス値を” ０１ ”
としておき、ステップ５２１にて次スロットを指定する
パラメータを歩進して第１スロツトに進める。次いでス
テップＳ２３にて全スロットについて処理を終了したか
否かを判定し、ここでは終了していないのでステップＳ
７に復帰し、アドレス割付は処理を行う。
を指示するべく、現アドレス値゛°００”にＩｌｏ ワ
ード数“１”を加算し、現アドレス値を” ０１ ”
としておき、ステップ５２１にて次スロットを指定する
パラメータを歩進して第１スロツトに進める。次いでス
テップＳ２３にて全スロットについて処理を終了したか
否かを判定し、ここでは終了していないのでステップＳ
７に復帰し、アドレス割付は処理を行う。
第１スロツトのアドレス割付は処理においては、ステッ
プＳ７にて現アドレス値が“Ｏｌ”とされる。次に、ス
テップＳ９にて第１スロツトの構成情報を読込むと、Ｉ
１０ユニットが実装されていないのでステップＳｌｌに
て否定判定がなされ、ステップ５１７の処理を実行する
。すなわち、前のスロットの処理でワード数格納領域に
待避していたＩ１０ワード数“１″を復帰し、これを第
１スロツトのワード数とする。そしてステップ５１９に
て現アドレス値“Ｏ１″にワード数“１”が加算され、
現アドレス値は“０２”となる。
プＳ７にて現アドレス値が“Ｏｌ”とされる。次に、ス
テップＳ９にて第１スロツトの構成情報を読込むと、Ｉ
１０ユニットが実装されていないのでステップＳｌｌに
て否定判定がなされ、ステップ５１７の処理を実行する
。すなわち、前のスロットの処理でワード数格納領域に
待避していたＩ１０ワード数“１″を復帰し、これを第
１スロツトのワード数とする。そしてステップ５１９に
て現アドレス値“Ｏ１″にワード数“１”が加算され、
現アドレス値は“０２”となる。
同様に、次の第２スロツトの処理では、その現アドレス
値“０２”が第２スロツトのアドレス割付は値となる。
値“０２”が第２スロツトのアドレス割付は値となる。
以下同様に、第１図示の例では８スロット分処理するこ
とにより、第１図のデータメモリ割付内に示すようにデ
ータメモリ割付けがなされ、Ｉ１０ユニット未実装スロ
ットに対して、前のＩ１０ユニットと同じワード数の領
域をリザーブすることができる。
とにより、第１図のデータメモリ割付内に示すようにデ
ータメモリ割付けがなされ、Ｉ１０ユニット未実装スロ
ットに対して、前のＩ１０ユニットと同じワード数の領
域をリザーブすることができる。
［発明の効果］
以上説明したように、本発明によれば、空スロットに対
して、スロットの前方向に装着されているＩ１０ユニッ
トと同じ人出力点数ないしワード数のＩ１０ユニットが
装着されているとみなし、データメモリ空間をリザーブ
するようにしたので、前方向と同じワード数のＩ１０ユ
ニットであれば、追加実装または取り外しを他のＩ１０
ユニットのアドレス割付けに変化を与えずに実施できる
。また、Ｉ１０ラック内で１スロットアドレス空間が固
定されることもなくなる。
して、スロットの前方向に装着されているＩ１０ユニッ
トと同じ人出力点数ないしワード数のＩ１０ユニットが
装着されているとみなし、データメモリ空間をリザーブ
するようにしたので、前方向と同じワード数のＩ１０ユ
ニットであれば、追加実装または取り外しを他のＩ１０
ユニットのアドレス割付けに変化を与えずに実施できる
。また、Ｉ１０ラック内で１スロットアドレス空間が固
定されることもなくなる。
第１図は本発明プログラマブル・コントローラの一実施
例を示すブロック図、 第２図は第１図示の実施例によるデータメモリ割付は処
理手順の一例を示すフローチャート、第３図は空スロッ
トが無視される従来方式のプログラマブル・コントロー
ラの例を示すブロック図、 第４図は各スロットを固定ワード数とした従来のプログ
ラマブル・コントローラの例を示すブロック図である。 １４００・・・プログラマブル・コントローラｈ制御部
、２・・・Ｉ１０ラック制御部、 ３・・・Ｉ１０ラック、 ４・・・Ｉ１０ユニット、 ５・・・マザーボード、 ６・・・Ｉ１０コネクタ、 ７・・・信号ケーブル、 １０・・・Ｉ１０データメモリ。
例を示すブロック図、 第２図は第１図示の実施例によるデータメモリ割付は処
理手順の一例を示すフローチャート、第３図は空スロッ
トが無視される従来方式のプログラマブル・コントロー
ラの例を示すブロック図、 第４図は各スロットを固定ワード数とした従来のプログ
ラマブル・コントローラの例を示すブロック図である。 １４００・・・プログラマブル・コントローラｈ制御部
、２・・・Ｉ１０ラック制御部、 ３・・・Ｉ１０ラック、 ４・・・Ｉ１０ユニット、 ５・・・マザーボード、 ６・・・Ｉ１０コネクタ、 ７・・・信号ケーブル、 １０・・・Ｉ１０データメモリ。
Claims (1)
- 【特許請求の範囲】 入出力ユニットがスロット毎に着脱可能なプログラマブ
ル・コントローラにおいて、 前記入出力ユニットからその入出力点数情報を含む構成
情報コードを読取る読取り手段と、前記入出力ユニット
が前記スロットに未実装のときはその旨を示す未実装コ
ードを検知する検知手段と、 前記入出力ユニットのデータメモリ上のアドレス割付け
を、前記構成情報コードにより配置決定する配置手段と
、 前記未実装コードが検知されたときは、その前に読込ま
れた構成情報コードに含まれる入出力点数情報に基づい
て当該入出力ユニットが未実装のスロットに対し前記デ
ータメモリ上のアドレス割付けを行うリザーブ手段と を具えたことを特徴とするプログラマブル・コントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33537287A JPH01175607A (ja) | 1987-12-29 | 1987-12-29 | プログラマブル・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33537287A JPH01175607A (ja) | 1987-12-29 | 1987-12-29 | プログラマブル・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175607A true JPH01175607A (ja) | 1989-07-12 |
Family
ID=18287799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33537287A Pending JPH01175607A (ja) | 1987-12-29 | 1987-12-29 | プログラマブル・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177610A (ja) * | 1988-01-08 | 1989-07-13 | Fanuc Ltd | Ｐｃの入出力モジュール割付方法 |
| DE19838178B4 (de) * | 1997-08-26 | 2007-06-21 | Matsushita Electric Works, Ltd., Kadoma | Leiterplatte bei einem programmierbaren Steuerungssystem, wobei eine Energieversorgungseinheit und eine Zentraleinheit an der Leiterplatte angebracht sind |
-
1987
- 1987-12-29 JP JP33537287A patent/JPH01175607A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177610A (ja) * | 1988-01-08 | 1989-07-13 | Fanuc Ltd | Ｐｃの入出力モジュール割付方法 |
| DE19838178B4 (de) * | 1997-08-26 | 2007-06-21 | Matsushita Electric Works, Ltd., Kadoma | Leiterplatte bei einem programmierbaren Steuerungssystem, wobei eine Energieversorgungseinheit und eine Zentraleinheit an der Leiterplatte angebracht sind |
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