JP3200829B2 - 制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御装置に係り、複数の
ベース部を複合信号線で多段に接続するとともに、それ
らベース部に主制御ユニットやこれによって制御される
被制御ユニットを順次接続するように装着してなる制御
装置の改良、更に詳しくはそれら被制御ユニットのアド
レスを自動的に設定可能な制御装置に関する。

【０００２】

【従来の技術】従来、この種の制御装置は、例えば図７
に示すように、図示しない複合信号線によって互いに接
続された複数のスロット１、３、５、７……をベースユ
ニット９に配列し、電源ユニット１１、主制御ユニット
としてのＣＰＵユニット１３および被制御ユニットとし
ての入出力ユニット１５、１７……をそれらスロット１
〜７……に接続するようにして装着した構成を有してい
る。なお、図中符号１９ａ〜１９ｄはユニット１１〜１
７……に接続するためにスロット１〜７……に設けた接
続端子である。

【０００３】このような制御装置は、電源ユニット１１
から他のユニット１３〜１７……へ電源を供給した状態
でＣＰＵユニット１３から各入出力ユニット１５〜１７
……をアドレス指定して制御し、例えば入出力ユニット
１５、１７……から入力した測定温度に基づきＣＰＵユ
ニット１３が操作手順や操作量を判断又は演算し、入出
力ユニット１５、１７……からそれら操作手順や操作量
を制御対象（図示せず）へ出力して制御対象の温度をシ
ーケンス制御やプログラム制御する。

【０００４】そして、このような制御装置では、予め余
裕をもって複数のスロット１〜７……を設けておき、使
用者が用途に応じて種々の機能をもった入出力ユニット
１５〜１７……を増減可能に構成する例が多くなってい
る。そのため、入出力ユニット１５〜１７……を増減し
てもＣＰＵユニット１３から目的とする入出力ユニット
１５〜１７……をアドレス指定して正確に制御動作させ
るためには、それら入出力ユニット１５〜１７……を個
々のスロット５〜７……に装着するとき又は装着後に、
固有の入出力用アドレスの割り付けが必要になる。

【０００５】そこで、従来は各入出力ユニット１５〜１
７……内部の回路基板等にアドレス割付用端子やディッ
プスイッチ（いずれも図示省略）を設け、各入出力ユニ
ット１５〜１７……の種別等を考慮してその端子間をア
ドレス用ジャンパー線で短絡したりディップスイッチを
操作し、各入出力ユニット１５〜１７……のアドレスを
設定していた。例えば、デジタル用入出力ユニットは
「１」〜「５」に、アナログ用入出力ユニットは「６」
〜「９」にと言ったようなアドレス番号を他のユニット
と重複せず、かつユニットの種別や機能グループを間違
えないように使用者が注意して設定していた。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たように各入出力ユニット１５〜１７……のアドレス割
り付けを各ユニットのアドレス用ジャンパー線やディッ
プスイッチ等で行うような構成では、使用者が数多くの
ユニットに対してアドレス設定しなければならないので
割り付け作業が煩雑であるし、誤設定し易く、制御装置
が意図したように動作しないおそれがある。

【０００７】また、最近の制御装置では、使用者側での
システムの拡張性を重視する観点から、ベースユニット
に複数のスロットを配列する構成に代えて、個々のユニ
ットの接続されるスロットを有する別個独立したベース
部をレール部材等に増減可能に支持させ、使用者が用途
に応じて任意のベース部に対して入出力ユニットを装着
する構成が提供されるようになっており、このような構
成においても入出力ユニットのアドレス割り付けの省力
化が望まれている。

【０００８】そこで、本発明者は、各ユニットを接続す
る個々のベース部に着目し、アドレス設定を省力化した
制御装置を完成させた。本発明はこのような状況の下に
なされたもので、主制御ユニットによって制御される被
制御ユニットのアドレスを自動設定することが可能で、
使用者の操作を簡略化した制御装置の提供を目的とす
る。

【０００９】

【課題を解決するための手段】このような課題を解決す
るために本発明は、個々に独立した複数のベース部を複
合信号線で多段に接続し、あるベース部に主制御ユニッ
トを接続するとともに他のベース部には主制御ユニット
で制御される被制御ユニットを接続し、その主制御ユニ
ットにはアドレス信号を順次出力するアドレス信号部と
このアドレス信号を出力するときアドレス確定信号を出
力するアドレス確定信号部とを設け、それら被制御ユニ
ットにはその複合信号線を介してアドレス未設定状態の
下でアドレス信号およびアドレス確定信号を受けたとき
アドレス信号の内容を自己設定するとともに当該設定状
態を示すゲート信号を出力するよう形成し、更に、その
被制御ユニットの接続されるベース部にはそれらアドレ
ス確定信号とゲート信号が揃ったとき次段のベース部へ
そのアドレス確定信号を伝送する論理回路を形成してい
る。

【００１０】また、本発明は、そのベース部に被制御ユ
ニットが接続されない状態ではゲート信号が印加状態と
なるよう上記論理回路を形成し、アドレス未設定状態の
下ではゲート信号を非出力状態とするよう上記被制御ユ
ニットを形成すると良い。さらに、本発明は、電源から
プルアップ抵抗を介してそのゲート信号の印加状態とす
るように上記論理回路を形成し、ベース部に接続された
ときそのプルアップ抵抗を介した電源電流の吸込みによ
ってそのゲート信号を非出力状態とするよう上記被制御
ユニットを形成することができる。

【００１１】

【作用】このような手段を備えた本発明では、主制御ユ
ニットがアドレス信号およびアドレス確定信号を複合信
号線を介して出力すると、アドレス未設定状態の下でア
ドレス信号およびアドレス確定信号を受けた被制御ユニ
ットではそのアドレス信号の内容を自己設定するととも
にその設定状態を示すゲート信号を出力し、その被制御
ユニットが接続されたベース部の論理回路ではそれらア
ドレス確定信号とゲート信号によって次段へそのアドレ
ス確定信号を伝送可能状態となる。そのため、主制御ユ
ニットがアドレス信号を順次出力して行けば、主制御ユ
ニットに近い被制御ユニットから順次にアドレスが自動
設定されて行く。

【００１２】また、被制御ユニットが接続されない状態
でゲート信号が印加状態となるよう上記論理回路を形成
するとともに、アドレス未設定状態の下ではゲート信号
を非出力状態とするよう上記被制御ユニットを形成した
構成では、被制御ユニットの接続されないベース部以降
のベース部へもアドレス確定信号が伝送される。さら
に、電源からプルアップ抵抗を介してそのゲート信号の
印加状態を形成するように上記論理回路を形成し、その
電源電流を吸込むことにように上記被制御ユニットを形
成する構成では、ゲート信号の形成および切換え構成が
簡素化される。

【００１３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明に係る制御装置の一実施例を示す概
略ブロック図である。図１において、各々独立に形成さ
れた複数のベース部２１、２３、２５、２７……は、互
いに複合信号線２９によって接続されるとともに、スロ
ット３１、３３、３５、３７……を有しており、これら
個別のスロット３１〜３７……には主制御ユニットとし
てのＣＰＵユニット３９、被制御ユニットとしての入出
力ユニット４１、４３、４５……が接続されるようにな
っている。

【００１４】なお、図１では説明を分り易くするため
に、ＣＰＵユニット３９や入出力ユニット４１〜４５…
…をスロット３１〜３７……から離して図示している
し、ベース部２１〜２７……は４個、入出力ユニット４
１〜４５……は３個示しているが、本発明ではこれらの
数に限定されないうえ、本発明の要部でない電源ユニッ
トの図示も省略した。また、実際の製品としての制御装
置は、ベース部２１〜２７……を例えば図示しないレー
ル部にはめるように支持させて配列するとともに、ベー
ス部２１〜２７……に設けたコネクタ等によって互いに
電気的かつ機械的に接続して構成すると良い。このよう
な構成では、複合信号線２９がそのコネクタ等の接続端
子に相当する。

【００１５】各ベース部２１〜２７……を接続する複合
信号線２９は、各ユニット３９〜４５へ電源を供給する
電源線やデータ信号を伝送する例えばシリアル伝送等の
データ信号線を含み、後述するアドレス信号線およびア
ドレス確定信号線を有している。各ベース部２１〜２７
……は、複合信号線２９から各スロット３１〜３７を介
して各ユニット３９〜４５へ電源を供給するとともに接
続された各ユニット３９〜４５と複合信号線２９との間
でそれら各信号の入出力を行うものである。

【００１６】特に、入出力ユニット４１〜４５……の接
続されるベース部２３〜２７……には、アドレス確定信
号線に直列的に挿入された論理回路４７、４９、５１が
形成されており、アドレス確定信号と後述するゲート信
号が揃ったとき次段の例えばベース部２５、２７……へ
順次そのアドレス確定信号を伝送する２入力アンド（Ａ
ＮＤ）回路機能を有するが、詳細は後述する。

【００１７】ＣＰＵユニット３９は、各入出力ユニット
４１〜４５……のアドレスを指定してこれらを制御し、
例えば入出力ユニット４１〜４５……から入力した測定
温度に基づき操作手順や操作量を判断又は演算したり、
測定データや設定データをホストコンピュータ等の外部
機器との間で送受信したり、設定データを入出力ユニッ
トに送信したりするものであり、それら入出力ユニット
４１〜４５……のアドレス信号を複合信号線２９を介し
て順次出力するアドレス信号部５３や、このアドレス信
号部４７がアドレス信号を出力するときアドレス確定信
号を複合信号線２９を介して出力するアドレス確定信号
部５５を有している。詳細については後述する。

【００１８】入出力ユニット４１〜４５……は、外部か
ら入力した測定温度を処理演算したり、測定データやそ
れに基づく操作量等の演算データをＣＰＵユニット３９
へ出力したり、演算結果を操作量として外部へ出力する
他、スロット３１〜３７を介してアドレス確定信号を受
けたとき、当該入出力ユニット４１〜４５……がアドレ
ス未設定状態であれば、そのアドレス信号の内容を自己
設定するとともに当該アドレス設定を示すゲート信号を
ベース部２３〜２７……へ出力する機能を有している。

【００１９】次に、このような本発明の制御装置の詳細
を図２を参照して説明する。なお、図２ではベース部２
１、２３、ＣＰＵユニット３９および入出力ユニット４
１のみ示しているが、他のベース部２５、２７……や入
出力ユニット４３、４５……の構成も同様である。図２
において、ベース部２１のスロット３１に接続されたＣ
ＰＵユニット３９は、制御部５７と、これに接続された
データ信号部５９、アドレス信号部５３およびアドレス
確定信号部５５を有している。

【００２０】データ信号部５９は、複合信号線２９中の
データ信号線６１と制御部５７の間でデータ信号の送受
を行うタイミング調整用インターフェースである。アド
レス信号部５３は、制御部５７の管理下で、複合信号線
２９中のアドレス信号線６３に対してアドレス設定スタ
ート信号およびアドレス信号を出力するタイミング調整
用インターフェースである。アドレス確定信号部５５
は、そのアドレス信号の出力時に、やはり制御部５７の
管理下で、複合信号線２９中のアドレス確定信号線６５
に対してアドレス確定信号を出力するタイミング調整用
インターフェースであり、スロット３１に最も近いスロ
ット３３の論理回路４７の一方の入力端に接続されてい
る（図３参照）。

【００２１】制御部５７は、ＣＰＵユニット３９の主要
制御を行うＣＰＵや、このＣＰＵユニット３９で実行す
るためのプログラムを内蔵したＲＯＭ、その実行過程の
データを一時的に記憶するためのＲＡＭ等を有している
が図示を省略する。この制御部５７は、データ信号線６
１やデータ信号部５９を介して入力した入出力ユニット
４１からの例えば測定温度に基づき操作量等を演算し、
データ信号部５９を介してデータ信号ライン６１へ出力
したり、別途外部へ直接出力したり、更に各種操作を入
力する機能等のように制御装置としての基本的な判断演
算機能のほか、次のような機能を有している。

【００２２】すなわち、アドレス信号部５３を介してア
ドレス設定スタート信号を出力してから所定の順序でア
ドレス信号を出力するとともに、アドレス確定信号部５
５を介してアドレス確定信号を出力する一方、後述する
ように入出力ユニット４１からデータ信号部５９を介し
て当該アドレス確認信号を入力したとき次のアドレス内
容を示すアドレス信号を出力し、アドレス確認信号の入
力がなくなるまで順次これを繰返す機能である。なお、
制御部５７がアドレス信号部５３を介してアドレス設定
スタート信号を出力するタイミングとしては、電源投入
時や、運転中その他任意の時点における操作キーからの
操作時がある。

【００２３】また、データ信号線６１、アドレス信号線
６３およびアドレス確定信号線６５は図２で１本となっ
ているが、実際は複数の信号線で形成されている。ベー
ス部２３のスロット３３に接続された入出力ユニット４
１は、アドレス信号線６３に接続されたデータ通信部６
７と、これに接続された制御部６９と、これに接続され
た信号処理部７１を有して形成されている。データ通信
部６７は、制御部６９の管理下で動作し、ＣＰＵユニッ
ト３９からのアドレス付きデータ信号が送信されたと
き、当該入出力ユニット４１に登録されているアドレス
番号と一致した場合に、そのデータ信号を受信するとと
もに、後述するようにアドレス割り付けが確定したとき
アドレス確認信号をデータ信号線６１へ出力する機能を
有している。

【００２４】制御部６９は、ＣＰＵやこのＣＰＵの動作
プログラムを格納したＲＯＭ（いずれも図示せず。）等
を有しＣＰＵユニット３９とは別個の機能を有するもの
で、図示しない外部機器との間でデータ信号を交換し、
取り込んだ例えば測定温度データに基づき操作量を演算
して表示用データとしてＣＰＵユニット３９へ伝送制御
する機能、その他入出力ユニットとして基本的な機能を
有している。制御部６９は、当該入出力ユニット４１の
アドレス番号を格納するとともに、アドレス割り付けが
確定したときデータ通信部６７を介してアドレス確認信
号を出力する機能を有している。

【００２５】信号処理部７１は、制御部６９の管理下で
動作し、アドレス信号線６３を伝送するアドレス設定ス
タート信号を端子Ａから入力したとき、制御部６９内の
アドレス番号をクリアする一方、自己アドレス設定され
ていないアドレス未設定状態の下でアドレス信号を端子
Ａから入力したとき、もし端子Ｂからアドレス確定信号
が入力されればアドレス番号を制御部６９へ格納する機
能を有する。また、信号処理部７１は、ゲート信号線７
３を介してＣ端子を論理回路４７の他方の入力端に接続
しており、制御部６９内のアドレス番号をクリアすると
きＣ端子の出力レベルをＬレベルに維持する一方、アド
レス割り付け処理するとき、Ｃ端子の出力レベルをＨレ
ベルに変更して維持する機能を有している。なお、信号
処理部７１は、ベース部２３に接続されるとき、後述す
るように電源電流の吸込みによってＣ端子の出力レベル
をＬレベルに変更するよう形成されている。

【００２６】論理回路４７は、図３に示すようにアドレ
ス確定信号線６５とゲート信号線７３に接続された２入
力アンド（ＡＮＤ）回路７５と、そのゲート信号線７３
と電源Ｖとの間に挿入されたプルアップ抵抗Ｒを有して
おり、アンド回路７５の出力側が次段のベース部２５の
論理回路４９の一方の入力端に接続されている（図１参
照）。そのため、もし、入出力ユニット４１がベース部
２３のスロット３３に装着されていない場合には、プル
アップ抵抗Ｒの作用によって論理回路４７の他方の入力
端には電源電圧が印加されてＨレベルとなっており、電
源からの電流をゲート信号線を介して吸込むように信号
処理部７１を形成しておけば、入出力ユニット４１をベ
ース部２３のスロット３３に装着すると、論理回路４７
の他方の入力端はＬレベルとなる。

【００２７】次に、上述した本発明の制御装置の動作を
フローチャートを参照して説明する。図２のようにベー
ス部２１のスロット３１にＣＰＵユニット３９を接続
し、ベース部２３のスロット３３に入出力ユニット４１
を接続する一方、図示はしないが同様に入出力ユニット
４３、４５…を接続してプログラムを起動させると、図
４に示すようにステップ４０１においてＣＰＵユニット
３９のアドレス信号部５３からアドレス設定スタート信
号が出力され、各入出力ユニット４１〜４５……にアド
レス設定のための準備をうながす。

【００２８】すると、例えば入出力ユニット４１〜４５
……では、図５のステップ５０１でアドレス設定スター
ト信号を入力し、続くステップ５０２で制御部６９内の
アドレス番号をクリアし、ステップ５０３で信号処理部
７１のＣ端子をＬレベルに保持してアドレス確定信号の
待機状態にする。そのため、図２に示すように入出力ユ
ニット４１の装着されるベース部２３の論理回路４７の
他方の入力端はＬレベルとなり、次段への回路接続が遮
断される。

【００２９】この状態で、図４のステップ４０２でアド
レス信号部５３から例えばアドレス信号「１」が出力さ
れると、次のステップ４０３ではアドレス確定信号部５
５からアドレス確定信号が出力される。すると、入出力
ユニット４１側では、図６に示すように、ステップ６０
１でアドレス確定信号を受信し、ステップ６０２でアド
レス設定が終了か否か判断し、アドレス設定終了であっ
てＹＥＳの場合には終了し、ＮＯの場合にはステップ６
０３へ移って信号処理部７１のＡ端子からアドレス信号
の内容を入力して制御部６９へ割り付け（登録）する。

【００３０】続くステップ６０４で信号処理部７１のＣ
端子をＬレベルからＨレベルに切換え保持し、ステップ
６０５でデータ通信部６７からＣＰＵユニット２９のデ
ータ信号部５９に対してアドレス確認信号を伝送して終
了する。一方、ＣＰＵユニット３９では、図４のステッ
プ４０４においてアドレス確認信号を受信したか否かを
常時監視し、アドレス確認信号を受信してＹＥＳの場合
にはステップ４０６でアドレス番号に「１」をプラスし
た新たなアドレス信号「２」を作成し、ステップ４０７
でその更新したアドレス信号を出力してステップ４０３
に移り、これを繰り返す。

【００３１】この繰り返し過程で、アドレス設定が終了
している入出力ユニット４１はアドレス確定信号に反応
しないとともに、図６のステップ６０４で信号処理部７
１のＣ端子をＨレベルに切換え保持しているから、論理
回路４７にアドレス確認信号が出力されると、そのアド
レス確認信号は論理回路４７を通過して次段のベース部
２５へ伝達され、次段の入出力ユニット４３が入出力ユ
ニット４１と同手順でアドレス割り付け処理されて行
き、ＣＰＵユニット２９に近い方の入出力ユニット４１
から順にアドレス割り付けされてゆく。

【００３２】この間の時間としては、入出力ユニットが
１０台程度で遅くとも１００ｍｓもあれば、アドレス割
り付けが終了する。全ての入出力ユニット４１〜４５…
…のアドレス設定が終了すると、図４のステップ４０４
がＮＯとなり、続くステップ４０５で所定時間経過する
までステップ４０４、４０５を繰返し、タイムアップす
ると終了する。

【００３３】このように本発明の制御装置では、ＣＰＵ
ユニット３９にはアドレスを順次出力するアドレス信号
部５３とアドレス確定信号を出力するアドレス確定信号
部５５を設け、入出力ユニット４１〜４５……にはアド
レス未設定状態の下でアドレス確定信号を受けたときア
ドレス信号を自己設定するとともに当該アドレス設定を
示すゲート信号の出力を可能に形成し、入出力ユニット
４１〜４５……の接続されるベース部２１〜２７……に
はそれらアドレス確定信号とゲート信号が揃ったとき次
段のベース部２１〜２７……へそのアドレス確定信号を
スルーにする論理回路４７〜５１を形成したから、ＣＰ
Ｕユニット３９から順次アドレス信号およびアドレス確
定信号を出力するだけで、ＣＰＵユニット３９に近い入
出力ユニット４１〜４５……から自動的に順次アドレス
設定される。

【００３４】しかも、入出力ユニット４１〜４５……の
接続されるベース部２１〜２７……の論理回路４７〜５
１……には、プルアップ抵抗Ｒを介して電源電圧Ｖが印
加されており、入出力ユニット４１〜４５……の信号処
理部７１はその電源から電流を吸込むように形成されて
いるから、入出力ユニット４１〜４５……をベース部２
１〜２７……に装着した状態では論理回路４７の他方に
入力端が自動的にＬレベルとなり、当該入出力ユニット
４１〜４５……のアドレス割り付けに応じてアドレス確
定信号が論理回路４７を通過し、必ずＣＰＵユニット３
９に近い方からアドレス割り付けされる。

【００３５】さらに、入出力ユニット４１〜４５……を
ベース部２１〜２７……から外した状態では論理回路４
７の他方の入力端が自動的にＨレベルとなってアドレス
確定信号が常に論理回路４７を通過し、次段の入出力ユ
ニット４１〜４５からアドレス割り付けされ、入出力ユ
ニット４１〜４５……の装着の有無に拘わりなくアドレ
ス設定できる。すなわち、入出力ユニット４１〜４５…
…を取外した状態でも残りの入出力ユニット４１〜４５
……についてアドレス設定が可能であり、システムの融
通性が高い。

【００３６】また、アドレス設定した後で取外したユニ
ットを装着したり、ユニットを追加して構成を変更した
場合等には、再度、制御部５７からアドレス信号部５３
を介してアドレス設定スタート信号を出力してアドレス
の自動設定を行えば、変更した構成においてアドレスが
設定される。しかも、論理回路４７の他方の入力端を自
動的にＨレベルにするには電源からプルアップ抵抗Ｒを
介して接続するだけで良いから構成が極めて簡単であ
る。

【００３７】また、本発明では、アドレス確定信号によ
って入出力ユニット４１〜４５……に順次アドレス設定
して行くが、そのアドレス信号の出力に対するアドレス
確定信号の出力タイミングは任意である。すなわち、そ
のアドレス信号の出力後にアドレス確定信号を出力した
り、アドレス確定信号の出力中にアドレス信号を出力す
ることが可能であり、それに合せてＣＰＵユニット３９
や入出力ユニット４１〜４５……を形成すれば良い。

【００３８】さらに、上述した実施例では、ベース部２
１〜２７……に設けたスロット３１〜３７……をコネク
タとしてこれにＣＰＵユニット３９や入出力ユニット４
１〜４５……を接続する構成であったが、必ずしもベー
ス部２１〜２７……にスロット３１〜３７……を設ける
必要はなく、それらユニット３９〜４５……が接続可能
に形成すれば良い。

【００３９】

【発明の効果】以上説明したように本発明は、主制御ユ
ニットからアドレス信号およびアドレス確定信号を出力
し、アドレス未設定状態の下でそれらアドレス信号およ
びアドレス確定信号を受けた被制御ユニットにおいてそ
のアドレス信号の内容を自己設定するとともにその設定
状態を示すゲート信号を出力させ、そのアドレス設定さ
れた被制御ユニットを接続するベース部の論理回路にて
それらアドレス確定信号とゲート信号によって次段へそ
のアドレス確定信号を伝送可能としてなるから、主制御
ユニットから順次アドレス信号およびアドレス確定信号
を出力すれば、主制御ユニットに近い順次に被制御ユニ
ットのアドレスが設定され、被制御ユニットのアドレス
を自動設定することが可能である。そのため、使用者に
あっては、多数のユニットに対してアドレス用ジャンパ
ー線やディップスイッチ等を操作してアドレス割り付け
する必要がなく、しかも誤設定もなくなり、操作が簡略
化される利点がある。さらに、各被制御ユニットの接続
されるベース部の構成を共通することが可能であるか
ら、組立て間違い等を発生させ難く、製造効率が良好で
ある。また、被制御ユニットの非接続状態でゲート信号
が印加状態となるよう上記論理回路を形成し、アドレス
未設定状態の下ではゲート信号を非出力状態とするよう
上記被制御ユニットを形成すれば、被制御ユニットの接
続されないベース部以降のベース部へもアドレス確定信
号が確実に伝送され、被制御ユニット接続の有無に関係
なく装着された被制御ユニットにアドレス設定できる。
さらに、プルアップ抵抗を用いてゲート信号の印加状態
を形成するよう論理回路を形成し、そのプルアップ抵抗
を介して電源電流を吸込むように被制御ユニットを形成
すると、被制御ユニットの接続に関係なく被制御ユニッ
トにアドレス設定するために構成を複雑化させない利点
がある。

【図面の簡単な説明】

【図１】本発明に係る制御装置の一実施例を示す概略ブ
ロック図である。

【図２】図１に係る制御装置の具体的構成を示す要部ブ
ロック図である。

【図３】図２に示す論理回路の一例を示す回路図であ
る。

【図４】本発明の制御装置における主制御ユニットの動
作を説明するフローチャートである。

【図５】本発明の制御装置における被制御ユニットの動
作を説明するフローチャートである。

【図６】本発明の制御装置における被制御ユニットの動
作を説明するフローチャートである。

【図７】従来の制御装置を示す概略斜視図である。

【符号の説明】

１、３、５、７、３１、３３、３５、３７ スロット ９ ベースユニット １１ 電源ユニット １３、３９ ＣＰＵユニット（主制御ユニット） １５、１７、４１、４３、４５ 入出力ユニット（被制
御ユニット） １９ａ〜１９ｄ 接続端子 ２１、２３、２５、２７ ベース部 ２９ 複合信号線 ４７、４９、５１ 論理回路 ５３ アドレス信号部 ５５ アドレス確定信号部 ５７、６９ 制御部 ５９ データ信号部 ６１ データ信号線 ６３ アドレス信号線 ６５ アドレス確定信号線 ６７ データ通信部 ７１ 信号処理部 ７３ ゲート信号線 ７５ アンド回路（ＡＮＤ） Ｒ 抵抗

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−46214（ＪＰ，Ａ) 特開 昭60−176164（ＪＰ，Ａ) 特開 昭62−86936（ＪＰ，Ａ) 特開 平５−226800（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05B 19/04 - 19/05

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 独立した複数のベース部を複合信号線で
   多段接続し、前記ベース部に主制御ユニットを接続する
   とともに他のベース部には前記主制御ユニットで制御さ
   れる被制御ユニットを接続してなる制御装置において、 前記主制御ユニットは、アドレス信号を順次出力するア
   ドレス信号部とこのアドレス信号を出力するときアドレ
   ス確定信号を出力するアドレス確定信号部とを有し、 前記被制御ユニットは、前記複合信号線を介してアドレ
   ス未設定状態の下で前記アドレス信号およびアドレス確
   定信号を受けたとき前記アドレス信号の内容を自己設定
   するとともに当該設定状態を示すゲート信号が出力可能
   に形成され、 前記被制御ユニットの接続される前記ベース部は、前記
   アドレス確定信号とゲート信号が揃ったとき次段の被制
   御ユニット接続用の前記ベース部へ前記アドレス確定信
   号を伝送する論理回路を有することを特徴とする制御装
   置。
2. 【請求項２】 前記論理回路は当該ベース部に前記被制
   御ユニットが接続されない状態では前記ゲート信号の印
   加状態に形成され、前記被制御ユニットはアドレス未設
   定状態の下では前記ゲート信号を非出力状態とするよう
   形成されてなる請求項１記載の制御装置。
3. 【請求項３】 前記論理回路は電源からプルアップ抵抗
   を介して前記ゲート信号の印加状態に形成され、前記被
   制御ユニットは当該ベース部に接続されたとき前記プル
   アップ抵抗を介した電源電流の吸込みによって前記ゲー
   ト信号を非出力状態とするよう形成されてなる請求項２
   記載の制御装置。