ITTO980719A1 - Piastra di base, unita' di alimentazione di potenza ed unita' cpu montate su tale piastra di base in un sistema programmabile di control - Google Patents
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Description
DESCRIZIONE dell'invenzione industriale dal titolo: "Piastra di base, unità di alimentazione di potenza ed unità CPU montate su tale piastra di base in un sistema programmabile di controllo"
SFONDO DELL'INVENZIONE
Campo tecnico dell'invenzione La presente invenzione si riferisce ad un sistema programmabile di controllo includente una piastra di base ed un'unità di alimentazione ed un'unità CPU (unità di elaborazione centrale) destinata ad essere montata sulla piastra di base.
Stato della tecnica anteriore Convenzionalmente è noto un sistema come un dispositivo programmabile di controllo avente una configurazione in cui varie unità sono montate su una piastra di base (vedere pubblicazioni di brevetto giapponese non esaminate n. Hei-4-308952, n. Hei-2-116903, n. Hei-1-175607, n. Hei-2-176833, o simili).
La figura 13 è uno schema che mostra una configurazione di sistema di un sistema programmabile di controllo convenzionale costituito da una piastra di base B", un'unità di alimentazione di potenza SU' per alimentare potenza, un'unità CPU CU' per effettuare elaborazioni di ingresso/uscita e varie operazioni aritmetiche, unità di ingresso/uscita (unità I/O) IU1,...,IUn per le operazioni di ingresso/uscita e così via, tali unità essendo montate sulla piastra di base B". L'unità di alimentazione di potenza SU', l'unità CPU CU', le unità I/O IU1 , , IUn sono attaccate a feritoie previste nella piastra di base B" rispettivamente, e presentano connettori corrispondenti destinati ad essere collegati a connettori previsti nelle rispettive feritoie. La piastra di base B" a cui l'unità CPU CU' deve essere connessa viene denominata come piastra di base fondamentale. Dall'altra parte, vi è anche una piastra di base di estensione collegata ad un connettore di estensione 13 previsto nella piastra di base B" attraverso un cavo di estensione, ed utilizzata per estendere le unità I/O IU1,...,IUn e così via. Fondamentalmente, soltanto l'unità di alimentazione di potenza SU', le unità I/O IU,1...,IUn cn e così via sono connesse a tale piastra di base di estensione, ma l'unità CPU CU' non è a questa connessa. Nelle figure, l'unità CPU CU' è rappresentata come un'unità che occupa due feritoie.
Nella piastra di base fondamentale B", un connettore per l'alimentazione di potenza 15 a cui l'unità di alimentazione della potenza SU' deve essere collegata, un connettore per CPU 16 a cui l'unità CPU CU' deve essere collegata, connettori I/O 171,...,17n a cui le unità I/O IU1, IUn devono essere collegate, e il connettore di estensione 13 sono collegati attraverso una linea di alimentazione di potenza Lp, mentre un bus di indirizzo AB e un bus di dati DB sono previsti fra il connettore 16 per la CPU, i connettori I/O 171,...,17n e il connettore di estensione 13.
In aggiunta, segnali di selezione della piastra di base US3 e US4 per selezionare la piastra di base fondamentale B" e la piastra di base di estensione, rispettivamente, e segnali di selezione I/O US0-US2 per selezionare le unità I/O IU1,...,IUn connesse alle feritoie delle rispettive piastre di base sono emessi in uscita dall'unità CPU CU'. Questi segnali di selezione sono inviati attraverso il connettore di CPU 16 ad un circuito di selezione 18 previsto sulla piastra di base fondamentale B". Nel circuito di selezione 18, segnali di selezione delle feritoie sono inviati a connettori I/O selezionati 171,...,17η collegati alle unità I/O IU1,...,IUn in accordo con i segnali di selezione inviati. In questo modo, l'ingresso/uscita di dati viene effettuato attraverso il bus di indirizzo ed il bus di dati fra le unità I/O IU1,...,IUn alimentati con i segnali di selezione delle feritoie attraverso i connettori I/O 171,...,17„ e l'unità CPU CU'.
D'altra parte, le rispettive feritoie sono disposte in una fila nella piastra di base fondamentale B" e nella piastra di base di estensione. Connesse alle rispettive feritoie 0,...,n, l'unità di alimentazione di potenza SU', l'unità CPU CU', e le unità I/O IU1,...,IUn sono disposte affiancate in modo adiacente come è illustrato nella figura 14(a).
Tuttavia, quando l'unità di alimentazione di potenza è un'unità di alimentazione di potenza ad alta capacità SU", la dimensione del suo corpo è così grande che l'unità di alimentazione di potenza occupa due feritoie (la feritoia per l'alimentazione di potenza e la feritoia 0) della piastra di base fondamentale B" come illustrato nella figura 14(b). In questo caso, dal momento che la feritoia 0 alla quale l'unità CPU CU' deve essere connessa originariamente è occupata dall'unità di alimentazione di potenza SU", l'unità CPU CU' deve essere spostata in modo da essere connessa alla feritoia adiacente 1. Quindi, le feritoie alle quali le unità I/O IU1,..·,IUn devono essere connesse vengono spostate successivamente ad una ad una in modo tale che, per esempio, la feritoia alla quale l'unità I/O IU1 deve essere connessa viene spostata dalla feritoia 1 alla feritoia 2. Quindi, vi è il problema che il numero di selezione delle unità I/O IU1,...,IUn (i numeri per identificare le unità I/O IU1,...,IUn) cambia al momento in cui viene effettuato il cablaggio in modo tale da fissare i segnali di selezione delle feritoie dal circuito di selezione 18 come descritto in precedenza. Inoltre, quando la piastra di base fondamentale B" e la piastra di estensione sono confrontate l'una con l'altra, le posizioni fisiche delle feritoie ed i numeri di selezione divengono diversi in accordo con la presenza o assenza della connessione dell'unità CPU CU' come illustrato nelle figure 14(a) e (b). E' pertanto necessario provvedere la piastra di base fondamentale B" e la piastra di estensione separatamente, dal momento che le piastre di base non possono essere utilizzate in modo comune l'una con l'altra.
SOMMARIO DELL'INVENZIONE
Uno scopo della presente invenzione è quello di risolvere il problema enunciato in precedenza, ovvero realizzare una piastra di base, ed un'unità di alimentazione di potenza ed un'unità CPU connesse alla piastra di base, in cui feritoie alle quali unità I/O e così via sono connesse possono essere riconosciute adeguatamente anche quando la larghezza dell'unità di alimentazione di potenza e dell'unità CPU sono modificate in modo indipendente e rispettivamente, o anche quando l'unità CPU non è connessa.
Per conseguire il suddetto scopo, in accordo con la presente invenzione è previsto un sistema programmabile di controllo comprendente: una piastra di base avente una pluralità di feritoie; un'unità di alimentazione di potenza connessa ad almeno una delle feritoie per alimentare potenza alla piastra di base; un'unità CPU connessa ad almeno una delle feritoie per emettere in uscita un segnale di specifica di unità I/O per specificare un'unità I/O da e fra almeno un'unità I/O connessa ad una delle rimanenti feritoie per l'esecuzione di elaborazioni I/O; mezzi di discriminazione per discriminare entità di posizione spostata dell'unità I/O che viene variata in accordo con il numero di feritoia occupata dall'unità di alimentazione di potenza e dall'unità CPU; mezzi di correzione per correggere il segnale di specifica di unità I/O in base all'entità della posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; mezzi di selezione per selezionare un'effettiva feritoia in cui l'unità I/O specificata dal segnale di specificazione di unità I/O viene connessa in base al segnale di specificazione I/O corretto.
Specificatamente, i mezzi di discriminazione includono un primo circuito avente una configurazione non modificata, un secondo circuito avente una configurazione variabile in accordo con il numero di feritoia occupata dall'unità di alimentazione di potenza, ed un terzo circuito avente una configurazione variabile in accordo con il numero di feritoia occupata dall'unità CPU ed in cui l'entità della posizione spostata dell'unità I/O è determinata in modo unico da una combinazione del primo circuito, del secondo circuito e del terzo circuito.
Il primo circuito è un circuito logico previsto sulla piastra di base, il secondo circuito è previsto nell'unità di alimentazione di potenza, ed il terzo circuito è previsto nell'unità CPU, ed il primo circuito, il secondo circuito ed il terzo circuito formano in modo unico un circuito di discriminazione che invia in uscita un segnale di discriminazione ai mezzi di correzione quando l'unità di alimentazione di potenza è connessa alla piastra di base.
Nel sistema, è possibile ottenere differenti segnali di identificazione rispettivamente quando le ampiezze dell'unità.di alimentazione di potenza e dell'unità CPU che occupano le feritoie della piastra di base sono variate indipendentemente, oppure quando l'unità CPU non è connessa. Conseguentemente, anche in questo caso, è possibile riconoscere propriamente le feritoie a cui unità I/O e così via sono connesse.
Inoltre, in accordo con la presente invenzione, viene anche adottato un metodo per commutare una funzione di una piastra di base nel sistema programmabile di controllo. Il metodo comprende le fasi di: connettere un'unità di alimentazione di potenza per alimentare potenza alla piastra di base ad almeno una di una pluralità di feritoie previste nella piastra di base;, connettere in modo amovibile ad una delle feritoie un'unità CPU per emettere in uscita un segnale di specifica di unità I/O per specificare un'unità I/O in esecuzione da e fra almeno un'unità I/O connessa ad una delle rimanenti feritoie per eseguire elaborazioni I/O; rilevare se l'unità CPU è connessa alla piastra di base; quando la presenza di connessione dell'unità CPU è rilevata, discriminare l'entità di posizione spostata dell'unità I/O che viene variata in accordo con il numero di feritoia occupata dall'unità di alimentazione di potenza e dall'unità CPU; correggere il segnale di specifica di unità I/O in base all'entità della posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; selezionare una feritoia effettiva in cui l'unità I/O specificata dal segnale di specifica di unità I/O e connessa in base al segnale di specifica I/O corretto; e commutare un terminale di segnale di controllo previsto sulla piastra di base come terminale di uscita, e quando l'assenza di connessione dell'unità CPU viene rilevata, commutare il terminale di segnale di controllo come terminale di ingresso e immettere il segnale di specifica di unità I/O da un'unità esterna attraverso il terminale di controllo; discriminare l'entità di posizione spostata dell'unità I/O che viene variata in accordo .con il numero di feritoia occupato dall'unità di alimentazione di potenza; correggere il segnale di specifica di unità I/O in base all'entità di posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; e selezionare una feritoia effettiva in cui l'unità I/O specificata dal segnale di specifica di unità I/O è connessa in base al segnale di specifica I/O corretto.
Nel metodo, quando viene rilevata l'assenza dell'unità CPU, l'entità di posizione spostata dell'unità I/O e in modo unico determinata combinando un primo circuito ed un secondo circuito, il primo circuito è previsto nella piastra di base con una configurazione invariata ed il secondo circuito è previsto nell'unità di alimentazione di potenza con una configurazione varia in accordo con il numero di feritoia occupata dall'unità di alimentazione di potenza.
Nel metodo, quando viene rilevata la presenza dell'unità CPU, l'entità di posizione spostata dell'unità I/O è in modo unico determinata combinando un primo circuito, un secondo circuito, ed un terzo circuito, il primo circuito è previsto nella piastra di base con una configurazione invariata, il secondo circuito è previsto nell'unità di alimentazione di potenza con una configurazione varia in accordo con il numero di feritoia occupato dall'unità di alimentazione dì potenza, ed il terzo circuito è previsto nell'unità CPU con una configurazione varia in accordo con il numero di feritoia occupato dall'unità CPU.
Pertanto, una e la stessa piastra di base può essere utilizzata in comune sia come piastra di base fondamentale sia come piastra di base di estensione a seconda della presenza o assenza di connessione dell'unità CPU.
BREVE DESCRIZIONE DEI DISEGNI
Nei disegni annessi:
la figura 1 è un diagramma di configurazione schematico che mostra una prima forma di attuazione in accordo con la presente invenzione;
la figura 2 è un diagramma che mostra segnali in ogni configurazione di sistema nella prima forma di attuazione;
la figura 3 è uno schema di configurazione circuitale di una parte principale nella prima forma di attuazione;
la figura 4 è uno schema di configurazione circuitale di una parte principale di una piastra di base nella prima forma di attuazione;
la figura 5 è uno schema di configurazione circuitale che mostra una parte principale di una seconda forma di attuazione in accordo con la presente invenzione;
la figura 6 è uno schema di configurazione circuitale dell''altra parte principale della seconda forma di attuazione;
la figura 7 è un diagramma di configurazione schematico che mostra un tipo standard di unità di alimentazione di potenza nella secondo forma di attuazione;
la figura 8 è un diagramma di configurazione schematico che mostra un'unità di alimentazione di potenza ad elevata capacità nella seconda forma di attuazione;
la figura 9 è un diagramma di configurazione schematico che mostra un'unità CPU di tipo standard nella seconda forma di attuazione;
la figura 10 è uno schema di configurazione schematico che mostra un'unità CPU ad alta funzione nella seconda forma di attuazione;
le figure 11(a)-(f) sono diagrammi che mostrano esempi di configurazione di sistema nella seconda forma di attuazione;
la figura 12 è un diagramma che mostra segnali di identificazione e segnali di uscita in ciascuna configurazione di sistema nella seconda forma di attuazione;
la figura 13 è un diagramma di configurazione schematico che mostra un sistema convenzionale; e le figure 14(a)-(c) sono schemi che mostrano esempi di configurazioni di sistema nel sistema convenzionale .
DESCRIZIONE DETTAGLIATA DELLE FORME DI
ATTUAZIONE PREFERITE
Forme di attuazione preferite verranno dettagliatamente descritte nel seguito con riferimento ai disegni annessi. Nelle forme di attuazione, la presente invenzione è applicata ad un sistema di controllo programmabile. Tuttavia, la presente invenzione può essere applicata a sistemi diversi dal sistema di controllo programmabile senza uscire dall'ambito e dallo spirito dell'invenzione.
La figura 1 mostra una configurazione schematica di una prima forma di attuazione secondo la presente invenzione. Una piastra di base B comprende una feritoia di alimentazione di potenza avente un connettore di alimentazione di potenza 1, feritoie 0 e 1 essendo adiacenti alla feritoia di alimentazione di potenza e presentando rispettivamente connettori 20, 21 in cui sono previste coppie di terminali di segnale 101-104 rispettivamente connessi alla terra attraverso un resistore. Un'unità CPU CU comprende un connettore di accoppiamento 7 avente una coppia di terminali di segnale 81 ed 82 ai quali è associato un resistore R.
In accordo con la piastra di base B, varie combinazioni di segnali P1 e P2 possono essere ottenute nei casi in cui l'unità CPU CU sia connessa alle feritoie 0 e 1 della piastra di base fondamentale B, sia connessa alle feritoie 1 e 2, e non sia connessa, rispettivamente nel modo illustrato nella figura 2.
In questa piastra di base B sono previsti un sommatore 11 per sommare segnali di selezione USO-US2 di "0" oppure "1" per selezionare feritoie da 0 a 7, ad un segnale che prende il segnale P2 come suo digit meno significativo ed il segnale P1 come suo digit più elevato, e un decodificatore 12 per decodificare uscite Y0-Y2 del sommatore 11 per ottenere segnali di selezione Z0-Z7 per selezionare le feritoie 0-7, nel modo rappresentato nella figura 3. Conseguentemente, con riferimento agli stessi segnali di selezione USo-US2, differenti segnali di selezione possono essere emessi in uscita in accordo con la feritoia 0 o 1 alla quale l'unità CPU CU è connessa. Per esempio, si assuma che i segnali di selezione US0-US2 indichino "000" per selezionare un'unità I/O corrispondente al numero di selezione 1. In questo caso, quando l'unità CPU CU è connessa alle feritoie 0 e 1, l'uscita del sommatore 11 diviene "010" così da selezionare la feritoia 2.
D'altra parte, quando l'unità CTU CU è connessa alle feritoie 1 e 2, l'uscita del sommatore 11 diviene "Oli" così da selezionare la feritoia 3. Una corretta feritoia alla quale l'unità I/O è connessa in corrispondenza del numero di selezione 1 può essere sempre selezionata indipendentemente dal fatto che l'unità CPU CU sia connessa alla feritoia 0 oppure alla feritoia 1.
Oltre alla piastra fondamentale di base B, circuiti buffer 141-144 che possono commutare le direzioni di trasmissione dei segnali di un bus di dati DB, un bus di indirizzo AB e una linea di segnale di controllo CL sono previsti nella zona a monte di un connettore di estensione 13 così come rappresentato nella figura 4. Di tali circuiti buffer, i circuiti buffer 142 e 143 per il bus di indirizzo AB e il circuito buffer 144 per la linea di segnale di controllo CL sono predisposti in modo da commutare le direzioni di trasmissione dei segnali in accordo con il segnale P1. Ovvero, quando il segnale P1 diviene "1", rispettivi segnali vengono emessi in uscita al connettore di estensione 13 cosicché la piastra di base funziona come piastra di base fondamentale. Quando il segnale P1 diviene "0", i rispettivi segnali sono emessi in ingresso dal connettore di estensione 13 cosicché la piastra di base funziona come piastra di base di estensione.
In aggiunta, il circuito buffer 14i per il bus di dati DB è predisposto in modo tale che la sua direzione di trasmissione dei segnali può essere commutata dal segnale P1 e da un segnale RD (lettura) dei segnali di controllo. In lettura con il segnale Pi che diviene "1", rispettivi segnali vengono emessi in ingresso dal connettore di estensione 13 cosicché la piastra di base funziona come una piastra di base fondamentale,.mentre in lettura con il segnale Pi che diviene "0", rispettivi segnali vengono emessi in uscita dal connettore di estensione 13 cosicché la piastra di base funziona come piastra di base di estensione. I segnali US3 e US4 per selezionare la piastra di base fondamentale e la piastra di base di estensione, ed i segnali US0-US2 per selezionare le rispettive feritoie 0-7 sono scambiati direttamente, non attraverso i circuiti buffer 141-144, come menzionato in precedenza.
La figura 5 mostra uno schema del circuito della parte principale di una piastra di base B' di una seconda forma di attuazione secondo la presente invenzione. Coppie di terminali di segnale di identificazione sul lato feritoia 31-38, otto in totale, sono previsti nelle stesse posizioni di un connettore di alimentazione di potenza 1 e di connettori 20-22 previsti sulla piastra di base B', rispettivamente. La piastra di base B' presenta altre feritoie e connettori, che tuttavia sono omesse nell'illustrazione.
Un terminale di segnale di identificazione sul lato feritoia 3i previsto nel connettore di alimentazione di potenza 1 è reso aperto (N.C.), mentre l'altro terminale di segnale di identificazione sul lato feritoia 32 è collegato al terminale di segnale di identificazione sul lato feritoia 34 previsto nella stessa posizione del connettore 20.
Il suddetto terminale di segnale di identificazione sul lato feritoia 34 previsto nel connettore 20 è collegato a terra attraverso un resistore R4, mentre l'altro terminale di segnale di identificazione sul lato feritoia 33 è connesso ad una sorgente di potenza Vcc attraverso un resistore Ri. In aggiunta, un terminale di segnale di identificazione sul lato feritoia 35 previsto nel connettore 2i è collegato alla sorgente di potenza Vcc attraverso un resistore R2, mentre l'altro terminale di segnale di identificazione sul lato feritoia 36 è collegato a terra attraverso un resistore R5. Inoltre, un terminale di segnale di identificazione sul lato feritoia 37 previsto nel connettore 22 è connesso a terra attraverso un resistore R3, mentre l'altro terminale di segnale di identificazione sul lato feritoia 38 è connesso a terra attraverso un resistore R6.
In aggiunta, la piastra di base B' è provvista di un circuito logico IC1 per operare NAND fra un segnale di identificazione Si emesso in ingresso al terminale di segnale di identificazione sul lato feritoia 33 ed un segnale di identificazione S2 emesso in uscita al terminale di segnale di identificazione sul lato feritoia 35· Un segnale di uscita Q1 di questo circuito logico ICi sarà un segnale designante la connessione di un'unità CPU CU nella piastra di base B'. Inoltre, la piastra di base B' è dotata di un circuito logico IC2 per operare OR fra il segnale di identificazione S2 emesso in ingresso al terminale di segnale di identificazione sul lato feritoia 35 ed un segnale di identificazione S3 emesso in uscita al terminale di segnale di identificazione sul lato feritoia 37, di un circuito logico IC3 per operare AND fra un segnale di uscita di tale circuito logico IC2 ed un segnale di identificazione S4 in ingresso al terminale di segnale di identificazione sul lato feritoia 34, di un circuito logico IC5 per operare OR fra un segnale in uscita di tale circuito logico IC3 ed un segnale dì identificazione S6 in ingresso al terminale di segnale di identificazione sul lato feritoia 38, e di un circuito logico IC4 per operare OR fra un segnale di identificazione S5 in ingresso al terminale di segnale di identificazione sul lato feritoia 36 e il suddetto segnale di identificazione S6. Qui segnali di uscita (segnali di correzione) U3, U2 dei circuiti logici IC4 ed IC5 sono inviati in ingresso al sommatore 11 indicato nella figura 6, rispettivamente .
La figura 1 mostra un'unità di alimentazione di potenza SU1 di tipo standard avente una larghezza che occupa soltanto una feritoia (feritoia di alimentazione di potenza) mentre la figura 8 mostra un'unità di alimentazione di potenza SU2 ad elevata capacità la quale è larga abbastanza per occupare due feritoie (la feritoia di alimentazione di potenza e la feritoia 0). In un connettore di alimentazione di potenza 41 previsto nell'unità di alimentazione di potenza SU1 di tipo standard, terminali di segnale di identificazione sul lato unità 51 e 52 sono previsti in posizioni corrispondenti ai terminali di segnale di identificazione sul lato feritoia 31 e 32 previsti nel connettore di alimentazione di potenza 1 della piastra di base B'.
Entrambi i terminali 51 e 52 sono resi aperti (N.C.). D'altra parte, l'unità di alimentazione di potenza ad elevata capacità SU2 presenta un connettore di alimentazione di potenza 42 atto ad essere collegato al connettore di alimentazione di potenza 1 della piastra di base B', e terminali di segnale di identificazione sul lato unità 53 e 54 sono previsti in posizioni di tale connettore di alimentazione di potenza 42 corrispondenti ai terminali di segnale di identificazione sul lato feritoia 31 e 32. Un terminale di segnale di identificazione sul lato unità 53 è reso aperto (N.C.), mentre l'altro terminale di segnale di identificazione sul lato unità 54 è connesso alla sorgente di potenza Vcc.
La figura 9 mostra un'unità CPU di tipo standard CU1 avente una larghezza che occupa soltanto una feritoia, mentre la figura 10 mostra un'unità CPU ad elevata funzione CU2 che è abbastanza larga per occupare due feritoie. In un connettore 61 previsto nell'unità CPU di tipo standard CU1, terminali di segnale di identificazione sul lato unità 55 e 56 sono previsti in posizioni corrispondenti ai terminali di segnale di identificazione sul lato feritoia 33 e 36 previsti nei connettori 20 e 21 della piastra di base B'. Un terminale di segnale di identificazione sul lato unità 55 è collegato a terra, mentre l'altro terminale di segnale di identificazione sul lato unità 56 è collegato alla sorgente di potenza vcc.
D'altra parte l'unità CPU ad elevata funzione CU2 presenta due connettori 62 e 63, e terminali di segnale di identificazione sul lato unità 57-5IO sono previsti nelle posizioni dei rispettivi connettori 62 e 63 corrispondenti ai terminali di segnale di identificazione sul lato feritoia 33-36 oppure 35-38. Un terminale di segnale di identificazione sul lato unità 57 previsto nel connettore 62 è collegato a terra, mentre l'altro terminale di segnale di identificazione sul lato unità 58 è reso .aperto (N.C.). In aggiunta, entrambi i terminali di segnale di identificazione sul lato unità 59 e 510 previsti nel connettore 63 sono connessi alla sorgente di potenza Vcc.
Il numero di combinazioni per connettere le unità di alimentazione di potenza SU1 ed SU2, le unità CPU CU1 e CU2, e le unità I/O IU1,...,IUn alle rispettive feritoie della piastra di base B' è in totale sei, come rappresentato nelle figure 11(a)-11(f). Di queste, nelle combinazioni delle figure 11(a)-11(d), la piastra di base B' funziona come piastra di base fondamentale alla quale l'unità CPU CUi oppure CU2 è connessa. Nelle figure 11(e) ed 11(f), dal momento che né l'unità CPU CU1 né l'unità CPU CU2 è connessa alla piastra di base Β', la piastra di base B' funziona come una piastra di base di estensione. In aggiunta, la figura 12 mostra segnali di identificazione S1-S6 e segnali di uscita Q1-Q3 nelle rispettive combinazioni delle figure ll(a)-ll(f). Nella figura 12, l'unità di alimentazione di potenza di tipo standard SU1 è indicata come "1", e l'unità di alimentazione di potenza ad elevata capacità SU2 è indicata come "2". In aggiunta, l'unità CPU di tipo standard CU1 è indicata come ”1", e l'unità CPU ad alta funzione CU2 è indicata come "2".
Dapprima, nella combinazione più di base in cui l'unità di alimentazione di potenza di tipo standard SU1 e l'unità CPU di tipo standard CUi sono connesse alla piastra di base B' come è illustrato nella figura 11(a), il connettore di alimentazione di potenza 41 dell'unità di alimentazione di potenza SUi è connesso al connettore di alimentazione di potenza 1 della piastra di base B', cosicché i terminali di segnale di identificazione sul lato feritoia 31 e 32 e i terminali di segnale di identificazione sul lato unità 51 e 52 sono collegati l'uno all'altro rispettivamente. In aggiunta, il connettore 61 dell'unità CPU CU1 è collegato al connettore 20 previsto nella feritoia 0 della piastra di base B', cosicché i terminali di segnale di identificazione sul lato feritoia 33 e 34 e i terminali di segnale di identificazione sul lato unità 55 e 56 sono collegati l'uno all'altro rispettivamente.
A questo punto, il terminale di segnale di identificazione sul lato feritoia 33 previsto nel connettore 20 è connesso a terra attraverso i terminali di segnale di identificazione sul lato unità 55, cosicché il segnale di identificazione Si diviene "0". Dall'altra parte, il terminale di segnale di identificazione sul lato feritoia 34 è connesso alla sorgente di potenza Vcc attraverso il terminale di segnale di identificazione sul lato unità 56 previsto nel connettore 61 dell'unità CPU CUi, cosicché il segnale di identificazione S4 diviene "1". Sebbene connettori previsti nelle unità I/O IU1,...,IUn siano collegati agli altri connettori 21,...,2n della piastra di base B', i connettori non sono previsti di terminali da collegare ai terminali di segnale di identificazione sul lato feritoia 35-36· Pertanto, i segnali di identificazione S2, S3, S5 e S6 sono lasciati nei loro valori iniziali "1", "0", "0" e "0", rispettivamente.
Conseguentemente, l'uscita Q1 del circuito logico IC1 diviene "1", l'uscita Q2 del circuito logico IC5 diviene "1", e l'uscita Ch del circuito logico IC1 diviene "0". Di queste, l'uscita Q1 costituisce un segnale che indica se l'unità CPU CUi o CU2 è collegata alla piastra di base B' o meno. L'uscita Q1 diviene "0" quando l'unità CPU CU1 oppure CU2 non è collegata, e diviene "1" quando l'unità CPU CUi o CU2 è connessa. Ovvero, quando l'uscita Q1 è "1", viene indicato che la piastra di base B' funziona come piastra di base fondamentale. Quando l'uscita Q1 è "0", è indicato che la piastra di base B' funziona come una piastra di base di estensione.
Quindi, nella combinazione dell'unità di alimentazione di potenza ad alta capacità SU2 e dell'unità CPU di tipo standard CU1 come rappresentato nella figura 11(b), il connettore di alimentazione di potenza 42 dell'unità di alimentazione di potenza SU2 è connesso al connettore di alimentazione di potenza 1, cosicché i terminali di segnale di identificazione sul lato feritoia 31 e 32 e i terminali di segnale di identificazione sul lato unità 53 e 54 sono collegati l'uno all'altro rispettivamente. In aggiunta, dal momento che la feritoia 0 della piastra di base B' è occupata dall'unità di alimentazione di potenza SU2, l'unità CPU CUi è connessa alla feritoia 1. Quindi il connettore 61 è connesso al connettore 2i della piastra di base B', cosicché i terminali di segnale di identificazione sul lato feritoia 35 e 36 e i terminali di segnale di identificazione sul lato unità 55 e 56 sono connessi l'uno all'altro, rispettivamente .
A questo punto, il connettore 20 è occupato dall'unità di alimentazione di alimentazione di potenza SU2, ed il terminale di segnale di identificazione sul lato feritoia 33 è connesso alla sorgente di potenza Vcc. Pertanto, il segnale di identificazione Si è lasciato nel suo valore iniziale "1". D'altra parte, il segnale di identificazione sul lato feritoia 34 è connesso alla sorgente di potenza Vcc attraverso il terminale di segnale di identificazione sul lato feritoia 32 del connettore di alimentazione di potenza 1 e il terminale di segnale di identificazione sul lato unità 54 previsto nel connettore 42 dell'unità di alimentazione di potenza SU2. Pertanto, il segnale di identificazione S4 diviene "1". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 35 previsto nel connettore 21 è collegato a terra attraverso il terminale di segnale di identificazione sul lato unità 55. Pertanto, il segnale di identificazione S2 diviene "0". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 36 è connesso alla sorgente di potenza Vcc attraverso il terminale di segnale di identificazione sul lato unità 56. Pertanto, il segnale di identificazione S5 diviene "1". Sebbene connettori previsti nelle unità I/O IU1,...,IUn-i siano connessi agli altri connettori 22,...,2n della piastra di base B', i connettori non sono provvisti di terminali da collegare ai terminali di segnale di identificazione sul lato feritoie 37 e 38. Pertanto, i segnali di identificazione S3 ed S6 sono entrambi lasciati nei loro valori iniziali "0". Conseguentemente, l'uscita Q1 del circuito logico IC1 diviene "1", l'uscita Q2 del circuito logico IC5 diviene "0", e l'uscita Q3 del circuito logico IC4 diviene "1".
Quindi, nella combinazione dell'unità di alimentazione di potenza di tipo standard SUi e dell'unità CPU ad elevata funzione CU2 come rappresentato nella figura 11(c), il connettore di alimentazione di potenza 4i dell'unità di alimentazione di potenza SU1 è connesso al connettore di alimentazione di potenza 1, cosicché i terminali di segnale di identificazione sul lato feritoia 31 e 32 e i terminali di segnale di identificazione sul lato unità 51 e 52 sono collegati l'uno all'altro rispettivamente. In aggiunta, i connettori 62 e 63 dell'unità CPU CU2 sono connessi ai connettori 20 e 21, rispettivamente, cosicché i terminali di segnale di identificazione sul lato feritoia 33 e 34 e i terminali di segnale di identificazione sul lato unità 57 e 58 sono collegati l'uno all'altro, rispettivamente, ed i terminali di segnale di identificazione sul lato feritoia 35 e 36 e i terminali di segnale di identificazione sul lato unità 59 e 510 sono collegati l'uno all'altro rispettivamente .
A questo punto, il terminale di segnale di identificazione sul lato feritoia 33 previsto nel connettore 20 è connesso a terra attraverso il terminale di segnale di identificazione sul lato unità 57. Pertanto, il segnale di identificazione Si diviene "0". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 34 è reso aperto attraverso il terminale di segnale di identificazione sul lato unità 58. Pertanto, il segnale di identificazione S4 diviene "0". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 35 previsto nel connettore 21 è connesso alla sorgente di potenza Vcc attraverso il terminale di identificazione sul lato unità 59. Pertanto, il segnale di identificazione S2 diviene "1". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 36 è connesso alla sorgente di potenza Vcc attraverso il terminale di segnale di identificazione sul lato unità 5io. Pertanto, il segnale di identificazione S5 diventa pure "1". Dal momento che connettori previsti nelle unità Io IU1,...,IUn sono connessi agli altri connettori 22,...,2n della piastra di base B', i segnali di identificazione S3 ed S6 sono entrambi lasciati nei loro valori iniziali "0". Conseguentemente, l'uscita Qi del circuito logico IC1 diviene "1", l'uscita Q2 del circuito logico IC5 diviene "0", e l'uscita Q3 del circuito logico IC4 diviene "1".
Quindi, nella combinazione dell'unità di alimentazione di potenza ad elevata capacità SU2 e dell'unità CPU ad elevata funzione CU2 come rappresentato nella figura 11(d), il connettore di alimentazione di potenza 42 dell'unità di alimentazione di potenza SU2 è connessa al connettore di alimentazione di potenza 1, cosicché i terminali di segnale di identificazione sul lato di feritoia 31 e 32 ed i terminali di segnale di identificazione sul lato unità 53 e 54 sono collegati l'uno all'altro, rispettivamente. In aggiunta, poiché la feritoia 0 della piastra di base B' è occupata dall'unità di alimentazione di potenza SU2, l'unità CPU CU2 è connessa alle feritoie 1 e 2. Pertanto, i connettori 62 e 63 sono collegati ai connettori 21 e 22 della piastra di base B', rispettivamente, cosicché i terminali di segnale di identificazione sul lato feritoia 35 e 36 e i terminali di segnale di identificazione sul lato unità 57 e 5g sono connessi l'uno all'altro, rispettivamente, mentre i terminali di segnale di identificazione sul lato feritoia 37 e 3e e i terminali di segnale di identificazione sul lato unità 59 e 510 sono connessi l'uno all'altro rispettivamente .
A questo punto, il connettore 2o è occupato dall'unità di alimentazione di potenza SU2, ed il terminale di segnale di identificazione sul lato feritoia 33 è connesso alla sorgente di potenza Vcc. Pertanto, il segnale di identificazione S1 è lasciato nel suo valore iniziale "1". In aggiunta, il segnale di identificazione sul lato feritoia 34 è connesso alla sorgente di potenza Vcc attraverso il terminale di segnale di identificazione sul lato feritoia 32 del connettore di alimentazione di potenza 1 e i terminali di segnale di identificazione sul lato unità 54 previsti nel connettore 42 dell'unità di alimentazione di potenza SU2. Pertanto, il segnale di identificazione S4 diviene "1". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 35 previsto nel connettore 2i è connesso a terra attraverso il terminale di identificazione sul lato unità 57. Pertanto, il segnale di identificazione S2 diviene "0". In aggiunta, il terminale di segnale di identificazione sul lato feritoia 35 è reso aperto attraverso il terminale di segnale di identificazione sul lato unità 58. Pertanto, il segnale di identificazione S5 diviene anche "0". Quindi, i terminali di segnale di identificazione sul lato feritoia 37 e 38 previsti nel connettore 22 sono connessi alla sorgente di potenza Vcc attraverso i terminali di segnale di identificazione sul lato unità 59 e 510 rispettivamente. Quindi entrambi i segnali di identificazione S3 e S6 divengono "1". Conseguentemente, l'uscita Qi del circuito logico IC1, l'uscita Q2 del circuito logico IC5, e l'uscita Q3 del circuito logico IC4 diventano tutti "1".
Quindi, nella combinazione in cui l'unità di alimentazione di potenza di tipo standard SUi e le unità I/O IU1,...,IUn+i sono connesse alla piastra di base B' cosicché la piastra di base B' funziona come piastra di base di estensione come rappresentato nella figura 11(e), il connettore di alimentazione di potenza 41 dell'unità di alimentazione di potenza SU1 è connessa al connettore di alimentazione di potenza 1, cosicché i terminali di segnale di identificazione sul lato feritoia 31 e 32 e i terminali di segnale di identificazione sul lato unità 51 e 52 sono connessi l'uno all'altro rispettivamente. In aggiunta, connettori delle unità I/O IU1,...,IUn+i sono connessi ai rispettivi connettori 2o,...,2n nella feritoia 0 e nelle feritoie seguenti.
A questo punto, il terminale di segnale di identificazione sul lato feritoia 34 previsto nel connettore 20 è reso aperto attraverso il terminale di identificazione sul lato feritoia 32 e il terminale di identificazione sul lato unità 52 che sono previsti nel connettore di alimentazione di potenza 1. Pertanto, il segnale di identificazione S4 diviene "0". D'altra parte, i connettori previsti nelle unità I/O IU1,...,IUn+i sono connessi ai connettori 20,...,2n. Conseguentemente, i segnali di identificazione S1-S3, S5 ed S6 sono lasciati nei loro valori iniziali "1", "1", "0", "0" e "0", rispettivamente. Come risultato, l'uscita Q1 del circuito logico IC1, l'uscita Q2 del circuito logico IC5 e l'uscita Q3 del circuito logico IC4 divengono tutti "0".
Infine, nella combinazione in cui l'unità di alimentazione di potenza ad elevata capacità SU2 e le unità I/O IU1,...,IUn sono connesse alla piastra di base B' cosicché la piastra di base B' funziona come piastra di base di estensione come rappresentato nella figura 11(f), il connettore di alimentazione di potenza 42 dell'unità di alimentazione di potenza SU2 è collegato al connettore di alimentazione di potenza 1, cosicché i terminali di segnale di identificazione sul lato a feritoia 31 e 32 e i terminali di segnale di identificazione sul lato unità 53 e 54 sono connessi l'uno all'altro rispettivamente. In aggiunta, dal momento che la feritoia 0 della piastra di base B' è occupata dall'unità di alimentazione di potenza SU2, le unità I/O IU1,...,IUn sono connesse alla feritoia 1 e seguenti.
A questo punto, dal momento che il connettore 20 è occupato dall'unità di alimentazione di potenza SU2, ed il terminale di segnale di identificazione sili lato feritoia 33 è connesso alla sorgente di potenza Vcc, il segnale di identificazione Si è lasciato nel suo valore iniziale "1". Poiché il segnale di identificazione sul lato feritoia 34 è connesso alla sorgente di potenza Vcc attraverso il terminale di segnale di identificazione sul lato feritoia 32 del connettore di alimentazione di potenza 1 e il terminale di segnale di identificazione sul lato unità 54 previsto nel connettore 42 dell'unità di alimentazione di potenza SU2, il segnale di identificazione S4 diviene "1". Poiché i connettori previsti nelle unità I/O IU1,...,IUn sono connessi ai connettori 21 e 22, i segnali di identificazione S2, S3, S5 ed S6 sono lasciati nei loro valori iniziali 'Ί", "0", "0" e "0", rispettivamente. Come risultato, l'uscita Qx del circuito logico IC1 diviene "0", l'uscita Q2 del circuito logico IC5 diviene "1", e l'uscita Q3 del circuito logico IC4 diviene "0".
La piastra di base B' in questa forma di attuazione è dotata di un sommatore 11 per sommare segnali di selezione US0-US2 per selezionare le feritoie da 0 a 7 ad un segnale che prende il segnale di uscita Q2 come suo digit meno significativo ed il segnale di uscita Q3 come suo digit più elevato, e di un decodificatore 12 per decodificare le uscite del sommatore 11 per ottenere segnali di selezione per selezionare le feritoie da 0 a 7, nello stesso modo della prima forma di attuazione. Conseguentemente, rispetto agli stessi segnali di selezione US0-US2, differenti segnali di selezione possono essere emessi in uscita in accordo con le feritoie 0,...,n alle quali le unità I/O IU1,...,IUn sono connesse, anche quando due tipi di unità di alimentazione di potenza SUi e SU2 diverse per larghezza e due tipi di unità CPU CU1 e CU2 diverse in larghezza vengono connesse alla piastra di base B' nelle sei combinazioni descritte precedentemente. Ovvero, in aggiunta al caso in cui soltanto la larghezza dell'unità di alimentazione di potenza viene variata e può essere adattata alla struttura descritta nella prima forma di attuazione, il caso in cui la larghezza dell'unità di alimentazione di potenza SU1 o SU2 e la larghezza dell'unità CPU CU1 oppure CU2 vengono variate allo stesso tempo può anche essere adattato alimentando segnali corretti Q2 e Q3 nel sommatore 11 come in questa forma di attuazione.
Per esempio, si assuma che i segnali di selezione US0-US2 indichino "000" per selezionare l'unità I/O IUi corrispondente al numero di selezione 1. In questo caso, nella combinazione raffigurata nella figura 11(a), l'uscita del sommatore 11 diviene "001" così da selezionare la feritoia 1. Nelle combinazioni rappresentate nelle figure 11(b) e 11(c), l'uscita del sommatore 11 diviene "010" così da selezionare la feritoia 2. Nella combinazione rappresentata nella figura 11(d), l'uscita del sommatore 11 diviene "Oli" così da selezionare la feritoia 3. Nella combinazione rappresentata nella figura 11(e), l'uscita del sommatore 11 diviene "000" così da selezionare la feritoia 0. Nella combinazione rappresentata nella figura 11(f), l'uscita del sommatore 11 diviene "001" così da selezionare la feritoia 1. In qualsiasi combinazione, la feritoia alla quale l'unità I/O IUi del numero di selezione 1 deve essere connessa può sempre essere selezionata in modo idoneo.
Inoltre, nella piastra di base B' in questa forma di attuazione, circuiti buffer 141-144 che possono commutare le direzioni di trasmissione del segnale di un bus di dati DB, un bus di indirizzo AB ed una linea di segnale di controllo CL sono previsti nella parte a monte di un connettore di estensione 13 così come rappresentato nella figura 4, nello stesso modo della prima forma di attuazione. Di questi, i circuiti buffer 142 e 143 per il bus di indirizzo AB ed il circuito buffer 144 per la linea di segnale di controllo CL sono predisposti in modo tale per cui le loro direzioni di trasmissione di segnale possono essere commutate in risposta al segnale di uscita Qi. Ovvero, quando il segnale di uscita Qi diviene "1", rispettivi segnali sono emessi in uscita al connettore di estensione 13 cosicché la piastra di base B' funziona come piastra di base fondamentale. Quando il segnale di uscita Qi diviene "0", rispettivi segnali sono inviati in uscita dal connettore di estensione 13 cosicché la piastra di base B' funziona come piastra di base di estensione.
Come è stato descritto in precedenza, in questa forma di attuazione si può giudicare dal segnale di uscita Qi del circuito logico IC1 se la piastra di base B' è una piastra di base fondamentale oppure una piastra di base di estensione. In aggiunta, la larghezza (o tipo) di unità di alimentazione di potenza SU1 oppure SU2 ad essa connessa e la larghezza (o il tipo) dell'unità CPU CU1 oppure CU2 ad essa connessa può essere giudicata dalla combinazione del segnale di uscita Q2 del circuito logico IC5 e del segnale di uscita Q3 del circuito logico IC4. Corrispondentemente, le feritoie alle quali le unità. I/O IU1,...,IUn e così via sono connesse possono essere riconosciute correttamente nell'unità CPU CU1 oppure CU2 non soltanto nel caso in cui la larghezza dell'unità di alimentazione di potenza SU1 oppure SU2 viene variata, ma anche nel caso in cui la larghezza dell'unità CPU CU1 oppure CU2 venga variata. In tal modo, sulla stessa piastra di base B' le larghezze delle unità di alimentazione di potenza SU1 ed SU2 e delle unità CPU CU1 e CU2 possono essere variate rispettivamente. In aggiunta, la stessa piastra di base B' può essere fatta funzionare non soltanto come piastra di base fondamentale ma anche come piastra di base di estensione. Pertanto, è possibile comprendere il miglioramento delle funzioni e la loro razionalizzazione.
Come è stato descritto finora, in accordo con la presente invenzione è possibile ottenere differenti segnali di identificazione rispettivamente quando le larghezze dell'unità di alimentazione di potenza e dell'unità CPU che occupano le feritoie della piastra di base sono variate in modo indipendente, oppure quando l'unità CPU non è connessa. Pertanto, anche in questo caso è possibile riconoscere correttamente le feritoie alle quali unità I/O e così via sono connesse.
In accordo con la presente invenzione, una e la stessa piastra di base può essere utilizzata in comune sia come piastra di base fondamentale sia come piastra di base di estensione a seconda della presenza o assenza di connessione dell'unità CPU.
Inoltre, secondo la presente invenzione, gli effetti che precedono possono essere ottenuti per mezzo di una semplice configurazione circuitale.
Claims (9)
- RIVENDICAZIONI 1. Sistema programmabile di controllo comprendente: una piastra di base avente una pluralità di feritoie; un'unità di alimentazione di potenza connessa ad almeno una delle feritoie per alimentare potenza alla piastra di base; almeno un'unità I/O connessa ad una delle rimanenti feritoie per eseguire elaborazioni I/O; un terminale di segnale di controllo dal quale un segnale di specifica di unità I/O per specificare un'unità I/O che esegue l'elaborazione I/O viene inviato in ingresso, il terminale di segnale di controllo essendo previsto sulla piastra di base; mezzi di discriminazione per discriminare l'entità di posizione spostata dell'unità I/O che viene variata in accordo con il numero di feritoie occupate dall'unità di alimentazione di potenza; mezzi di correzione per correggere il segnale di specifica di unità I/O in base all'entità di posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; mezzi di selezione per selezionare una feritoia effettiva in cui l'unità I/O specificata dal segnale di specifica dell'unità I/O è collegata in base al segnale di specifica I/O corretto.
- 2. Sistema programmabile di controllo secondo la rivendicazione 1, in cui i mezzi di discriminazione comprendono un primo circuito avente una configurazione invariata, ed un secondo circuito avente una configurazione variabile in accordo con il numero di feritoie occupate dall'unità di alimentazione di potenza, e in cui l'entità di posizione spostata dell'unità I/O è in modo unico determinata da una combinazione del primo circuito e del secondo circuito.
- 3. Sistema programmabile di controllo secondo la rivendicazione 2, in cui il primo circuito è un circuito logico previsto sulla piastra di base ed il secondo circuito è previsto nell'unità di alimentazione di potenza, e in cui il primo circuito ed il secondo circuito formano in modo unico un circuito di discriminazione per inviare in uscita un segnale di discriminazione ai mezzi di correzione quando l'unità di alimentazione di potenza è connessa alla piastra di base.
- 4. Sistema programmabile di controllo comprendente: una piastra di base avente una pluralità di feritoie; un'unità di alimentazione di potenza connessa ad almeno una delle feritoie per alimentare potenza alla piastra di base; un'unità CPU connessa ad almeno una delle feritoie per emettere in uscita un segnale di specifica di unità I/O per specificare un'unità I/O in esecuzione da e fra almeno un'unità I/O connessa ad una delle rimanenti feritoie per eseguire elaborazioni I/O; mezzi di discriminazione per discriminare un'entità di posizione spostata dell'unità I/O che è variata in accordo con il numero di feritoie occupate dall'unità di alimentazione di potenza e dall'unità CPU; mezzi di correzione per correggere il segnale di specifica dell'unità I/O in base all'entità di posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; mezzi di selezione per selezionare una feritoia effettiva in cui l'unità I/O specificata dal segnale di specifica dell'unità I/O è collegata in base al segnale di specifica I/O corretto.
- 5. Sistema programmabile di controllo secondo la rivendicazione 4, in cui i mezzi di discriminazione includono un primo circuito avente una configurazione invariata, un secondo circuito avente una configurazione variabile in accordo con il numero di feritoie occupate dall'unità di alimentazione di potenza, ed un terzo circuito avente una configurazione variabile in accordo con il numero di feritoie occupate dall'unità CPU, e in cui l'entità di posizione spostata dell'unità I/O è determinata in modo unico da una combinazione del un primo circuito, del secondo circuito e del terzo circuito.
- 6. Sistema programmabile di controllo secondo la rivendicazione 5, in cui il primo circuito è un circuito logico previsto sulla piastra di base, il secondo circuito è previsto nell'unità di alimentazione di potenza, ed il terzo circuito è previsto nell'unità CPU, e in cui il primo circuito, li secondo circuito ed il terzo circuito formano in modo unico un circuito di discriminazione che emette in uscita un segnale di discriminazione ai mezzi di correzione quando l'unità di alimentazione di potenza è connessa alla piastra di base.
- 7. Metodo per commutare una funzione di una piastra di base in un sistema programmabile di controllo comprendente le fasi di: connettere un'unità di alimentazione di potenza per alimentare potenza alla piastra di base ad almeno una di una pluralità di feritoie previste nella piastra di base; connettere in modo amovibile ad una delle feritoie un'unità CPU per emettere in uscita un segnale di specifica di unità I/O per specificare un'unità I/O in esecuzione da e fra almeno un'unità I/O connessa ad una delle rimanenti feritoie per l'esecuzione di elaborazioni I/O; rilevare se l'unità CPU è connessa alla piastra di base; quando la presenza di connessione dell'unità CPU è rilevata, discriminare l'entità di posizione spostata dell'unità I/O che è variata in accordo con il numero dì feritoie occupate dall'unità di alimentazione di potenza e dall'unità CPU; correggere il segnale di specifica di unità I/O in base all'entità di posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; selezionare una feritoia effettiva in cui l'unità I/O specificata dal segnale di specifica I/O è connessa in base al segnale di specifica I/O corretto; e commutare un terminale di segnale di controllo previsto sulla piastra di base come terminale di uscita, e quando l'assenza di connessione dell'unità CPU viene rilevata, commutare il terminale di segnale di controllo come terminale di ingresso e prendere in segnale di specifica di unità I/O da un'unità esterna attraverso il terminale di controllo; discriminare l'entità di posizione spostata dell'unità I/O che variata in accordo con il numero di feritoie occupate dall'unità di alimentazione di potenza; correggere il segnale di specifica di unità I/O in base all'entità di posizione spostata dell'unità I/O discriminata dai mezzi di discriminazione; e selezionare una feritoia effettiva in cui l'unità I/O specificata dal segnale di specifica di unità I/O è connessa in base al segnale di specifica I/O corretto.
- 8. Metodo per commutare una funzione di una piastra di base secondo la rivendicazione 7, in cui quando l'assenza dell'unità CPU viene rilevata, l'entità di posizione spostata dell'unità I/O viene determinata in modo unico combinando un primo circuito ed un secondo circuito, il primo circuito è previsto nella piastra di base con una configurazione invariata ed il secondo circuito è previsto nell'unità di alimentazione di potenza con varie configurazioni in accordo con il numero di feritoie occupate dall'unità di alimentazione di potenza.
- 9. Metodo per commutare una funzione di una piastra dì base secondo la rivendicazione 7, in cui quando la presenza dell'unità CPU è rilevata, l'entità di posizione spostata dell'unità I/O viene determinata in modo unico combinando un primo circuito, un secondo circuito ed un terzo circuito, il primo circuito è previsto nella piastra di base con una configurazione invariata, il secondo circuito è previsto nell'unità di alimentazione di potenza con una configurazione varia con il numero di feritoie occupate dall'unità di alimentazione di potenza, ed il terzo circuito è previsto nell'unità CPU con una configurazione varia in accordo con il numero di feritoie occupate dall'unità CPU. Il tutto sostanzialmente come descritto ed illustrato e per gli scopi specificati.
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| US4275455A (en) * | 1977-07-11 | 1981-06-23 | Automation Systems, Inc. | Output interface card suitable for use with a programmable logic controller |
| US4307447A (en) * | 1979-06-19 | 1981-12-22 | Gould Inc. | Programmable controller |
| US4404651A (en) * | 1981-03-09 | 1983-09-13 | Allen-Bradley Company | Programmable controller for using coded I/O data technique |
| US4477882A (en) * | 1982-02-24 | 1984-10-16 | Allen-Bradley Company | Communications network for programmable controllers |
| JPS60193011A (ja) * | 1984-03-14 | 1985-10-01 | Fanuc Ltd | プログラマブル・コントロ−ラ |
| JPS62245461A (ja) * | 1986-04-18 | 1987-10-26 | Fanuc Ltd | ボ−ドスロツト番号の割当方法 |
| GB8725111D0 (en) * | 1987-03-13 | 1987-12-02 | Ibm | Data processing system |
| JPH0752429B2 (ja) * | 1987-07-08 | 1995-06-05 | 富士電機株式会社 | マスタカ−ドのマスタ番号設定方式 |
| JPS6417607A (en) | 1987-07-13 | 1989-01-20 | Akashiya Co Ltd | Ear of brush |
| JPH01175607A (ja) * | 1987-12-29 | 1989-07-12 | Fuji Electric Co Ltd | プログラマブル・コントローラ |
| US5038317A (en) * | 1988-07-25 | 1991-08-06 | Allen-Bradley Company, Inc. | Programmable controller module rack with a relative rack slot addressing mechanism |
| JPH02116903A (ja) | 1988-10-27 | 1990-05-01 | Toshiba Corp | プログラマブルコントローラの入出力アドレス割付方式 |
| JPH02176833A (ja) | 1988-12-27 | 1990-07-10 | Fujitsu General Ltd | モジュールボードの実装確認装置 |
| JPH0415720A (ja) * | 1990-05-10 | 1992-01-21 | Internatl Business Mach Corp <Ibm> | 制御回路ユニット |
| JPH04308952A (ja) | 1991-04-08 | 1992-10-30 | Fuji Electric Co Ltd | 入出力端末のアドレス設定方法 |
| JPH05265945A (ja) * | 1992-03-19 | 1993-10-15 | Fuji Xerox Co Ltd | 情報処理装置 |
| JPH05289778A (ja) * | 1992-04-10 | 1993-11-05 | Fuji Xerox Co Ltd | 情報処理装置 |
| JPH05303456A (ja) * | 1992-04-24 | 1993-11-16 | Fuji Xerox Co Ltd | 情報処理装置 |
| US5473757A (en) * | 1992-12-11 | 1995-12-05 | Ge Fanuc Automation North America, Inc. | I/O controller using single data lines for slot enable/interrupt signals and specific circuit for distinguishing between the signals thereof |
| US5455911A (en) * | 1993-04-05 | 1995-10-03 | Allen-Bradley Company, Inc. | Communications protocol for use in transferring data over a serial bus |
| JP3309932B2 (ja) * | 1993-07-08 | 2002-07-29 | 理化工業株式会社 | 制御装置 |
| JP3200829B2 (ja) * | 1993-12-24 | 2001-08-20 | 理化工業株式会社 | 制御装置 |
| JPH0830306A (ja) * | 1994-07-12 | 1996-02-02 | Rika Kogyo Kk | 制御装置 |
| JPH08161009A (ja) * | 1994-12-05 | 1996-06-21 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JP3332669B2 (ja) * | 1995-06-20 | 2002-10-07 | 株式会社日立製作所 | プログラマブルコントローラ |
| US5956665A (en) * | 1996-11-15 | 1999-09-21 | Digital Equipment Corporation | Automatic mapping, monitoring, and control of computer room components |
| JPH10240674A (ja) * | 1997-02-24 | 1998-09-11 | Matsushita Electric Works Ltd | ベースボード及びそれに装着されるｃｐｕユニット |
| JPH10333720A (ja) * | 1997-06-04 | 1998-12-18 | Yokogawa Electric Corp | プログラマブル・ロジック・コントローラ |
| JPH1165615A (ja) * | 1997-08-11 | 1999-03-09 | Fuji Electric Co Ltd | 機能モジュールの位置検出方法 |
-
1997
- 1997-08-26 JP JP22995097A patent/JP3663846B2/ja not_active Expired - Fee Related
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