JPH03265219A - ＢｎＺＳ符号デコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 送信データの零連続を防止する零連続抑圧符号であるＢ
ｎＺＳ符号を復号するＢｎＺＳ符号デコーダに関し ＢｎＺＳ符号の置換符号以外の符号を誤って零連続符号
にデコードすることのないようにして、ＢｎＺＳ符号デ
コーダの信頼性を高めることを目的とし、 ＢｎＺＳ符号の入力信号をその零連続の置換符号の符号
長にわたり逐次に格納し逐次に出力する記憶部と、記憶
部の内容と入力信号のバイオレーションとから置換符号
の入力を検出する置換符号検出部と、置換符号検出部に
よる置換符号検出で、記憶部に格納されている置換パタ
ーン中の特定ビットを“ｌ”とし他のビットを“０”に
する第１の変換部と、“ｌ”に変換された特定ビットが
記憶部から出力される際にこの特定ビットを′０”に変
換する第２の変換部とを具備してなる。

［産業上の利用分野１ 本発明は送信データの零連続を防止する零連続抑圧符号
であるＢｎＺＳ符号（Ｂｉｐｏｌａｒ　ｗｉｔｈ　ｎＺ
ｅｒｏｓ　５ｕｂｓｔｉｔｕｔｉｏｎ　Ｃｏｄｅｓ）を
復号するＢｎＺＳ符号デコーダに関する。

ＢｎＺＳ符号は零符号の連続によるタイミング情報の消
失を防ぐことを目的とした符号であり、バイポーラ符号
列中の零がｎ個連続するブロックを取り出し、これを別
に用意した特殊な置換符号に置換するものである。この
置換符号は受信側で再び元の零連続符号に戻す必要があ
り、これを行う装置としてＢｎＺＳ符号デコーダが用い
られる。

［従来の技術］ ＢｎＺＳ符号とし”では−射的にはＢ８ＺＳ符号やＢ６
ＺＳ符号が用いられている。Ｂ８ＺＳ符号は８ビツト連
続零に対する置換符号が、バイオレーションを２回含む
°’０ＯＯＶＢＯＶＢ−（７）符号である。ここでＯは
ゼロパルス、Ｂはバイポーラ則パルス、■はパイポーラ
バイレーションパルスを表し、この置換符号を２進符号
表示した置換パターンは“０００１１０１１″′となる
。

第６図には２進符号をかかるＢ８ＺＳ符号へ変換する例
が示される。図示の如く、入力信号（２送信号）に零ビ
ットが８個連続すると。Ｂ８ＺＳ符号では、これを置換
符号“０ＯＯＶＢＯＶＢ”に変換し、零ビットが連続す
ることを防止している。

かかるＢ８ＺＳ符号を元の２進符号にデコードする従来
のＢ８ＺＳ符号デコーダが第４図に示される。第４図に
おいて、Ｂ８ＺＳ符号の入力信号は正側データと負側デ
ータとに分離されて、Ｂ８ＺＳ符号デコーダに入力され
る。この正側データ入力と負側データ入力はＯＲ回路７
とバイオレーション検出部２に入力される。

ＯＲ回路７を介して２進符号とされた入力信号は更にＤ
形フリップフロップ１１〜１８からなる８段のシフトレ
ジスタ１に入力された後に、復号データとしてデータ出
力される。このシフトレジスタｌの第１段目と第２段目
、第２段目と第３段目、第４段目と第５段目、および第
５段目と第６段目の間にはそれぞれ前段出力を後段入力
に伝えるＡＮＤ回路６１〜６４が設けられており、この
ＡＮＤ回路６１〜６４は各フリップフロップ１１．１２
．１４．１５の“１”出力を“０”出力に変換する機能
を持つＩ１０変換部を構成する。

バイオレーション検出部２はＪＫフリップフロップ２１
．ＡＮＤ回路２２．２３、ＯＲ回路２４を含み構成され
、入力信号のバイオレーションパルスＶを検出し、バイ
オレーション検出時に“１”出力をＢ８ＺＳバイオレー
ションパターン検出部３に送出する。

バイオレーションパターン検出部３はＢ８ＺＳ置換符号
“０ＯＯＶＢＯＶＢ″′中のバイオレーション部分“Ｖ
ＢＯＶＢ”を検出する回路であり、Ｄ形フリップフロッ
プ３１〜３５による５段シフトレジスタとＮＯＲ回路３
６とからなる。ＮＯＲ回路３６には、第１段目、第４段
目のフリップフロップ３１．３４の出力Ｑと第２段目、
第５段目のフリップフロップ３２．３５の反転出力＊Ｑ
がそれぞれ入力されている。

ここでバイオレーション検出部２はバイオレーション部
分“ＶＢＯＶＢ”が入力されると、バイオレーションパ
ターン“１００１０″′を順次に出力し、このバイオレ
ーションパターン″’１００１０″′はフリップフロッ
プ３１〜３５に格納されるから、置換符号のバイオレー
ション部分−ＶＢＯＶＢ″′入力時には、ＮＯＲ回路３
６からバイオレーションパターン検出出力として“１”
出力がＮＡＮＤ回路５に送出される。

ＮＯＲ回路４はシフトレジスタｌに格納されたデータが
置換符号の２進パターン“０００１１０１１’″を持っ
ているか否かを検出するＢ８ＺＳ置換パターン検出部を
構成しており、シフトレジスタ１中の第３段目、第６段
目、第７段目、第８段目のフリップフロップ１３．１６
．１７．１８の出力Ｑと第１段目、第２段、第４段目、
第５段目のフリップフロップ１１，１２．１４．１５の
反転出力＊Ｑがそれぞれ導かれており、シフトレジスタ
ｌに置換パターン′″０００１１０１１″′がセットさ
れた時に“１″′出力をＮＡＮＤＡＮＤ回路力するよう
になっている。

ＮＡＮＤＡＮＤ回路れらバイオレーションパターン検出
部３からのバイオレーションパターン検出出力とＢ８Ｚ
Ｓパターン検出部４からのＢ８ＺＳパターン検出出力と
により、入力信号中のＢ８ＺＳ置換符号を検出し、その
検出時に″′Ｏ゛出力を前述のＡＮＤ回路６１〜６４に
送出するものである。

この従来のＢ８ＺＳ符号デコーダの動作が以下に説明さ
れる。ここで第５図にはこの従来のＢ８ｚＳ符号デコー
ダの各部信号のタイムチャートが示される。

いま入力信号としてＢ８ＺＳ置換符号”０ＯＯＶＢＯＶ
Ｂ−が入力されると、この入力信号中のバイオレーショ
ン部分“ＶＢＯＶＢ″′がバイオレーション検出部２と
バイオレーションパターン検出部３で検出され、バイオ
レーションパターン検出出力“１″′がＮＡＮＤＡＮＤ
回路出される。

一方、Ｂ８ＺＳ置換パターン検出部４はシフトレジスタ
１に格納された置換パターン″’０００１１０１１”を
検出し、“１″′出力をＮＡＮＤＡＮＤ回路出する。

これによりＮＡＮＤＡＮＤ回路力信号として置換符号“
０ＯＯＶＢＯＶＢ″′が入力されたことを検出し、検出
出力“Ｏ″をＩ１０変換部の各ＡＮＤ回路６１〜６４に
出力する。これにより各ＡＮＤ回路６１〜６４は閉じら
れ、各フリップフロップ１１．１２．１４．１５の“１
″′出力はそれぞれの後段フリップフロップ１２．１３
．１５．１６に伝えられず、したがって置換パターン“
０Ｏ０１１０１１″′中の４ビツトの“ｌ″′は“０”
に変換され、シフトレジスタｌからの出力データは８ビ
ツトのオールゼロのパターン“ｏｏｏｏｏ。

００″′となり、置換パターン″”０００１１０１１”
が元の８ビツト連続零に変換される。

［発明が解決しようとする課題］ いま、第５図に示されるように、置換符号“０００ＶＢ
ＯＶＢ”に続いて入力された信号が、“ＶＢＯＶＢ”の
５ビツトの信号であったものとする。この５ビツトの信
号“ＶＢＯＶＢ”は置換符号ではないので、Ｂ８ＺＳ符
号デコーダはこの’ＶＢＯＶＢ”に対しては本来“１１
０１１−を出力データとして出力しなければならない。

ところが、上述の従来のＢ８ＺＳ符号デコーダでは、置
換符号”０ＯＯＶＢＯＶＢ”が検出された時には、シフ
トレジスタ１の８ビツトの内容が全て“０”に変換され
るので、この置換符号“０００ＶＢＯＶＢ”に直ぐ続い
て’ＶＢＯＶＢ″′が入力された場合には、シフトレジ
スタ１の内容は、シフトレジスタｌ内に残留している３
ビツトの“０００″′が加わって″”０００１１０１１
″′の置換パターンとなり、またバイオレーションパタ
ーン検出部３も、続けて入力された“ＶＢＯＶＢ″′の
バイオレーションパターンを検出して検出出力を出力す
るため、置換符号と誤って判定し、シフトレジスタ１の
内容を全て”Ｏ”にしてしまい、よって°’Ｖ　Ｂ　Ｏ
Ｖ　Ｂ″′に対するデコード出力をオールゼロとしてし
まう。

本発明はかかる技術的問題に鑑みてなされたものであり
、その目的とするところは、ＢｎＺＳ符号の置換符号以
外の信号を誤って零連続符号にデコードすることのない
ようにして、ＢｎＺＳ符号デコーダの信頼性を高めるこ
とにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係るＢｎＺＳ符号デコーダは、ＢｎＺＳ符号の
入力信号をその零連続の置換符号の符号長にわたり逐次
に格納し逐次に出力する記憶部９１と、記憶部９１の内
容と人力信号のバイオレーションとから置換符号の入力
を検出する置換符号検出部９２と、置換符号検出部９２
による置換符号検出で、記憶部９１に格納されている置
換パターン中の特定ビットを“１″′とし他のビットを
“０”にする第１の変換部９３と、“ｌ″′に変換され
た特定ビットが記憶部９１から出力される際にこの特定
ビットを′０”に変換する第２の変換部９４とを具備し
てなる。

［作用］ 例えばＢｎＺＳ符号としてＢ８ＺＳ符号を用いた場合、
置換符号としては“０ＯＯＶＢＯＶＢ”が用いられる。

この置換符号が置換符号検出部９２で検出された際には
、従来であれば、記憶部９１の全ての内容が′０″′に
変換される。このため、置換符号″’０ＯＯＶＢＯＶＢ
”に続いて直ぐに、符号“ＶＢＯＶＢ”が入力された場
合には、記憶部９１に残留している３ビツトの“０００
″′と新たに入力された符号″’ＶＢＯＶＢ”とにより
、擬似的に置換符号″’０ＯＯＶＢＯＶＢ”が作られ、
置換符号の誤検出が生じてしまう。

そこで、置換符号検出部９２による置換符号検出時には
、第１の変換部９３で、記憶部の特定ビット例えば最後
尾ビットを１″′にしつつ他のビットを“０″′に変換
するようにする。これにより、置換符号に続いて符号”
　Ｖ　Ｂ　ＯＶ　Ｂ”が入力された時にも、記憶部９１
の内容は“００１　ＶＢＯＶＢ”となるので、置換検出
部９２は後から入力された符号″’ＶＢＯＶＢ″′を誤
って置換符号と検出することがなくなる。

“ｌ”に残した特定ビットは、それが記憶部９１から出
力される際に第２の変換部９４により０”に変換され、
それにより置換符号“０００ＶＢＯＶＢ″′のデコード
出力を８ビツト連続の“ｏｏｏｏｏｏｏｏ″′とする。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図には本発明の一実施例としてのＢｎＺＳ符号デコ
ーダが示される。この実施例回路は、ＢｎＺＳ符号とし
てＢ８ＺＳ符号を用いており、第２図中に第４図と同じ
参照番号が付されたものは同じ回路要素を表すものとす
る。すなわち、シフトレジスタ１、バイオレーション検
出部２、Ｂ８ＺＳバイオレーションパターン検出部３、
Ｂ８ＺＳ置換パターン検出部としてのＮＯＲ回路４、Ｂ
８ＺＳ置換符号検出部としてのＮＡＮＤ回路５、ＡＮＤ
回路６２〜６４、ＯＲ回路７などの構成は従来のものと
同じである。

相違点として、実施例回路では、従来のデコーダに存在
していたシフトレジスタ１の第１段目フリップフロップ
１１と第２段目フリップフロ・ツブ１２の間のＡＮＤ回
路６１が取り除かれており、また、シフトレジスタ１の
出力側にマスク部８が新たに設けられている。

マスク部８はインバータ８１．ＪＫフリップフロップ８
２、ＡＮＤ回路８３で構成されており、ＮＡＮＤ回路５
の出力信号がインバータ８１を介してＪＫフリップフロ
ップ８２のに入力端子に入力され、シフトレジスタｌの
出力信号がこのＪＫフリップフロップ８２のＪ入力端子
とＡＮＤ回路８３の一方の入力端子に入力され、ＪＫフ
リップフロップ８２の出力信号ＱはＡＮＤ回路８３の他
方の入力端子に入力されるようになっている。

なお、この実施例回路の各構成部品、例えばフリップフ
ロップ１１〜１８．３１〜３５、ＪＫフリップフロップ
２１．８２等は全て同一のクロックＣＬＫの動作タイミ
ングで動作されるようになっている。

この実施例回路の動作が第３図を参照しつつ以下に説明
される。ここで第３図は実施例回路の各部信号のタイム
チャートである。

いま実施例回路にＢ８ＺＳ符号の置換符号″′０００Ｖ
ＢＯＶＢ″′が入力されたものとする。ＮＯＲ回路４が
シフトレジスタ１に格納された置換パターン″’０００
１１０１１”を検出し、バイオレーションパターン検出
部３がバイオレーションパターン″’１００１０−を検
出し、それによりＮＡＮＤ回路５が置換符号検出出力“
０”を出力するまでの動作は、従来回路で説明したもの
と同じである。

ＮＡＮＤ回路５から“０”′出力出されると、各ＡＮＤ
回路６２〜６４は閉じられ、各フリップフロップ１２．
１４．１５に保持されている“ｌ“データは“Ｏ”に変
換されて後段フリップフロップに入力されるが、この実
施例回路ではフリップフロップ１１の出力側にＡＮＤ回
路が設けられていないので、このフリップフロップ１１
に格納された″“１”データは“０”に変換されない。

したがってこの実施例の場合には、置換パターン″’０
００１１０１１″′は“ｏｏｏｏｏｏ。

ｌ″′に変換されることになる。

ＮＡＮＤ回路５の置換符号検出出力“０″はマスク部８
にも人力され、この検出出力“０”はインバータ８１で
極性反転されて″′ｌ″′出力がＪＫフリップフロップ
８２のに端子に入力され、これによりＪＫフリップフロ
ップ８２の出力Ｑは′０”となり、これがＡＮＤ回路８
３に入力される。

よってＡＮＤ回路８３は閉じられて、その出力は以降“
Ｏ”となる。

この状態はシフトレジスタ１の格納パターン”００００
０００１″′が順次シフトされて出力され、このうちの
最後尾の“１″′がＪＫフリップフロップ８２のＪ端子
にセット入力として人力されて、その“１″′パルスの
立下りでＪＫフリップフロップ８２の出力Ｑを“１″′
にセットするまで継続することになる。これより以降は
シフトレジスタ１の出力信号はＡＮＤ回路８３をスルー
で通り、データ出力として出力される。

ここで、第３図に示されるように、置換符号”　ＯＯＯ
Ｖ　Ｂ　ＯＶ　Ｂ”に直ちに続いて符号“ＶＢＯＶＢ”
が入力されたものとする。この場合、この符号の２進パ
ターン″’１１０１１”がシフトレジスタ１に順次に入
力されていくものであるが、シフトレジスタ１内には前
の置換パターン“ｏ。

Ｏｆ　１０１１″′をＩ１０変換した後のパターン″’
ｏｏｏｏｏｏｏｉ″′が既に格納されているので、この
最終ビットの“１−の存在により、新たに人力された符
号“ＶＢＯＶＢ″′のパターンは、この符号“ＶＢＯＶ
Ｂ″′が全て入力された時点で、“００１１１０１１“
となり、これは置換パターンではないので、ＮＯＲ回路
４は置換パターン検出信号を出力せず、したがってＮＡ
ＮＤ回路５は置換符号検出と判定しない。よって符号“
ＶＢＯＶＢ”（７）２進パターン“１１０１１″′はオ
ール零に変換されることなく、シフトレジスタ１からＡ
ＮＤ回路８３を介してデータ出力されることになる。

本発明の実施にあたっては種々の変形形態が可能である
。たとえば上述の実施例では、置換符号検出時にシフト
レジスタに格納されている置換パターン“０００１１０
１１″′のうち最後尾ビットを“１″のまま残すように
したが、本発明はこれに限られるものではなく、例えば
最後尾から２番目、あるいは３番目のビットを”１”と
するようにしてもよい。すなわちＩ１０変換後のパター
ンを’ｏｏｏｏｏｏｉｏ″′あルイは“０００００１０
０″′とするようにしてもよい。

また上述の実施例ではＢｎＺＳ符号としてＢ８ｚＳ符号
を用いたが、勿論これに限らず、他のＢｎＺＳ符号、例
えばＢ６ＺＳ符号を用いたデコーダに本発明を適用する
こともできる。

［発明の効果Ｊ 本発明によれば、例えばＢ８ＺＳ符号の置換符号“０Ｏ
ＯＶＢＯＶＢ″′に続イテ“ＶＢＯＶＢ−がデコーダに
入力されたような場合にも、後者の”　Ｖ　Ｂ　ＯＶ　
Ｂ”を置換符号と誤って“０ＯＯＯＯ”に変換するよう
なことがなくなるので、デコード出力が正確になり、Ｂ
ｎＺＳ符号デコーダの信頼性を向上させることができる
。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としてのＢｎＺＳ符号デコー
ダを示すブロック図、 第３図は実施例回路の各部信号のタイムチャート、 第４図は従来のＢｎＺＳ符号デコーダを示すブロック図
、 第５図は従来のＢｎＺＳ符号デコーダの各部信号のタイ
ムチャート、および、 第６図はＢ８ＺＳ符号の変換例を示す図である。 図において、 １・・・シフトレジスタ ２・・・バイオレーション検出部 ３・・−バイオレーションパターン検出部４−・置換パ
ターン検出部としてのＮＯＲ回路５・・・置換符号検出
部としてのＮＡＮＤ回路７．２４・・−ＯＲ回路 ８・・・マスク部 １１〜１８．３１〜３５・・・Ｄフリップフロップ２１
．８２−・ＪＫフリップフロップ ２２．２３．５１〜５４．８３・・・ＡＮＤ回路３６・
・・ＮＯＲ回路 ８１−・−インバータ

Claims (1)

1. 【特許請求の範囲】 １、ＢｎＺＳ符号の入力信号をその零連続の置換符号の
   符号長にわたり逐次に格納し逐次に出力する記憶部（９
   １）と、 該記憶部（９１）の内容と入力信号のバイオレーション
   とから該置換符号の入力を検出する置換符号検出部（９
   ２）と、 該置換符号検出部（９２）による置換符号検出で、該記
   憶部（９１）に格納されている置換パターン中の特定ビ
   ットを“１”とし他のビットを“０”にする第１の変換
   部（９３）と、 該“１”に変換された特定ビットが該記憶部（９１）か
   ら出力される際にこの特定ビットを“０”に変換する第
   ２の変換部（９４）とを具備してなるＢｎＺＳ符号デコ
   ーダ。 ２、特定ビットは記憶部（９１）に格納された置換パタ
   ーンの最後尾ビットである請求項１記載のＢｎＺＳデコ
   ーダ。