DE3689340T2 - Digitales Übertragungssystem. - Google Patents

Description

• Die Erfindung betrifft eine Synchronisationsschaltung für ein digitales Funkübertragungssystem mit einer Fehlerkorrekturschaltung.
• Bei einem bekannten digitalen Funkübertragungssystem, wie in Fig. 9 dargestellt ("Error Control Coding, Fundamentals and Application", Shu Lin et al., Prentice Hall, Inc. Englewood Cliff, NJ, USA, (1983), Seiten 1 bis 14), wird ein Eingangssignal auf der Sendeseite des Systems von einem Sendecodeprozessor 40 verarbeitet, um einen Datenbitstrom zu erzeugen, der einem Fehlerkorrekturcodierer 42 zugeleitet wird, wo Fehlerkorrekturcodes hinzugefügt und von einem Sender 43 moduliert und über eine Funkverbindung zur Empfangsseite der Verbindung gesendet werden. Auf der Empfangsseite der Verbindung wird das Signal von einem Empfänger 46 demoduliert und einem Fehlerkorrekturdecodierer 45 zugeleitet, um fehlerhafte Datenbits zu korrigieren, und einem Empfangscodeprozessor 44 zugeführt, um es in einem Verfahren, das gegenüber dem im Sendecodeprozessor 40 ablaufenden Verfahren umgekehrt ist, zu verarbeiten. Einzelheiten über den Sendecodeprozessor 40, den Fehlerkorrekturcodierer 42, den Fehlerkorrekturdecodierer 45 und den Empfangscodeprozessor 44 sind in Fig. 10 und 11 dargestellt (siehe auch "An Introduction to Digital Integrated Communications Systems", Hiroshi Inose, University of Tokyo Press (1979)).
• Gemäß Fig. 10 enthält der Sendecodeprozessor 40 einen Multiplexer 51, dem ein Haupt- und ein Hilfssignal zugeführt werden. Ein Taktsignalgenerator 52 erzeugt einen Ausgangstaktimpuls, der bewirkt, daß ein Rahmensynchronisationsgenerator 53 dem Multiplexer 51 einen Rahmensynchronisationscode zuführt. Eingangsdatensignale werden in Abhängigkeit von einem Taktsignal von Taktgenerator 52 mit dem Rahmensynchronisationscode in einen Ausgangsdatenstrom multiplexiert und einem Datenkomprimierungsspeicher 54 des Fehlerkorrekturcodierers 42 zugeleitet. Der Fehlerkorrekturcodierer 42 besitzt einen Taktsignalgenerator 56, dessen Ausgang die Komprimierungsrate der Zeitdimension der Daten bestimmt. Der Komprimierungsspeicher 54 führt eine Komprimierung zu Gruppen von gebündelten Datenbits durch, so daß Zeitschlitze entstehen können, in die Redundanzbits einzufügen sind. Die zeitkomprimierten Datenbits werden einem Redundanzbitgenerator 55 zugeleitet, damit dieser den Takt für die Biteinfügung detektieren und Fehlerkorrektur- Redundanzbits erzeugen kann, die von einem Bitaddierer 57 in den zeitkomprimierten Datenstrom eingefügt und zum Empfänger 46 auf der Empfangsseite gesendet werden.
• Gemäß Fig. 11 weist der Fehlerkorrekturdecodierer 45 eine Verzögerungsschaltung 61 und einen Redundanzbitdecodierer 62 auf, an welche beiden das Ausgangssignal von Empfänger 46 angelegt wird. Der Decodierer 62 übergibt ein Syndrom an einen Fehlerkorrektor 64 und einen Wortsynchronisator 65. Der Wortsynchronisator 65 übergibt einen Suchimpuls an einen Taktsignalgenerator 63, damit dieser einer Wortsynchronisierung unterzogen wird. Das an der Verzögerungsschaltung 61 anliegende Eingangssignal wird verzögert, bis die Redundanzbitdecodierung abgeschlossen ist, und dem Fehlerkorrektor 64 zugeleitet. Fehlerhafte Datenbits werden unter Verwendung des von Decodierer 62 gelieferten Syndroms korrigiert und einer Datenerweiterungsspeicherschaltung 66 zugeleitet, wo die Zeitdimension der Daten wiederhergestellt wird, während die eingefügten Redundanzbits entfernt werden.
• Das Ausgangssignal der Erweiterungsspeicherschaltung 66 wird an einen Rahmensynchronisator 68 angelegt, der den Rahmensynchronisationscode detektiert, indem er ihn mit einem von einem Rahmensynchronisationsgenerator 70 erzeugten Rahmensynchronisationscode vergleicht, und einen Suchimpuls an einen Taktsignalgenerator 69 übergibt, damit dieser ein Taktsignal für den Rahmensynchronisationsgenerator 70 mit rahmensynchronisiertem Takt erzeugt. Die Eingangsdaten von der Speicherschaltung 66 werden durch ein von Generator 69 übergebenes Taktsignal in getrennte Signale demultiplexiert.
• Mit der oben erwähnten bekannten Rahmensynchronisationsschaltung wird die Wortsynchronisierung vor der Herstellung der Rahmensynchronisierung hergestellt. Dadurch dauert es länger, die Rahmensynchronisierung herzustellen, und es ist eine Verdoppelung gleicher Synchronisationsdetektierschaltungen erforderlich.
• EP-A-0 100 818 beschreibt ein Synchronübertragungssystem ohne Paritätsfehlerdetektierung während der Perioden, in denen keine Wortsynchronisierung hergestellt werden kann, was zu einer falschen Rahmensynchronisierung führt. US-A-3 806 647 beschreibt ein Phasenmehrdeutigkeitsauflösungssystem unter Verwendung von Syndromen für QPSK-Demodulation zur Beseitigung von Trägerphasenmehrdeutigkeiten.
Zusammenfassung der Erfindung
• Es ist somit eine Aufgabe der Erfindung, eine vereinfachte Synchronisationsschaltung für ein digitales Übertragungssystem bereitzustellen, die einen Fehlerkorrekturcodierer auf der Sendeseite des Systems und einen Fehlerkorrekturdecodierer mit einem Fehlerkorrektor auf der Empfangsseite des Systems aufweist. Diese Aufgabe wird mit den Merkmalen der Patentansprüche gelöst. Die Erfindung bewirkt, daß es nicht mehr notwendig ist, Rahmensynchronisationscodes einzufügen, die ja dann Zeitschlitze für Datenbits belegen würden, und bietet eine Übertragungseffizienz mittels Moduloaddition-Synchronisationsbits, wobei die fehlerkorrigierenden Redundanzbits aus einem Datenbitstrom abgeleitet sind.
Kurzbeschreibung der Zeichnungen
• Die Erfindung wird nachstehend mit Bezugnahme auf die bei liegenden Zeichnungen ausführlicher beschrieben:
• Dabei zeigen:
• Fig. 1 ein Blockschaltbild eines erfindungsgemäßen digitalen Funkübertragungssystems;
• Fig. 2 ein Blockschaltbild des Sendecodeprozessors und Fehlerkorrekturcodierers des Systems gemäß Fig. 1;
• Fig. 3 ein Blockschaltbild des Fehlerkorrekturdecodierers und Empfangscodeprozessors gemäß Fig. 1;
• Fig. 4 ein beim Betrieb der Schaltungen gemäß Fig. 2 und 3 auftretendes Zeitdiagramm;
• Fig. 5 ein Blockschaltbild eines Fehlerkorrekturcodierers gemäß einer zweiten Ausführungsform der Erfindung;
• Fig. 6 ein Blockschaltbild eines Fehlerkorrekturdecodierers gemäß der zweiten Ausführungsform;
• Fig. 7A und 7B Darstellungen von im Zusammenhang mit Fig. 5 und 6 auftretenden Datenformaten;
• Fig. 8 eine ausführliche Darstellung des Wortsynchronisators gemäß Fig. 6; und
• Fig. 9-11 Darstellungen eines bekannten digitalen Funkübertragungssystems.
Ausführliche Beschreibung
• Fig. 1 ist ein Blockschaltbild eines erfindungsgemäßen digitalen Funkübertragungssystems. Wie bei dem bekannten System weist das erfindungsgemäße System auf der Sendeseite einer Funkverbindung einen Sendecodeprozessor 10, einen Fehlerkorrekturcodierer 11 und einen Sender 12 und auf der Empfangsseite einen Empfänger 13, einen Fehlerkorrekturdecodierer 14 und einen Empfangscodeprozessor 15 auf. Das erfindungsgemäße System unterscheidet sich vom Stand der Technik dadurch, daß der Sendecodeprozessor 10 ein Bitsynchronisations-Taktsignal auf einem Bus 106 zum Fehlerkorrekturcodierer 11 sendet, der ein Rahmensynchronisations-Taktsignal auf einem Bus 105 zurücksendet, und daß der Fehlerkorrekturdecodierer 14 einen Taktimpuls auf einem Bus 111 zum Empfangscodeprozessor 15 sendet. Einzelheiten über den Sendecodeprozessor 10, den Fehlerkorrekturcodierer 11, den Fehlerkorrekturdecodierer 14 und den Empfangscodeprozessor 15 sind in Fig. 2 und 3 dargestellt.
• In Fig. 2 werden ein auf einem Hochfrequenz-Hauptkanal empfangenes digitales Haupteingangssignal und ein auf einem Niederfrequenz-Dienstkanal empfangenes digitales Hilfseingangssignal einem Multiplexer 21 zugeführt, wo sie ineinander multiplexiert werden in Abhängigkeit von einem Taktimpuls, der von einem Taktimpulsgenerator 22 auf dem Bus 204 bereitgestellt wird, so daß jedes Datenbit des Hilfssignals im Gleichtakt mit einem Rahmensynchronisationstaktsignal synchronisiert wird, das auf dem Bus 105 von einem Taktimpulsgenerator 24 des Fehlerkorrekturcodierers 11 bereitgestellt wird. Zu diesem Zweck stellt der Taktimpulsgenerator 22 zuerst einen bitsynchronen Betrieb in Abhängigkeit von einem entsprechenden Taktimpuls her, der auf dem Bus 205 vom Multiplexer 21 bereitgestellt wird, und führt einen Bitsynchronisations-Taktimpuls auf dem Bus 106 einem Taktimpulsgenerator 24 zu, der einen Rahmensynchronisations-Taktimpuls auf Bus 105 zum Taktimpulsgenerator 22 zurücksendet.
• Der multiplexierte Datenbitstrom wird von Multiplexer 21 auf dem Bus 203 einer Datenkomprimierungsspeicherschaltung 23 des Fehlerkorrekturcodierers 11 zugeführt, um die Zeitdimension des multiplexierten Signals zu komprimieren, so daß Redundanzbits eingefügt werden können.
• Taktimpulsgenerator 24 erzeugt ein Signal, das die Position der Zeitschlitze darstellt, in die Redundanzbits einzufügen sind, und führt dieses Signal auf Bussen 208 und 209 der Komprimierungsspeicherschaltung 23 bzw. einem Redundanzbitgenerator 25 zu und erzeugt ferner Synchronisationsbits "010" gleichzeitig mit der Erzeugung des Rahmensynchronisations- Taktsignals auf dem Bus 105 und führt diese auf dem Bus 208 der Speicherschaltung 23 zu. Die Synchronisationsbits "010" sind folglich zeitkoinzident mit den Zeitschlitzen der Redundanzbits, die jedem Datenbit des Hilfskanalsignals unmittelbar vorausgehen. Der Redundanzbitgenerator 25 leitet die Fehlerkorrektur-Redundanzbits vom Ausgangssignal der Speicherschaltung 23 ab in Abhängigkeit vom Positionsanzeigesignal auf dem Bus 209, führt die Redundanzbits auf dem Bus 210 einem Bitaddierer 26 zu, wo sie mit den Synchronisationsbits einer Moduloaddition unterzogen werden, so daß ein zusammengesetzter Datenbitstrom entsteht (Fig. 4), der über den Ausgangsbus 213 dem Sender 12 zugeführt und zur Empfangsstation gesendet wird.
• In Fig. 3 wird das gesendete Signal vom Empfänger 13 empfangen und einer Verzögerungsschaltung 31 des Fehlerkorrekturdecodierers 14 und einem Redundanzbitdecodierer oder Syndromgenerator 32 zugeleitet. Syndromgenerator 32 leitet ein Syndrom von den Eingangsdaten ab und führt es auf dem Bus 303 einem Wortsynchronisator 35 zu. Der Wortsynchronisator 35 überwacht die Syndrome, detektiert die moduloaddierten Synchronisationsbits aus den überwachten Syndromen und bewirkt, daß der Syndromgenerator 32 eine Wortsynchronisierung mit Eingangsdatenwörtern durchführt. Zu diesem Zweck erzeugt der Wortsynchronisator 35 asynchron einen Suchimpuls in Abhängigkeit von der Detektierung der Synchronisationsbits und führt ihn auf dem Bus 306 dem Taktimpulsgenerator 33 zu, damit dieser ein Signal erzeugt, das die Position der Zeitschlitze anzeigt, in die die Redundanzbits eingefügt worden sind, und führt das Positionsanzeigesignal auf der Leitung 304 dem Syndromgenerator 32 und auf der Leitung 307 einer Datenerweiterungsspeicherschaltung 36 zu. Unter Verwendung des Positionsanzeigesignals decodiert der Syndromgenerator 32 die Redundanzbits, um Syndrome zu erzeugen. Der Eingangsdatenstrom wird durch die Verzögerungsschaltung 31 so verzögert, daß ihr Ausgang zeitkoinzident ist mit dem vom Syndromgenerator 32 übergebenen Syndrom, um die Detektierung und Korrektur fehlerhafter Datenbits durchzuführen. Die fehlerkorrigierten Daten werden an die Datenerweiterungsspeicherschaltung 36 übergeben, die unter Verwendung des auf Leitung 307 bereitgestellten Positionsanzeigesignals die Redundanzbits aus dem Datenbitstrom entfernt und die Zeitdimension des Bitstroms erweitert. Das Ausgangssignal der Datenerweiterungsspeicherschaltung 36 wird dem Empfangscodeprozessor 15 zugeführt.
• Da die Eingangsdaten ein Fehlerkorrektur-Synchronisationswort "010" in Rahmenintervallen enthalten, identifiziert der Wortsynchronisator 35 ein Syndrom mit einem Wort "010" und zeigt dem Taktimpulsgenerator 33 auf dem Bus 306 an, daß er einen Taktimpuls erzeugen soll, der jedem der Hilfskanaldatenbits unmittelbar vorausgeht. Dieser Taktimpuls wird auf der Leitung 308 einem Taktimpulsgenerator 38 des Empfangscodeprozessors 15 zugeführt, der es im entsprechenden Takt an einen Demultiplexer 37 weiterleitet. Der Demultiplexer 37 trennt den Eingangsdatenbitstrom in den ursprünglichen Hauptstrom und den Hilfskanaldatenstrom auf den Bussen 311 und 312 in Abhängigkeit vom Ausgangssignal des Taktimpulsgenerators 38.
• Fig. 5 ist ein Blockschaltbild eines Fehlerkorrekturcodierers auf der Sendeseite des Systems entsprechend einer zweiten erfindungsgemäßen Ausführungsform , in der die Wortsynchronisation so angewendet wird, daß das Einfügen von Rahmensynchronisationscodes entfällt. In Fig. 5 besteht ein digitales Eingangssignal, das auf einem Eingangsbus 70 einer Datenkomprimierungsspeicherschaltung 71 zugeführt wird, aus drei parallelen Datenbitströmen mit jeweils einer Serie von 81-Bit- Datenwörtern des Hauptkanals, wie in Fig. 7A dargestellt. Einer einfacheren Darstellung wegen wird auf die Beschreibung des Hilfskanalsignals verzichtet. Die Zeitdimension der Datenbitströme wird so komprimiert, daß in Abhängigkeit von einem von Taktimpulsgenerator 72 bereitgestellten Taktimpuls drei zusätzliche binäre "0"-Bits als Synchronisationsbits in jeden Datenbitstrom eingefügt werden können, um eine Serie von 84- Bit-Wörtern auf jedem Datenbitstrom auf dem Ausgangsbus 73 zu erzeugen (siehe Fig. 7A). Das Ausgangssignal der Datenkomprimierungsspeicherschaltung 71 wird einem Redundanzbitaddierer 74 und einem Redundanzbitgenerator 75 zugeführt. Redundanzbitgenerator 75 teilt arithmetisch (81 · 3) Datenbits und führt (3 · 3) Restbits auf dem Ausgangsbus 76 dem Bitaddierer 74 zu (siehe Fig. 7A). Redundanzbitaddierer 74 führt die Moduloaddition des (3 · 3)-Bitrests mit den drei nur aus Nullen bestehenden Bits der 84-Bit-Datenbitströme vom Komprimierungsspeicher 71 durch und erzeugt dabei drei 84-Bit-Datenströme auf dem Ausgangsbus 77, um sie dem Sender 12 zuzuführen (siehe Fig. 7B).
• Fig. 6 ist ein Blockschaltbild der Fehlerkorrekturdecodierschaltung auf der Empfangsseite des Übertragungssystems, das zum Fehlerkorrekturcodierer gemäß Fig. 5 gehört. In Fig. 6 werden drei Datenbitströme auf dem Eingangsbus 80 einer Verzögerungsschaltung 81 und einem Redundanzbitdecodierer oder Syndromgenerator 82 zugeführt. Der Syndromgenerator 82 teilt die drei Eingangsdatenbitströme von je 81 Bits und leitet drei Datenbitströme von je 3 Bits als Rest der Teilung auf dem Ausgangsbus 83 ab. Sind in den empfangenen Datenbitströmen keine Fehlerbits vorhanden, wird auf dem Ausgangsbus 83 des Syndromgenerators 82 der gleiche Rest erzielt wie der von Redundanzbitgenerator 75 gemäß Fig. 5 erzeugte Rest (siehe Fig. 7B), und vom Syndromgenerator 82 werden nur aus Nullen bestehende Bits bereitgestellt. Tritt ein Fehler während der Übertragung auf, weicht das Ausgangssyndrom auf dem Bus 83 vom Rest auf der Sendeseite ab (siehe Fig. 7B).
• Das Ausgangssignal des Syndromgenerators 82 wird einem Wortsynchronisator 84 zugeführt. Wie in Fig. 8 gezeigt, enthält der Wortsynchronisator 84 einen Zeitumsetzer oder Seriell-Parallel-Umsetzer 90, der den Takt des Eingangssyndroms vom Syndromgenerator 82 so umsetzt, daß die drei Bits jeder Syndrombitfolge miteinander zeitkoinzident sind und neun (9) parallele Syndrombits gleichzeitig einem UND-Gatter 91 und einem Fehlerkorrekturcodedetektor 85 zugeführt werden. Sind keine Fehlerbits vorhanden, werden nur aus Nullen bestehende Bits dem Korrekturcodedetektor 85 zugeleitet. Das Ausgangssignal des UND-Gatters 91 wird einem Zähler 92 zugeführt, der eine Hysterese aufweist, so daß ein Fehlerbit in den empfangenen Datenbitströmen durch Zählung der Häufigkeit des Auftretens einer logischen "1" am Ausgang von UND-Gatter 91 detektiert wird. Sobald ein voller Zählerstand im Hysteresezähler erreicht ist, wird dieser für eine vorgeschriebene Zeitspanne gehalten, damit unerwünschte Schwankungen vermieden werden. Ebenso wird bei Erreichen eines Zählernullstandes dieser für eine vorgeschriebene Zeitspanne gehalten.
• Das Ausgangssignal des Zählers 92 wird als Suchimpuls auf der Leitung 86 an einen Taktimpulsgenerator 87 gemäß Fig. 6 übergeben. Dieser Suchimpuls wird so lange immer wieder erzeugt, bis nur aus Nullen bestehende Bits an den Eingängen von UND-Gatter 91 anliegen, woraufhin die Wortsynchronisation hergestellt wird. Aus den neun parallelen Eingangsbits wird vom Detektor 85 ein Fehlerbit detektiert, der daraus einen Fehlerkorrekturcode ableitet, der den Zeitschlitz des Datenbitstromes, in dem der Fehler aufgetreten ist, anzeigt und ihn dem Fehlerkorrektor 88 zuführt. Der durch die Verzögerungsschaltung 81 verzögerte Eingangsdatenbitstrom wird dem Fehlerkorrektor 88 zugeführt, und eventuell darin enthaltene Fehlerbits werden durch das Ausgangssignal des Fehlerkorrekturcodedetektors 85 korrigiert. Die fehlerkorrigierten Datenbitströme werden einem Datenerweiterungsspeicher 89 zugeführt, wo die (3 · 3)-Redundanzbits entfernt und Datenbits in Abhängigkeit von einem von Taktimpulsgenerator 87 übergebenen Taktimpuls zeitlich gedehnt werden. Der Taktimpulsgenerator 87 reagiert auf den Suchimpuls von Wortsynchronisator 84 mit der wortsynchronen Übergabe eines Taktsignals an den Syndromgenerator 82.
• Es traten zwar in der Beschreibung drei Ströme von je 3 Bit auf, die Erfindung ist jedoch nicht auf dieses Beispiel beschränkt. Für jedes beliebige Bitstromformat, z. B. 1-Bit- Ströme oder 6-Bit-Ströme, könnte die Erfindung ebenso gelten, und es kann jede beliebige Anzahl von Redundanzbits verwendet werden.
• Die vorangehende Beschreibung zeigt nur bevorzugte Ausführungsformen der Erfindung. Dem Fachmann ist augenfällig, daß verschiedene Modifikationen möglich sind, ohne daß vom Schutzumfang der vorliegenden Erfindung, welcher nur durch die beigefügten Ansprüche begrenzt ist, abgewichen wird. Die dargestellten und beschriebenen Ausführungsformen haben folglich nur erläuternden und nicht beschränkenden Charakter.

Claims (3)

1. Digitales Übertragungssystem, das aufweist:

a) einen Sender mit einer Fehlerkorrekturcodierereinrichtung (25) zur Ableitung von Redundanzbits aus einem Datenbitstrom und

b) einen Empfänger mit

b&sub1;) einer Fehlerkorrekturdecodierereinrichtung (32; 82) zur Ableitung von Fehlerkorrekturbits aus den Redundanzbits,

b&sub2;) einer Wortsynchronisiereinrichtung (35; 84) zur Herstellung von Wortsynchronie mit einem empfangenen Datenbitstrom und

b&sub3;) einem Fehlerkorrektor (34; 88) zur Korrektur von Fehlern im empfangenen Datenbitstrom mit den abgeleiteten Fehlerkorrekturbits, dadurch gekennzeichnet, daß

c) der Sender ferner aufweist:

c&sub1;) einen Multiplexer (21) zum Multiplexieren eines Hauptkanal-Datensignals mit einem Hilfskanal-Datensignal in Rahmenintervallen, um den Datenbitstrom zu erzeugen und

c&sub2;) einen Taktgenerator (24) zur Erzeugung von Synchronisationsbits in der Weise, daß die Synchronisationsbits dem genannten Hilfskanal-Datensignal unmittelbar vorausgehen, und

c&sub3;) einen Addierer (26; 74) zur Moduloaddition der Synchronisationsbits mit den Redundanzbits und

d) daß die genannte Fehlerkorrekturdecodierereinrichtung (32; 82) ein Syndromgenerator zur Ableitung von Syndromen aus dem empfangenen Datenbitstrom ist und

e) die Wortsynchronisiereinrichtung (35; 84) die Synchronisationsbits aus einem der Syndrome als ein entsprechendes Taktsignal detektiert, um zu bewirken, daß der Syndromgenerator (32; 82) Wortsynchronie mit dem Datenbitstrom herstellt.

2. Ein digitales Übertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Wortsynchronisiereinrichtung (35; 84) eine vorgeschriebene Menge von Binärzuständen in den Syndromen detektiert, die anzeigen, daß kein Fehler in dem Datenbitstrom vorhanden ist, und bewirkt, daß der Syndromgenerator (32; 82) Syndrome synchron mit den Datenwörtern in dem empfangenen Datenbitstrom erzeugt.

3. Ein digitales Übertragungssystem gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß die genannte Wortsynchronisiereinrichtung (84) aufweist: ein Koinzidenzgatter (91) zum Detektieren einer Koinzidenz zwischen allen Bits in jedem der Syndrome und einen Zähler (92) zum Zählen der Koinzidenz und zum Übergeben eines Ausgangssignals als Suchimpuls an den Syndromgenerator.