JPH04369984A - シンク発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 　本発明はディジタル信号の通信のシンク発生方法に関
するものである。

従来の技術 　ディジタル信号の通信においては、通常ディジタル信
号を送信する場合、複数のデータを１ブロックとして、
ブロック毎にシンクパターンと呼ばれる特定のパターン
を付加した形式の信号をシリアル信号にして送信する。

受信時にはこのシンクパターンを検出することによって
、シリアルパラレル変換のタイミングとブロック同期の
タイミングを再生する。

第４図は伝送されるシリアルデータを示す図である。第
４図において、Ｓはシンクパターン、ＤＡＴＡは複数の
データを１ブロックにしたデータである。各ブロックの
データの先頭にはシンクが付けられている。

受信側においては、信号はシリアル信号で送られてくる
ため、ブロック同期が取れないと全くデータが受信でき
ない。すなわち、受信側のシンク検出能力がデータの誤
り率に大きく影響する。

まず、シンク検出の原理について説明する。

第２図はシンク検出の原理を示すタイミング図である。

シンク検出はパラレルデータを用いて行われるが、第２
図はデータをシリアルデータとして書いている。第２図
において、パラレルデータのビット長をｒビットとする
。

２０１はパラレルデータのワードクロックである。２０
２は３つの連続するｒビットのパラレルデータであって
、データにそれぞれ記号Ａ、Ｂ、Ｃをつけている。以下
、２０３〜２０７、２０８〜２１２および２１３〜２１
７の３組に分けて説明を行う。

パラレルデータに対してシンクパターンはパラレルデー
タ長ｒビットの２倍の長さ、すなわち（２＊ｒ）ビット
を持っている。従って、パラレル処理でシンクを検出す
る場合、最大３ワードにまたがる。すなわち、２０３に
示すようにシンクパターンがＡ、Ｂ、Ｃの３ワードにま
たがる場合、２０８に示すようにＢ、Ｃの２ワードにま
たがる場合、２１３に示すようにＡ、Ｂの２ワードにま
たがる場合の３通りがある。いずれの場合にもＢのデー
タはシンクパターンに完全に含まれる。従って、シンク
検出を行う場合は、パラレルデータＢがシンクパターン
の一部であるかどうかを判定した後に、その前後のパラ
レルデータすなわちＡ、ＣがＢがシンクパターンと一致
した部分以外のシンクパターンの部分と一致しているか
を判定してシンクを検出することが可能である。

パラレルデータＢがシンクパターンの一部であるかどう
かを判定するには、データＢをシンクパターンから取り
出し得る連続するｒビットのデータの全ての場合と比較
することにより行う。

第５図はシンクパターンから取り出し得る連続するにビ
ットのデータの全ての場合について示した図である。第
５図ではｒビットのパラレルデータを８ビットのパラレ
ルデータとして例示した。

従って、１６ビットから成るシンクパターンから連続す
る８ビットを取り出す。５０１は１６ビットのシンクパ
ターンである。５０２〜５１０はシンクパターンから取
り出した連続する８ビットである。連続する８ビットの
取り出し方の全てとしては５０２に示すように、シンク
パターンの１ビット目から８ビット目までを取り出す場
合、５０３に示すように、２ビット目から９ビット目ま
でを取り出す場合、以下同様に１ビットずつずらして取
り出す場合があり、最後に９ビット目から１６ビット目
までを取り出す場合の９通りある。

一般に、（２＊ｒ）ビットのシンクパターンから連続す
るｒビットを取り出す場合は（ｒ＋１）通りある。

第２図の説明にもどると、２０３の場合は、まず２０４
のシンクパターンのハッチング部分をＢのデータと比較
する。すなわち、シンクパターンから取り出し得る連続
するｒビットのデータの全ての場合についてＢのデータ
を比較する。シンクパターンから取り出し得る連続する
ｒビットのデータとＢのデータが一致している場合は、
Ｂがシンクパターンのどの部分と一致するかがわかる。

以下の説明において、Ｂがシンクパターンのどの部分と
一致しているかを示す情報を位相情報と言う。シンクパ
ターンの一部分とＢのデータが一致する場合は、シンク
パターンのＢのデータと一致している部分以外の部分が
ＡおよびＣのデータと一致しているかどうかを比較する
。すなわち、２０６のハッチング部分を２０７のハッチ
ング部分と比較し、一致しているかどうかを判定する。

残りのビットがシンクパターンと一致していればシンク
が検出されたことになる。

２０３の特殊な場合として、２０８に示す場合がある。

この場合はシンクパターンをＢのデータと比較すると、
すなわち２０９のハッチング部分を２１０のハッチング
部分と比較することによりＢのデータがシンクパターン
の先頭部分のｒビットと一致しているという位相情報が
得られるので、Ｃのデータをシンクパターンの後ろにビ
ットすなわち２１１のハッチング部分と２１２のハッチ
ング部分とを比較して、一致していればシンクが検出さ
れたとする。

さらに、２０３の特殊な場合として、２１３に示す場合
がある。この場合はシンクパターンをＢのデータと比較
すると、すなわち２１４のハッチング部分を２１５のハ
ッチング部分と比較することによりＢのデータがシンク
パターンの後ろｒビットと一致しているという位相情報
が得られるので、Ａのデータをシンクパターンの先頭部
分のｒビットすなわち２１６のハッチング部分と２１７
のハッチング部分とを比較して、一致していればシンク
が検出されたとする。

以上の原理によりｒビットのパラレル処理でシンクを検
出を行う。

第３図はシンク検出をパラレルで行う場合の構成を示す
ブロック図である。第３図において、３０７はシリアル
のデータをｒビットのパラレルのデータに変換するシリ
アルパラレル変換回路、３０１、３０２および３０８は
ｒビットパラレルデータを１ワードクロック分遅延させ
る遅延回路、３０３はｒビットのパラレルデータがシン
クの一部分と一致しているか判定し、一致している場合
には位相情報を出力する位相検出回路、３０４は位相検
出回路３０３でデータが一致したシンクパターンの部分
の残りの部分の内、前の部分を比較する比較回路、３０
５は位相検出回路３０３でデータが一致したシンクパタ
ーンの部分の残りの部分の内、後ろの部分を比較する比
較回路、３０６は位相検出回路３０３、比較回路３０４
および比較回路３０５の出力からシンクが検出されてい
るかどうかを判定する判定回路、３０９は判定回路３０
６からシンクを受け、シリアルパラレル変換回路３０７
でシンクに関係のないタイミングでパラレルにされたデ
ータを、シンクに同期したｒビットパラレルデータに変
換する変換回路である。

位相検出回路３０３、比較回路３０４、比較回路３０５
および判定回路３０６についてさらに詳しく説明する。

位相検出回路３０３はｒビットのパラレルデータがシン
クの一部分と一致しているか判定し、判定回路３０６に
その結果を出力する。

すなわち第２図において、２０４と２０５、あるいは２
０９と２１０、あるいは２１４と２１５を比較した結果
を出力する。判定した結果としては完全にシンクパター
ンの連続するｒビットと一致する場合、１ビットエラー
である場合（ｒビット中（ｒ−１）ビットが一致）およ
び一致しない場合の３つの場合があり、判定情報を２ビ
ットで出力する。さらに、位相情報をｓビットで出力し
、比較回路３０４および比較回路３０５に送る。比較回
路３０４では位相検出回路３０３から位相情報ｓを受け
、位相検出回路３０３でデータと一致したシンクパター
ンの部分の残りの部分の内、前の部分がデータと一致し
ているかどうかを比較する。すなわち第２図において、
２０６と２０７のＡ、あるいは２１６と２１７を比較し
た結果を出力する。結果としては完全にシンクパターン
の連続するｒビットと一致する場合、１ビットエラーで
ある場合（ｒビット中（ｒ−１）ビットが一致）および
一致しない場合の３つの場合があり、判定情報を２ビッ
トで出力する。比較回路３０５では位相検出回路３０３
から位相情報ｓを受け、位相検出回路３０３でデータと
一致したシンクパターンの部分の残りの部分の内、後ろ
の部分がデータと一致しているかどうかを比較する。す
なわち、第２図において、２０６と２０７のＣ、あるい
は２１１と２１２を比較した結果を出力する。結果とし
ては完全にシンクパターンの連続するｒビットと一致す
る場合、１ビットエラーである場合（ｒビット中（ｒ−
１）ビットが一致）および一致しない場合の３つの場合
があり、判定情報を２ビットで出力する。判定回路３０
６は位相検出回路３０３、比較回路３０４および比較回
路３０５の出力からシンクが検出されているかどうかを
判定し、検出されていればシンクパルスを出力する。

本発明の実施例ではシンク検出をする場合に１ビットの
エラーまでを認める。従って、判定回路３０６では、位
相検出回路３０３、比較回路３０４および比較回路３０
５の出力より、エラーの数が１ビット以下である場合、
シンクが検出されたものとしてシンクを出力する。

シンクパターンとしては、例えば８ビットのデータを伝
送する場合、従来はシンクパターンとして８ビットのデ
ータを２つ組み合わせたをシンクパターンとして用いて
いた。

発明が解決しようとする課題 　しかしながら上記のシンクパターンでは以下に示すよ
うな問題点があった。

シンク検出をシリアル信号をパラレル信号にした後に行
おうとすると、例えば８ビットパラレル信号でシンクパ
ターンと比較する場合、シンクパターンから取り出し得
る連続する８ビットのデータは以下に示すａ〜ｉの９通
りがある。

ここで、ｇとｉを比較すると２ビットしか異ならない。

従って、データの伝送系でシンク部分に１ビットのエラ
ーが生じた場合、例えばｇの１ビット目がエラーとなっ
たとするとデータは「１０１０１０１１となる。これは
ｇの１ビット目の「０」が「１」に誤ったデータである
か、あるいはｉの６ビット目の「１」が「０」に誤った
データであるか判定できないために位相情報が得られな
い。従って、通信経路で起こるエラーを考慮したシンク
検出が不可能であるという問題点を有していた。これは
解決しなければならない重要な課題である。

本発明は上記従来の問題点を解決しようとするもので、
シンクをパラレルで検出する場合にエラーが起こっても
確実にシンク検出が可能となるシンクパターンを提供す
ることを目的とする。

課題を解決するための手段 　上記目的を達成するために本発明は、ｍビットのシン
クパターンを含みシリアルで送られてくる信号から、ｍ
ビットより小さいｐビットのパラレル信号としてｑビッ
トまでの誤りを許してシンクを検出するよう構成された
通信信号において、前記シンクパターンから取り出し得
るｐビットの連続するビットのデータの全ての場合を比
較した時に、前記ｐビットの連続するビットのデータ相
互の異なるビット数が（２＊ｑ＋１）以上であるシンク
パターンを発生するシンク発生方法である。

作用 　上記の方法により本発明は、シンクパターンの一部を
なすｐビットパラレルの通信データをシンクパターンか
ら取り出し得るｐビットの連続するビットのデータと比
較した時に、シンクパターンの一部をなすｐビットパラ
レルの通信データにｑビットの誤りが起こっても、他の
シンクパターンから取り出し得るｐビットの連続するビ
ットのデータとは必ず（ｑ＋１）ビット以上異なってい
るので、シンクパターンから取り出し得るｐビットの連
続するデータのどれが誤ったものであるか、すなわち位
相情報を得ることができるのでシンク検出が可能となる
。

実施例 　次に、実施例を用いて本発明を詳細に説明する。

シンクパターンの設定はビット数が多いほど、シンクパ
ターンから取り出し得るｐビットの連続するビットのデ
ータの全ての場合を比較した時に、ｐビットの連続する
ビットのデータ相互の異なるビット数が大きく取れるの
で、エラーに対して強くなり、確実にシンクパターンが
検出可能となる。

本発明の実施例では８ビットのデータを１４ビットのデ
ータに変換して通信を行う場合を考え、１４ビットのデ
ータに対して、２８ビットのシンクパターンを用いる。

シンク検出においては、１ビットエラーまで認める。す
なわち請求項１のｍビットのシンクパターンを２８ビッ
ト、ｐビットのパラレル信号を１４ビット、ｑビットま
での誤りを１ビットとすると、シンクパターンから取り
出し得るｐビットの連続するビットのデータ相互の異な
るビット数は３ビット以上となる。

第１図は本発明の一実施例におけるシンク発生の構成を
示すブロック図である。第１図において、１０１はシン
クパターンを記憶するシンクパターン記憶回路、１０２
は１４ビットのパラレルデータを１ブロック分記憶する
記憶回路、１０３はシンクパターン記憶回路１０１に記
憶されたシンクパターンあるいは記憶回路１０２に記憶
された１ブロック分のデータのどちらを読み出すかを選
択して読み出す選択回路、１０４は選択回路１０３がど
ちらの選択を行うかを制御する選択回路制御回路、１０
５は１４ビットパラレルで出力される選択回路１０３の
出力をシリアルデータに変換するパラレルシリアル変換
回路である。

選択回路制御回路１０４は、まず選択回路１０３にシン
クパターン記憶回路１０１を選択させる。

選択回路１０３はシンクパターン記憶回路１０１のＲＯ
Ｍに記憶されている１４ビットで２ワードのシンクパタ
ーンを読み出す。シンクパターン記憶回路１０１のＲＯ
Ｍの中には、以下に示す２８ビットのシンクパターンが
書き込まれている。

この２８ビットが１４ビットで２ワードのシンクパター
ンとして読み出される。選択回路制御回路１０４は、次
に選択回路１０３に記憶回路１０２を選択させる。選択
回路１０３は記憶回路１０２に記憶されている１ブロッ
ク分のデータを読み出す。選択回路制御回路１０４は選
択回路１０３に上記の動作を繰り返させる。選択回路１
０３によって読み出されたパラレルデータはパラレルシ
リアル変換回路１０５によりシリアルデータに変換され
、第４図に示すように各ブロックのデータの先頭にはシ
ンクが付けられたシリアルの通信データとなる。

次に、シンクを含んだシリアルデータをパラレルで検出
する場合について説明する。

一般に、データの通信においてはエラーが発生する。従
って、送信データ中のシンクもエラーとなる場合がある
ので、シンク検出をする場合もエラーに対する余裕を取
らなければならない。本発明の実施例ではシンク検出を
する場合に、１ビットのエラーまでを認める。

シンク検出の原理については第２図において説明した原
理と同様であり、シンクパターンは２８ビット、パラレ
ルデータは１４ビットである。

本発明の一実施例によって送信されたデータからシンク
を検出する回路の構成は第３図においてｒビットが１４
ビット、ｓビットが４ビットとなる。

第２図の原理に基づいて第３図の構成によりシンクパタ
ーンを検出する。次に、第２図と第３図を用いて本発明
の一実施例によって送信されたデータからシンクを検出
する回路を詳細に説明する。

本発明の実施例では前記のようにシンクパターンを の２８ビットとする。従って、シンクパターンから取り
出し得る１４ビットの連続するビットのデータは１５通
りあり、それらがＢのデータとなる可能性がある。シン
クパターンから取り出し得る１４ビットの連続するビッ
トのデータの１５通りを（１）〜（１５）に示す。

位相検出回路３０３への入力がＢのデータである。パタ
ーン（１）〜（１５）の内、任意の２つを比較すると必
ず４ビット以上異なっている。従って、１ビットのエラ
ーが起こった場合でも、Ｂのデータとパターン（１）〜
（１５）とを比較した場合の不一致ビット数が１である
ものが１ビットのエラーをしたものであると判断するこ
とにより、Ｂのデータがパターン（１）〜（１５）のど
れが１ビット誤ったデータであるか必ず判定可能となる
。

位相検出回路３０３では第２図に示す２０４と２０５の
比較を行う。位相検出回路３０３には２８ビットのシン
クパターンが内蔵のメモリに書き込んであり、シンクパ
ターンの内、連続する１４ビットすなわちパターン（１
）〜（１５）とＢのデータとを比較する。位相検出回路
３０３の出力は、完全にシンクパターンの連続する１４
ビットと一致する場合、１ビットエラーである場合（１
４ビットの内１３ビット一致）および一致しない場合の
３つの場合を２ビットで出力し、判定回路に送る。

同時にパターン（１）〜（１５）のどの１４ビットと一
致したか、すなわち位相情報ｓを比較回路３０４および
比較回路３０５に４ビットで送る。

比較回路３０４にはＡのデータが入力されている。比較
回路３０４では第２図に示す２０６と２０７のＡのデー
タとの比較を行う。比較回路３０４には２８ビットのシ
ンクパターンの内、前半の１４ビットのパターンすなわ
ち（１）のパターンがメモリに書き込んであり、位相検
出回路３０３からの位相情報ｓによりＢで比較された以
外の部分のシンクパターンを比較して判定する。例えば
位相情報ｓが、Ｂのデータがパターン（７）と一致して
いるという情報であれば、パターン（１）のデータの前
６ビットすなわち 「００１１００」 とＡのデータの後ろ６ビットとを比較する。比較回路３
０４の出力は、比較したデータが完全にシンクパターン
と一致する場合、１ビットエラーである場合および一致
しない場合の３つの場合を２ビットで出力し、判定回路
に送る。

比較回路３０５にはＣのデータが入力されている。比較
回路３０５では第２図に示す２０６と２０７のＣのデー
タとの比較を行う。比較回路３０５には２８ビットのシ
ンクパターンの内、後半の１４ビットのパターンすなわ
ち（１５）のパターンがメモリに書き込んであり、位相
検出回路３０３からの位相情報ｓによりＢで比較された
以外の部分のシンクパターンを比較して判定する。例え
ばＢのデータが、パターン（７）と一致しているという
位相情報であれば、パターン（１５）の後ろ８ビットす
なわち 「１０００１１１１」 とＣのデータの前８ビットとを比較する。

比較回路３０５の出力は、比較したデータが完全にシン
クパターンと一致する場合、１ビットエラーである場合
および一致しない場合の３つの場合を２ビットで出力し
、判定回路に送る。

一般化するとパターン（１）〜（１４）の内、Ｂのデー
タが一致した番号をｎとすると、比較回路３０４におい
て（１）のパターンの前（ｎ−１）ビットとＡの後ろ（
ｎ−１）ビットとを比較し、比較回路３０５において（
１５）のパターンの後ろ（１５−ｎ）ビットとＣの前（
１５−ｎ）ビットとを比較する。

判定回路３０６では位相検出回路３０３、比較回路３０
４および比較回路３０５の出力から、Ａ、Ｂ、Ｃのデー
タをシンクパターンと比較した結果エラーの数が１ビッ
ト以下である場合、シンクが検出されたものとしてシン
クパルスを出力する。

ただし、第２図に示す２０８の場合は比較回路３０４の
出力は無視し、第２図に示す２１３の場合は比較回路３
０５の出力は無視する。ここで、２０８は２１３の１ク
ロック後に現れるので一つのシンクに対して２度シンク
を検出することになる。

判定回路３０６では２０８の場合はシンクであることを
検出するが、変換回路３０９にシンクは送らずに２１３
の場合だけシンクを送ることにより二度シンクを出力す
ることを避けている。

変換回路３０９は判定回路３０６からのシンクパルスを
受け、シリアルパラレル変換回路３０７でシンクに関係
のないタイミングでパラレルにされたデータを、シンク
に同期した１４ビットパラレルデータにする。

本発明の実施例におけるシンクパターンを用いることに
より、以上のように確実にシンクを検出することが可能
となる。

なお本発明の実施例としてシンクパターンはを用いたが
、このシンクパターンの「０」と「１」を全て入れ換え
たシンクパターン、すなわち、も有効であることは言う
までもない。

また本発明の実施例では、シンク検出を１４ビットパラ
レル検出で行う場合について説明したが、そのほかに１
２ビットパラレル検出あるいは８ビットパラレル検出な
どのその他のビット数でパラレル検出を行う場合にも有
効である。また、シンクパターンのビット数は１４ビッ
トパラレル検出に対して２ワードから成るシンクパター
ンすなわち２８ビットのシンクパターンを用いて説明し
たが、シンクパターンのビット数は、パラレル検出ビッ
ト数の２ワード分とは限らず３ワード分などパラレル検
出ビット数よりも大きいビット数であれば有効である。

発明の効果 　以上説明したように本発明は、シリアルで伝送された
データをパラレルでシンク検出を行う装置において、通
信データにエラーが起こっても、シンク検出時にエラー
を考慮したシンク検出が確実に行われるシンクパターン
を提供している。従って、ディジタル信号の通信におい
て特に効果が高く、本発明の実用上の効果は大きい。

なお、説明の都合上ディジタル信号を通信する場合を例
として説明したが、ディジタル信号を記録再生するディ
ジタルＶＴＲについても有効であることは言うまでもな
い。

【図面の簡単な説明】

　第１図は本発明の一実施例におけるシンク発生の構成
を示すブロック図、第２図はシンク検出の原理を示すタ
イミング図、第３図はシンク検出をパラレルで行う場合
の構成を示すブロック図、第４図は伝送されるシリアル
データを示す模式図、第５図はシンクパターンから取り
出し得る連続するｒビットのデータの全ての場合につい
て示した模式図である。 １０１…シンクパターン記憶回路、１０２…記憶回路、
１０３…選択回路、１０４…選択回路制御回路、１０５
…パラレルシリアル変換回路、３０１、３０２、３０８
…遅延回路、３０３…位相検出回路、３０４、３０５…
比較回路、３０６…判定回路、３０７…シリアルパラレ
ル変換回路、３０９…変換回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】ｍビットのシンクパターンを含みシリアル
   で送られてくる信号から、ｍより小さいｐビットのパラ
   レル信号としてｑビットまでの誤りを許してシンクを検
   出するよう構成された通信信号において、 前記シンクパターンから取り出し得るｐビットの連続す
   るビットのデータの全ての場合を比較した時に、前記ｐ
   ビットの連続するビットのデータ相互の異なるビット数
   が（２＊ｑ＋１）以上であるシンクパターンを発生する
   シンク発生方法。
2. 【請求項２】請求項１に記載のｍビットのシンクパター
   ンが２８ビットのシンクパターンであり、１４ビットの
   パラレル信号として１ビットまでの誤りを許してシンク
   を検出するよう構成された通信信号において、 前記シンクパターンを、 「００１１００１１１００１１０００００１１１０００
   １１１１」あるいは、 「１１００１１０００１１００１１１１１０００１１１
   ００００」あるいはその両方とし、前記シンクパターン
   から取り出し得る１４ビットの連続するビットのデータ
   の全ての場合を比較した時に、前記１４ビットの連続す
   るビットのデータ相互の異なるビット数が３以上である
   前記シンクパターンを発生するシンク発生方法。