JP3472556B2 - インターリーブ型メモリ - Google Patents
インターリーブ型メモリInfo
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Description
【０００１】
【発明の属する技術分野】本発明は、大略、メモリ装置
に関するものであって、更に詳細には、一般的にバース
トモードとして呼称される順次型アクセスでの連続する
位置を同期モードで読取ることが可能なインターリーブ
型メモリ、及び高速アクセス時間でランダムアクセス非
同期モードで読取られる標準のメモリに関するものであ
る。
に関するものであって、更に詳細には、一般的にバース
トモードとして呼称される順次型アクセスでの連続する
位置を同期モードで読取ることが可能なインターリーブ
型メモリ、及び高速アクセス時間でランダムアクセス非
同期モードで読取られる標準のメモリに関するものであ
る。
【０００２】
【従来の技術】標準のメモリにおいては、読取サイクル
は新たなアドレスの入力によって発生されるデータの要
求からアドレスされた位置内に格納されているビットの
最終的な出力（バイト、ワード等）までのものとして定
義される。内部的には、読取処理は幾つかのステップを
介して展開される（新たなアドレスの採取から、そのデ
コーディングへ、検知回路の同期パルスの発生へ、読取
データの出力へ等）。読取サイクルの基本的なステップ
及びそれを管理するために使用される典型的な制御信号
を図１に示してある。
は新たなアドレスの入力によって発生されるデータの要
求からアドレスされた位置内に格納されているビットの
最終的な出力（バイト、ワード等）までのものとして定
義される。内部的には、読取処理は幾つかのステップを
介して展開される（新たなアドレスの採取から、そのデ
コーディングへ、検知回路の同期パルスの発生へ、読取
データの出力へ等）。読取サイクルの基本的なステップ
及びそれを管理するために使用される典型的な制御信号
を図１に示してある。
【０００３】ＡＴＤ（アドレス遷移検知）信号が外部回
路によって入力されたアドレスの変化、従って、新たな
アクセス要求を認識し、且つ新たな読取サイクルを開始
させる。信号ＳＡｅｎａｂｌｅによってセンスアンプを
イネーブルさせた後に、検知回路の等化が行われ、その
終わりにおいて信号ＥＱＺによって同期されて、メモリ
セルの実効的な読取動作が行われる。最後に、装置毎に
異なる場合のある或る時間間隔の後に、信号ＳＡｌａｔ
ｃｈによって、センスアンプとカスケード接続されてい
るラッチ内への読取データの格納が行われ、そこから、
読取データを出力バッファへ転送することが可能であ
る。
路によって入力されたアドレスの変化、従って、新たな
アクセス要求を認識し、且つ新たな読取サイクルを開始
させる。信号ＳＡｅｎａｂｌｅによってセンスアンプを
イネーブルさせた後に、検知回路の等化が行われ、その
終わりにおいて信号ＥＱＺによって同期されて、メモリ
セルの実効的な読取動作が行われる。最後に、装置毎に
異なる場合のある或る時間間隔の後に、信号ＳＡｌａｔ
ｃｈによって、センスアンプとカスケード接続されてい
るラッチ内への読取データの格納が行われ、そこから、
読取データを出力バッファへ転送することが可能であ
る。
【０００４】順次型（バースト）アクセスでの同期型読
取モード用に構成されたメモリ装置においては、読取処
理は、連続した位置、即ち読取るべき次のメモリ位置で
読取動作を行うという事実を利用しており、従って、そ
のアドレスは現在読取中の位置のアドレスから予測可能
なものである。
取モード用に構成されたメモリ装置においては、読取処
理は、連続した位置、即ち読取るべき次のメモリ位置で
読取動作を行うという事実を利用しており、従って、そ
のアドレスは現在読取中の位置のアドレスから予測可能
なものである。
【０００５】これらの順次型（バースト）同期的読取モ
ードメモリのサブグループは所謂インターリーブ型メモ
リによって代表される。バーストアクセスインターリー
ブ型メモリは米国特許第５，５５９，９９０号において
記載されている。
ードメモリのサブグループは所謂インターリーブ型メモ
リによって代表される。バーストアクセスインターリー
ブ型メモリは米国特許第５，５５９，９９０号において
記載されている。
【０００６】このタイプのメモリにおいては、セルアレ
イが２つの半アレイ即ちバンクに分割されており、その
各々はそれ自身の読取回路を有している。これら２つの
バンクの読取ストリームは、その後に、重畳されるが、
最も一般的なアプローチのうちの１つによれば、互いに
アウトフェージング即ちフェーズずらしが行われる。こ
れら２つのバンク即ち半アレイのうちの１つに関して出
力へのデータの評価及び転送のステップが実施されてい
る間に、他方のバンク即ち半アレイ（アドレスされるべ
き（次の）位置が既知である）に関して、最初の半アレ
イが関与する現在の読取サイクルの終了を待機すること
なしに新たな読取サイクルを回避させることが可能であ
る。
イが２つの半アレイ即ちバンクに分割されており、その
各々はそれ自身の読取回路を有している。これら２つの
バンクの読取ストリームは、その後に、重畳されるが、
最も一般的なアプローチのうちの１つによれば、互いに
アウトフェージング即ちフェーズずらしが行われる。こ
れら２つのバンク即ち半アレイのうちの１つに関して出
力へのデータの評価及び転送のステップが実施されてい
る間に、他方のバンク即ち半アレイ（アドレスされるべ
き（次の）位置が既知である）に関して、最初の半アレ
イが関与する現在の読取サイクルの終了を待機すること
なしに新たな読取サイクルを回避させることが可能であ
る。
【０００７】図２にその基本的な構成を示してあるイン
ターリーブ型メモリにおいては、アレイは２つの独立し
たバンク即ち半アレイ、即ちＥＶＥＮ及びＯＤＤに夫々
分割されており、その各々はそれ自身の読取経路を具備
している。典型的に、現在示されているメモリ位置のア
ドレスを包含する２つのカウンタ（各バンクに対して１
つ）が設けられている。夫々半アレイに関して展開され
る同時的な読取処理の場合には、アドレスの最小桁ビッ
ト（Ａ０）がＥＶＥＮバンクとＯＤＤバンクとの間のマ
ルチプレクス即ち多重化をサポートする（Ａ０＝０であ
る場合には、ＥＶＥＮ半アレイから来るデータは出力に
おいて使用可能とされ、Ａ０＝１である場合には、ＯＤ
Ｄ半アレイから来るデータが出力において使用可能とさ
れる）。
ターリーブ型メモリにおいては、アレイは２つの独立し
たバンク即ち半アレイ、即ちＥＶＥＮ及びＯＤＤに夫々
分割されており、その各々はそれ自身の読取経路を具備
している。典型的に、現在示されているメモリ位置のア
ドレスを包含する２つのカウンタ（各バンクに対して１
つ）が設けられている。夫々半アレイに関して展開され
る同時的な読取処理の場合には、アドレスの最小桁ビッ
ト（Ａ０）がＥＶＥＮバンクとＯＤＤバンクとの間のマ
ルチプレクス即ち多重化をサポートする（Ａ０＝０であ
る場合には、ＥＶＥＮ半アレイから来るデータは出力に
おいて使用可能とされ、Ａ０＝１である場合には、ＯＤ
Ｄ半アレイから来るデータが出力において使用可能とさ
れる）。
【０００８】公知の如く、２つの半アレイの読取は２つ
の異なるアプローチのうちの一方又は他方に従って実施
され、即ち、 ※同時的読取及び出力の多重化、 ※時間アウトフェージング読取。
の異なるアプローチのうちの一方又は他方に従って実施
され、即ち、 ※同時的読取及び出力の多重化、 ※時間アウトフェージング読取。
【０００９】最初のアプローチの場合には、２つのバン
クに関しての読取は同時的であり、読取られたデータは
夫々の出力レジスタ内に格納され且つ外部クロック信号
と同期して外部世界へ使用可能とされる。２番目のアプ
ローチによれば、２つの半アレイに関する読取は時間ベ
ースに関して交互且つインターリーブ型の展開を有して
いる。
クに関しての読取は同時的であり、読取られたデータは
夫々の出力レジスタ内に格納され且つ外部クロック信号
と同期して外部世界へ使用可能とされる。２番目のアプ
ローチによれば、２つの半アレイに関する読取は時間ベ
ースに関して交互且つインターリーブ型の展開を有して
いる。
【００１０】最初のアプローチはより簡単なハードウエ
アの構成を提供するものであるが、同期的読取サイクル
の開始時間を最小化することを制限する。より良く理解
するために、非同期的読取モードから同期的読取モード
へ通過する場合に実施される基本的ステップについて考
慮することが必要である。図２の構成を参照し且つアド
レスＸから読取を開始するものと仮定すると、後者は、
そのアドレスの最小桁ビット（Ａ０）を差し引いたもの
がＥＶＥＮバンクカウンタ上及びＯＤＤバンクカウンタ
上にロードされる。これらの２つのカウンタは夫々のバ
ンク即ち半アレイの同一の位置Ｘを指し示す。
アの構成を提供するものであるが、同期的読取サイクル
の開始時間を最小化することを制限する。より良く理解
するために、非同期的読取モードから同期的読取モード
へ通過する場合に実施される基本的ステップについて考
慮することが必要である。図２の構成を参照し且つアド
レスＸから読取を開始するものと仮定すると、後者は、
そのアドレスの最小桁ビット（Ａ０）を差し引いたもの
がＥＶＥＮバンクカウンタ上及びＯＤＤバンクカウンタ
上にロードされる。これらの２つのカウンタは夫々のバ
ンク即ち半アレイの同一の位置Ｘを指し示す。
【００１１】Ａ０＝０である場合には、最初の読取デー
タはバンクＥＶＥＮのアドレスＸに関してのものであり
且つ次の読取データはバンクＯＤＤのデータＸである。
Ａ０＝１である場合には、最初の読取データはバンクＯ
ＤＤのアドレスＸに関するものであり且つそれに続く読
取データはバンクＥＶＥＮのＸ＋１アドレスに関するも
のである。
タはバンクＥＶＥＮのアドレスＸに関してのものであり
且つ次の読取データはバンクＯＤＤのデータＸである。
Ａ０＝１である場合には、最初の読取データはバンクＯ
ＤＤのアドレスＸに関するものであり且つそれに続く読
取データはバンクＥＶＥＮのＸ＋１アドレスに関するも
のである。
【００１２】最初の場合には、２つのバンクの同時的な
読取を行い且つその出力を多重化させることで充分であ
る。２番目の場合には、バンクＥＶＥＮに関する読取を
開始する前にカウンタをインクリメントさせることが必
要である。
読取を行い且つその出力を多重化させることで充分であ
る。２番目の場合には、バンクＥＶＥＮに関する読取を
開始する前にカウンタをインクリメントさせることが必
要である。
【００１３】通常、公知の同期的メモリ装置は何等初期
的なインクリメントを行うことなく且つ両方のカウンタ
をインクリメントするための次のサイクルを待機するも
のではなく、従ってバンクＥＶＥＮ及びＯＤＤの位置Ｘ
＋１を読取る。このことは第一読取サイクルの時間及び
第二の次の読取サイクルの時間を、せいぜい、メモリの
非同期読取モード時間と等しいものとさせる。
的なインクリメントを行うことなく且つ両方のカウンタ
をインクリメントするための次のサイクルを待機するも
のではなく、従ってバンクＥＶＥＮ及びＯＤＤの位置Ｘ
＋１を読取る。このことは第一読取サイクルの時間及び
第二の次の読取サイクルの時間を、せいぜい、メモリの
非同期読取モード時間と等しいものとさせる。
【００１４】一般的に、読取処理の効率的な管理はメモ
リ装置の性能に直接的な影響を有するものであるという
ことが可能である。多くの読取経路アーキテクチャが提
案されている。公知の読取経路アーキテクチャは、通
常、２つの動作モード、即ち非同期又は同期のうちのい
ずれか一方に効率的に応答するものと考えられている。
リ装置の性能に直接的な影響を有するものであるという
ことが可能である。多くの読取経路アーキテクチャが提
案されている。公知の読取経路アーキテクチャは、通
常、２つの動作モード、即ち非同期又は同期のうちのい
ずれか一方に効率的に応答するものと考えられている。
【００１５】メモリ装置が非同期モードで読取るべく設
計されている場合には、通常読取データストリームのむ
しろ単純な制御回路が設けられており、最も短い非同期
アクセス遅延を達成するために、読取回路が可及的に速
やかに展開することを可能としながら、ダミーワードラ
イン及びダミーセンスアンプ等の適応性構造を使用する
ことを可能としている。
計されている場合には、通常読取データストリームのむ
しろ単純な制御回路が設けられており、最も短い非同期
アクセス遅延を達成するために、読取回路が可及的に速
やかに展開することを可能としながら、ダミーワードラ
イン及びダミーセンスアンプ等の適応性構造を使用する
ことを可能としている。
【００１６】対照的に、バーストアクセスモード又は同
期読取モードで機能すべく設計されているメモリ装置に
おいては、前もって読取られ且つ格納されているある数
のワードを出力において使用可能とさせる可能性は、最
初の非同期アクセスの後に、それが可能である限り、一
連の極めて高速の読取サイクルを可能とさせる。この場
合においては、自由に展開させるべきではなく、制御シ
ステムによって確立された精密な時刻においてイネーブ
ルされ、等化され且つ「読取」が行われるセンスアンプ
を管理するために制御論理が高度に関与せねばならな
い。１９９８年１２月３０日付で出願した先の欧州特許
出願第ＥＰ−９８８３０８０１号及び１９９９年１１月
２６日付で出願したイタリア特許出願第ＭＩ９９Ａ００
２４８は上述した特性を有するバーストモードＥＰＲＯ
Ｍ装置について記載している。
期読取モードで機能すべく設計されているメモリ装置に
おいては、前もって読取られ且つ格納されているある数
のワードを出力において使用可能とさせる可能性は、最
初の非同期アクセスの後に、それが可能である限り、一
連の極めて高速の読取サイクルを可能とさせる。この場
合においては、自由に展開させるべきではなく、制御シ
ステムによって確立された精密な時刻においてイネーブ
ルされ、等化され且つ「読取」が行われるセンスアンプ
を管理するために制御論理が高度に関与せねばならな
い。１９９８年１２月３０日付で出願した先の欧州特許
出願第ＥＰ−９８８３０８０１号及び１９９９年１１月
２６日付で出願したイタリア特許出願第ＭＩ９９Ａ００
２４８は上述した特性を有するバーストモードＥＰＲＯ
Ｍ装置について記載している。
【００１７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したインターリーブ型メモリを提供す
ることを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したインターリーブ型メモリを提供す
ることを目的とする。
【００１８】
【課題を解決するための手段】ランダムアクセスで非同
期モードで（標準のメモリにおけるように）メモリから
のデータの読取又はシーケンシャルな即ちバーストタイ
プアクセスで同期モードでメモリからのデータの読取を
必要とするか否かに拘わらず、マイクロプロセッサによ
って現在必要とされている読取及びアクセスモードを認
識し且つ付加的な外部制御信号を使用する必要性なしで
及び／又は同一の製造技術及び従来技術の構成に対し
て、いずれか一方の動作モードに対して特に構成されて
いるメモリ装置で得ることが可能なものと比較してデー
タのアクセス時間及び読取時間に関して犠牲を強いるこ
となしに、要求されたモードでデータを読取るためにこ
のような認識に関連してその内部制御回路を自己条件付
けすることが可能なより広い適用範囲において使用する
ことが可能な多目的メモリ装置が有用であり且つ望まし
いものである。
期モードで（標準のメモリにおけるように）メモリから
のデータの読取又はシーケンシャルな即ちバーストタイ
プアクセスで同期モードでメモリからのデータの読取を
必要とするか否かに拘わらず、マイクロプロセッサによ
って現在必要とされている読取及びアクセスモードを認
識し且つ付加的な外部制御信号を使用する必要性なしで
及び／又は同一の製造技術及び従来技術の構成に対し
て、いずれか一方の動作モードに対して特に構成されて
いるメモリ装置で得ることが可能なものと比較してデー
タのアクセス時間及び読取時間に関して犠牲を強いるこ
となしに、要求されたモードでデータを読取るためにこ
のような認識に関連してその内部制御回路を自己条件付
けすることが可能なより広い適用範囲において使用する
ことが可能な多目的メモリ装置が有用であり且つ望まし
いものである。
【００１９】このような要求に対して本発明は優れた解
決を与えており、本発明の目的によれば、インターリー
ブ型メモリの２つの半アレイ（簡略的にＥＶＥＮ及びＯ
ＤＤと呼称する）内に格納されているデータの２つの完
全に独立しており且つ相関していない読取経路が確立さ
れ、一方外部からのアドレスの採取の内部回路における
遷移とは異なるイベントによって励起することが可能な
ＡＴＤ信号（アドレス遷移検知器）の特別の発生器を使
用することによって且つ一般的に使用される外部コマン
ドのうちの２つ、即ちアドレスラッチイネーブル信号Ａ
ＬＥ及び読取励起信号ＲＤの使用の特別のプロトコルに
よってメモリの制御回路に対して要求されたモードを認
識可能なものとさせることによって一方及び／又は他方
の半アレイの非同期モードに従ってのメモリ装置の機能
を互換性あるものとさせる。
決を与えており、本発明の目的によれば、インターリー
ブ型メモリの２つの半アレイ（簡略的にＥＶＥＮ及びＯ
ＤＤと呼称する）内に格納されているデータの２つの完
全に独立しており且つ相関していない読取経路が確立さ
れ、一方外部からのアドレスの採取の内部回路における
遷移とは異なるイベントによって励起することが可能な
ＡＴＤ信号（アドレス遷移検知器）の特別の発生器を使
用することによって且つ一般的に使用される外部コマン
ドのうちの２つ、即ちアドレスラッチイネーブル信号Ａ
ＬＥ及び読取励起信号ＲＤの使用の特別のプロトコルに
よってメモリの制御回路に対して要求されたモードを認
識可能なものとさせることによって一方及び／又は他方
の半アレイの非同期モードに従ってのメモリ装置の機能
を互換性あるものとさせる。
【００２０】これら２つの半アレイ即ちバンクの内容、
又は好適実施例によれば、インターリーブ型メモリ装置
において通常行われていることとは異なり、第一バンク
のカウンタ及び第二バンクのアドレスカウンタの機能を
具備するより簡単なレジスタが互いに別々にインクリメ
ントされ、従って既に第一（非同期）読取サイクルから
２つのバンクに関しての読取がアウトフェージングされ
る。
又は好適実施例によれば、インターリーブ型メモリ装置
において通常行われていることとは異なり、第一バンク
のカウンタ及び第二バンクのアドレスカウンタの機能を
具備するより簡単なレジスタが互いに別々にインクリメ
ントされ、従って既に第一（非同期）読取サイクルから
２つのバンクに関しての読取がアウトフェージングされ
る。
【００２１】従って、本発明のメモリ装置は、任意の時
間において同期モード読取フェーズへ完全にスイッチす
ることが可能であり、実際的にこのようなモードへのア
クセス時間を半分にさせている。
間において同期モード読取フェーズへ完全にスイッチす
ることが可能であり、実際的にこのようなモードへのア
クセス時間を半分にさせている。
【００２２】夫々、非同期ランダムアクセスモードに基
づく及び同期バーストアクセスモードに基づくこれら２
つの異なる読取処理は互いに完全に調和しており且つ時
間に関して交替的且つインターリーブ型の展開を有して
いる。
づく及び同期バーストアクセスモードに基づくこれら２
つの異なる読取処理は互いに完全に調和しており且つ時
間に関して交替的且つインターリーブ型の展開を有して
いる。
【００２３】本発明のアーキテクチャは最適な性能を与
え、標準の非同期ランダムアクセスメモリとして又は同
期的バーストアクセスメモリとして機能すべく命令され
るか否かに拘わらずに、本装置の二価的特性によってど
のような尺度においても妥協しているものではない。
え、標準の非同期ランダムアクセスメモリとして又は同
期的バーストアクセスメモリとして機能すべく命令され
るか否かに拘わらずに、本装置の二価的特性によってど
のような尺度においても妥協しているものではない。
【００２４】本メモリの制御回路は、２つの標準的な外
部コマンド、即ちＡＬＥ及びＲＤ信号の使用の特定のプ
ロトコルによって必要とされる読取モード及びアクセス
のタイプを認識する。
部コマンド、即ちＡＬＥ及びＲＤ信号の使用の特定のプ
ロトコルによって必要とされる読取モード及びアクセス
のタイプを認識する。
【００２５】標準的な読取サイクル（非同期モード）の
開始は、ＡＬＥ信号が高論理レベル「１」を取る場合に
行われる。ＡＬＥ信号が論理「１」ヘスイッチングする
と、本メモリは（その入力ラッチにおいて）所望のアド
レスを採取し且つ同時的に両方のバンクの検知回路を開
始させる。勿論、第一サイクルは、常に、非同期的であ
り且つ２つのバンクのセンスアンプの独立したアレイは
同時的に活性化される。
開始は、ＡＬＥ信号が高論理レベル「１」を取る場合に
行われる。ＡＬＥ信号が論理「１」ヘスイッチングする
と、本メモリは（その入力ラッチにおいて）所望のアド
レスを採取し且つ同時的に両方のバンクの検知回路を開
始させる。勿論、第一サイクルは、常に、非同期的であ
り且つ２つのバンクのセンスアンプの独立したアレイは
同時的に活性化される。
【００２６】ＡＬＥ信号がそのレスト（休止）条件、即
ち論理「０」状態へリターン即ち復帰しない場合には、
２つのバンクのセンスアンプはそれらの夫々の読取動作
を完了し、各々が標準の非同期メモリにおいて発生する
のと同一の態様でそれ自身の自己適応性回路に従って展
開する。
ち論理「０」状態へリターン即ち復帰しない場合には、
２つのバンクのセンスアンプはそれらの夫々の読取動作
を完了し、各々が標準の非同期メモリにおいて発生する
のと同一の態様でそれ自身の自己適応性回路に従って展
開する。
【００２７】これらの読取動作の終わりにおいて、アド
レスの最小桁ビットの値によって決定される現在優先状
態にあるバンクのみが読取データを内部データバス上へ
配置させるべくイネーブルされ、即ち、ＡＤＤ＜０＞＝
０はＥＶＥＮバンクの優先性を確立し且つＡＤＤ＜０＞
＝１はＯＤＤバンクの優先性を確立する。
レスの最小桁ビットの値によって決定される現在優先状
態にあるバンクのみが読取データを内部データバス上へ
配置させるべくイネーブルされ、即ち、ＡＤＤ＜０＞＝
０はＥＶＥＮバンクの優先性を確立し且つＡＤＤ＜０＞
＝１はＯＤＤバンクの優先性を確立する。
【００２８】これらの条件下において、読取励起信号Ｒ
Ｄはアクティブ低出力イネーブルコマンドとして動作
し、即ち、論理「０」レベルにある場合には、現在優先
状態にあるバンクのデータが出力バッファへ転送され、
従って、外部世界に対して使用可能なものとされる。
Ｄはアクティブ低出力イネーブルコマンドとして動作
し、即ち、論理「０」レベルにある場合には、現在優先
状態にあるバンクのデータが出力バッファへ転送され、
従って、外部世界に対して使用可能なものとされる。
【００２９】最初の読取サイクル期間中か又はその後の
ｎ番目の非同期ランダムアクセス読取サイクル期間中に
ＡＬＥ信号が論理「０」レベルへスイッチバックする
と、該制御回路はこのような発生を本メモリのバースト
アクセスモードへの及び同期的読取モードへの変更に対
する要求として解釈する。
ｎ番目の非同期ランダムアクセス読取サイクル期間中に
ＡＬＥ信号が論理「０」レベルへスイッチバックする
と、該制御回路はこのような発生を本メモリのバースト
アクセスモードへの及び同期的読取モードへの変更に対
する要求として解釈する。
【００３０】このような場合においては、該制御回路は
現在優先状態にないバンクのアドレスカウンタに対して
（又は、オプションとして、機能的に等価なレジスタに
対して）第一インクリメントパルスを発生する。そうす
る場合に、現在優先状態にあるバンクがメモリの出力へ
そのデータを供給するために最初に呼ばれるものである
ことを考慮し、該バンク上のデータの読取が展開され、
且つ同時的に、他方のバンク上において行われるべき連
続的な読取に対するインクリメントされたアドレスが予
め調整される（同期的バーストインターリーブ型読取モ
ードの開始）。
現在優先状態にないバンクのアドレスカウンタに対して
（又は、オプションとして、機能的に等価なレジスタに
対して）第一インクリメントパルスを発生する。そうす
る場合に、現在優先状態にあるバンクがメモリの出力へ
そのデータを供給するために最初に呼ばれるものである
ことを考慮し、該バンク上のデータの読取が展開され、
且つ同時的に、他方のバンク上において行われるべき連
続的な読取に対するインクリメントされたアドレスが予
め調整される（同期的バーストインターリーブ型読取モ
ードの開始）。
【００３１】本アーキテクチャの重要な側面によれば、
現在優先状態にないバンクのアドレスカウンタ（又はレ
ジスタ）に対する同一のインクリメントパルスが該バン
クの夫々の読取回路も励起する。
現在優先状態にないバンクのアドレスカウンタ（又はレ
ジスタ）に対する同一のインクリメントパルスが該バン
クの夫々の読取回路も励起する。
【００３２】該アドレスカウンタインクリメントパルス
によって励起されると、特別に修正されたＡＴＤ発生器
がダミーＡＴＤパルスを発生し、それは内部的励起に起
因するものであり且つ優先状態にないバンクへ及びその
デコーディング及び検知回路へ専ら供給される。
によって励起されると、特別に修正されたＡＴＤ発生器
がダミーＡＴＤパルスを発生し、それは内部的励起に起
因するものであり且つ優先状態にないバンクへ及びその
デコーディング及び検知回路へ専ら供給される。
【００３３】このように、優先状態にないバンクのセン
スアンプからなるアレイ、相対的検知制御回路及び等化
ダミー構造等がアドレスカウンタインクリメントパルス
を通常の非同期読取サイクル要求として解釈し、且つ、
他方のバンクのものから完全に独立している現在優先状
態にあるバンクのセンスアンプがそれらの読取処理にお
いての展開を継続する間に再開始する。
スアンプからなるアレイ、相対的検知制御回路及び等化
ダミー構造等がアドレスカウンタインクリメントパルス
を通常の非同期読取サイクル要求として解釈し、且つ、
他方のバンクのものから完全に独立している現在優先状
態にあるバンクのセンスアンプがそれらの読取処理にお
いての展開を継続する間に再開始する。
【００３４】本メモリの制御回路は優先状態にあるバン
クの検知制御から来る信号を継続してモニタし、且つ該
検知制御回路が読取データを夫々のセンスアンプと直接
的にカスケード状態にあるラッチへ転送するためのＳＡ
ｌａｔｃｈ信号を供給するやいなや、出力上にデータの
ローディングを命令するパルス、即ちＬＯＡＤパルスを
発生する。このように、該機能はバーストインターリー
ブ型アクセスモードへエンターする。
クの検知制御から来る信号を継続してモニタし、且つ該
検知制御回路が読取データを夫々のセンスアンプと直接
的にカスケード状態にあるラッチへ転送するためのＳＡ
ｌａｔｃｈ信号を供給するやいなや、出力上にデータの
ローディングを命令するパルス、即ちＬＯＡＤパルスを
発生する。このように、該機能はバーストインターリー
ブ型アクセスモードへエンターする。
【００３５】ＬＯＡＤパルスの終了は丁度読取サイクル
を終了したバンクが新たな読取サイクルを開始するため
に使用可能であることを確立する。従って、このような
バンクのカウンタ（又は等価なレジスタ）に対してのみ
新たなアドレスカウンタインクリメント信号が発生さ
れ、それは、順番にアップデートされる内部アドレスの
発生を励起することのほかに、専らこのようなバンクの
回路へ送給される内部励起（ダミー）によっての新たな
ＡＴＤパルスを発生させる。
を終了したバンクが新たな読取サイクルを開始するため
に使用可能であることを確立する。従って、このような
バンクのカウンタ（又は等価なレジスタ）に対してのみ
新たなアドレスカウンタインクリメント信号が発生さ
れ、それは、順番にアップデートされる内部アドレスの
発生を励起することのほかに、専らこのようなバンクの
回路へ送給される内部励起（ダミー）によっての新たな
ＡＴＤパルスを発生させる。
【００３６】これらのアドレスカウンタインクリメント
パルスの連続性は、又、交替的な態様でこれら２つのバ
ンクの間で優先性を切り替える機能を有している。実際
に、第一バンクが読取サイクルを終了し且つ新たなもの
を開始せんとするので、優先状態になかったバンクであ
ってとかくするうちにそのアップデートされたアドレス
に関して再開始したバンクが優先性を取る。
パルスの連続性は、又、交替的な態様でこれら２つのバ
ンクの間で優先性を切り替える機能を有している。実際
に、第一バンクが読取サイクルを終了し且つ新たなもの
を開始せんとするので、優先状態になかったバンクであ
ってとかくするうちにそのアップデートされたアドレス
に関して再開始したバンクが優先性を取る。
【００３７】従って、本メモリの制御回路は、再度、こ
のようなバンクの検知制御の非同期的及び自己適合的構
造から来る情報及び新たなＬＯＡＤパルスの発生によっ
てこのようなバンクのデータを出力に配置させるための
外部コマンドＲＤによる許可を待機する。
のようなバンクの検知制御の非同期的及び自己適合的構
造から来る情報及び新たなＬＯＡＤパルスの発生によっ
てこのようなバンクのデータを出力に配置させるための
外部コマンドＲＤによる許可を待機する。
【００３８】ここから後は、上述したステップが無限に
繰り返すことが可能であり、シーケンスを交替させる。
繰り返すことが可能であり、シーケンスを交替させる。
【００３９】好適実施例によれば、外部的に要求された
アドレスを獲得するラッチ内の遷移を検知する回路が、
ランダムアクセスフェーズ期間中に外部から新たなアド
レスを獲得する場合、又は順次アクセスフェーズ期間中
に２つのバンクの一方又は他方のアドレスカウンタのイ
ンクリメントの場合のほかに、外部コマンドＡＬＥ＝０
でスタンバイの状態から再度エンターするフェーズ期間
中に、出力のスイッチングの場合においても検知信号Ａ
ＴＤを発生する。このことは、有用なレジューム（再
開）及びリカバリー（回復）機能性を与え、順次読取を
インタラプトし且つメモリのスタンバイフェーズにエン
ターする時にＲＤコマンドの論理状態に依存してスタン
バイフェーズにエンターする前に最後の読取データ又は
順番に連続するアドレスに関するデータを出力において
発生させる。
アドレスを獲得するラッチ内の遷移を検知する回路が、
ランダムアクセスフェーズ期間中に外部から新たなアド
レスを獲得する場合、又は順次アクセスフェーズ期間中
に２つのバンクの一方又は他方のアドレスカウンタのイ
ンクリメントの場合のほかに、外部コマンドＡＬＥ＝０
でスタンバイの状態から再度エンターするフェーズ期間
中に、出力のスイッチングの場合においても検知信号Ａ
ＴＤを発生する。このことは、有用なレジューム（再
開）及びリカバリー（回復）機能性を与え、順次読取を
インタラプトし且つメモリのスタンバイフェーズにエン
ターする時にＲＤコマンドの論理状態に依存してスタン
バイフェーズにエンターする前に最後の読取データ又は
順番に連続するアドレスに関するデータを出力において
発生させる。
【００４０】別の好適実施例によれば、本メモリはＡＬ
Ｅコマンドを通常「フィルタ」するメモリ装置のイネー
ブル用コマンドＣＥｎと共同して、メモリを宛先とする
外部コマンドＡＬＥのインパルスをシステムのその他の
装置を宛先とするインパルスから区別する特別の回路を
有している。
Ｅコマンドを通常「フィルタ」するメモリ装置のイネー
ブル用コマンドＣＥｎと共同して、メモリを宛先とする
外部コマンドＡＬＥのインパルスをシステムのその他の
装置を宛先とするインパルスから区別する特別の回路を
有している。
【００４１】更に別の好適実施例によれば、本メモリは
メモリの２つのバンクのアドレスカウンタにおけるキャ
リー発生を加速させる特別の回路を有している。
メモリの２つのバンクのアドレスカウンタにおけるキャ
リー発生を加速させる特別の回路を有している。
【００４２】別の実施例によれば、本メモリは、両方の
バンクによって共用されるある回路の管理を最適化させ
るために、内部的に発生された信号及び外部的コマンド
に基づいて同期信号を発生するための特別の回路を有し
ている。
バンクによって共用されるある回路の管理を最適化させ
るために、内部的に発生された信号及び外部的コマンド
に基づいて同期信号を発生するための特別の回路を有し
ている。
【００４３】
【発明の実施の形態】図３のブロック図を参照すると、
本発明のメモリアーキテクチャは、外部から獲得された
メモリアドレスの変化を検知した場合に発生され、その
ような場合に、両方のバンクＥＶＥＮ ＭＡＴＲＩＸ及
びＯＤＤ ＭＡＴＲＩＸの回路へ送られて夫々の検知構
造を同時的にイネーブルさせるべくＡＴＤ信号を発生す
るためにメインの外部コマンドＡＬＥによるランダムア
クセスのフェーズにおいてイネーブルされるか、又は、
後により詳細に説明するように、本メモリの制御回路の
ブロックＩＮＣ ＰＵＬＳＥＲによって順次アクセスフ
ェーズ期間中に発生される現在優先状態にない一方又は
他方のバンクのアドレスカウンタの夫々のインクリメン
トパルスＩＮＣ Ｅ又はＩＮＣ Ｏによってプライオリ
ティ（ＰＲＩＯＲＩＴＹ）即ち優先状態にないバンクの
回路に対して特定的なダミーＡＴＤ信号を発生するため
に励起される外部アドレス遷移ＡＴＤ ＧＥＮを検知す
る回路を有しているという事実によって表される基本的
な側面によって通常のバースト・インターリーブ型メモ
リアーキテクチャと区別される。
本発明のメモリアーキテクチャは、外部から獲得された
メモリアドレスの変化を検知した場合に発生され、その
ような場合に、両方のバンクＥＶＥＮ ＭＡＴＲＩＸ及
びＯＤＤ ＭＡＴＲＩＸの回路へ送られて夫々の検知構
造を同時的にイネーブルさせるべくＡＴＤ信号を発生す
るためにメインの外部コマンドＡＬＥによるランダムア
クセスのフェーズにおいてイネーブルされるか、又は、
後により詳細に説明するように、本メモリの制御回路の
ブロックＩＮＣ ＰＵＬＳＥＲによって順次アクセスフ
ェーズ期間中に発生される現在優先状態にない一方又は
他方のバンクのアドレスカウンタの夫々のインクリメン
トパルスＩＮＣ Ｅ又はＩＮＣ Ｏによってプライオリ
ティ（ＰＲＩＯＲＩＴＹ）即ち優先状態にないバンクの
回路に対して特定的なダミーＡＴＤ信号を発生するため
に励起される外部アドレス遷移ＡＴＤ ＧＥＮを検知す
る回路を有しているという事実によって表される基本的
な側面によって通常のバースト・インターリーブ型メモ
リアーキテクチャと区別される。
【００４４】第二の基本的な区別は、該２つのバンクの
デコーディング及び読取構造が互いに完全に別々のもの
であり且つ独立しているという事実によって表される。
各々は、その出力が別個のロード信号ＬＯＡＤ Ｅ及び
ＬＯＡＤ ＯによってイネーブルされるバッファＳＡ
ＬＡＴＣＨＥＳからなる関連するアレイと共にセンスア
ンプＥＶＥＮ ＳＩＤＥ １６ ＳＡ及びＯＤＤ ＳＩ
ＤＥ １６ ＳＡからなるそれ自身のアレイと、それ自
身のダミーワード線ＥＶ ＷＬ ＯＫ及びＯＤ ＷＬ Ｏ
Ｄと、それ自身のダミーセンスアンプＥＶ ＳＡ−ＤＵ
ＭＭＹ及びＯＤ ＳＡ−ＤＵＭＭＹとを有しており、こ
れらは、夫々のバッファ（ＳＡ ＬＡＴＣＨＥＳ）内の
読取データのローディング及び検知フェーズの終わりに
おいて読取をイネーブルさせるためにそれ自身の論理回
路ＥＶ ＳＥＮＳＥ−ＣＯＮ及びＯＤ ＳＥＮＳＥ−Ｃ
ＯＮの及び該ブロックのアレイのセンスアンプの等化を
制御する。
デコーディング及び読取構造が互いに完全に別々のもの
であり且つ独立しているという事実によって表される。
各々は、その出力が別個のロード信号ＬＯＡＤ Ｅ及び
ＬＯＡＤ ＯによってイネーブルされるバッファＳＡ
ＬＡＴＣＨＥＳからなる関連するアレイと共にセンスア
ンプＥＶＥＮ ＳＩＤＥ １６ ＳＡ及びＯＤＤ ＳＩ
ＤＥ １６ ＳＡからなるそれ自身のアレイと、それ自
身のダミーワード線ＥＶ ＷＬ ＯＫ及びＯＤ ＷＬ Ｏ
Ｄと、それ自身のダミーセンスアンプＥＶ ＳＡ−ＤＵ
ＭＭＹ及びＯＤ ＳＡ−ＤＵＭＭＹとを有しており、こ
れらは、夫々のバッファ（ＳＡ ＬＡＴＣＨＥＳ）内の
読取データのローディング及び検知フェーズの終わりに
おいて読取をイネーブルさせるためにそれ自身の論理回
路ＥＶ ＳＥＮＳＥ−ＣＯＮ及びＯＤ ＳＥＮＳＥ−Ｃ
ＯＮの及び該ブロックのアレイのセンスアンプの等化を
制御する。
【００４５】３番目の基本的な側面は、外部コマンドＡ
ＬＥ及びＲＤの使用の特定のプロトコルの機能において
要求される読取モードのタイプを判別し、且つ本メモリ
のランダムアクセス非同期動作モードのフェーズ期間中
に両方のバンクのデコーディング及び読取構造ヘＡＴＤ
信号が送られるという事実にも拘わらずに、出力へ向か
って送給されるべき正しいデータの選択を行うために共
同的に特別のブロックＬＯＡＤ ＰＵＬＳＥＲによって
内部データバス上にデータのロード信号ＬＯＡＤ Ｅ及
びＬＯＡＤ Ｏを発生する本発明のメモリの制御回路の
能力である。
ＬＥ及びＲＤの使用の特定のプロトコルの機能において
要求される読取モードのタイプを判別し、且つ本メモリ
のランダムアクセス非同期動作モードのフェーズ期間中
に両方のバンクのデコーディング及び読取構造ヘＡＴＤ
信号が送られるという事実にも拘わらずに、出力へ向か
って送給されるべき正しいデータの選択を行うために共
同的に特別のブロックＬＯＡＤ ＰＵＬＳＥＲによって
内部データバス上にデータのロード信号ＬＯＡＤ Ｅ及
びＬＯＡＤ Ｏを発生する本発明のメモリの制御回路の
能力である。
【００４６】図４を参照すると、インターリーブ型メモ
リアレイが分割されている２つのバンクは概略的にＡ及
びＢで識別してあり、且つ既に上述したことを思い起こ
すと、ロードパルスＬＯＡＤ−Ａ又はＬＯＡＤ−Ｂの終
わりは、現在優先状態にあるバンクと関連して、新たな
読取サイクルを開始させるために丁度読取サイクルを終
了したバンクを使用可能であることを確立し、本メモリ
の制御回路の専用のブロックによってこのようなバンク
のカウンタ（又は等価なレジスタ）に対してのみ新たな
アドレスカウンタインクリメントパルスＩＮＣ−Ａ又は
ＩＮＣ−Ｂを発生し、それはこのようなバンクに対して
専用のダミーＡＴＤ−Ａ又はＡＴＤ−Ｂパルスの専用の
回路ＡＴＤ ＧＥＮの一部による発生により新たにアッ
プデートされた内部アドレスの発生を励起する。
リアレイが分割されている２つのバンクは概略的にＡ及
びＢで識別してあり、且つ既に上述したことを思い起こ
すと、ロードパルスＬＯＡＤ−Ａ又はＬＯＡＤ−Ｂの終
わりは、現在優先状態にあるバンクと関連して、新たな
読取サイクルを開始させるために丁度読取サイクルを終
了したバンクを使用可能であることを確立し、本メモリ
の制御回路の専用のブロックによってこのようなバンク
のカウンタ（又は等価なレジスタ）に対してのみ新たな
アドレスカウンタインクリメントパルスＩＮＣ−Ａ又は
ＩＮＣ−Ｂを発生し、それはこのようなバンクに対して
専用のダミーＡＴＤ−Ａ又はＡＴＤ−Ｂパルスの専用の
回路ＡＴＤ ＧＥＮの一部による発生により新たにアッ
プデートされた内部アドレスの発生を励起する。
【００４７】これらの相次ぐインクリメントパルス、即
ち交互のＩＮＣ−Ａ及びＩＮＣ−Ｂは、又、２つのバン
クＡ及びＢの間での優先状態を切り替える効果を有して
いる。実際に、１つのバンクが読取サイクルを終了し且
つ新たな読取サイクルを開始せんとするので、それまで
優先状態になく且つそうこうするうちにアップデートさ
れたアドレスで再開始した他方のバンクがいまや優先状
態を取ることが可能である。
ち交互のＩＮＣ−Ａ及びＩＮＣ−Ｂは、又、２つのバン
クＡ及びＢの間での優先状態を切り替える効果を有して
いる。実際に、１つのバンクが読取サイクルを終了し且
つ新たな読取サイクルを開始せんとするので、それまで
優先状態になく且つそうこうするうちにアップデートさ
れたアドレスで再開始した他方のバンクがいまや優先状
態を取ることが可能である。
【００４８】本メモリの制御回路はこのような他方のバ
ンクの検知制御回路の非同期的且つ自己適応的な構造か
ら来る情報か、又は夫々の新たなロードパルスＬＯＡＤ
−Ａ又はＬＯＡＤ−Ｂの発生によってこのようなバンク
のデータを出力に配置させるために外部コマンドＲＤに
よる許可のいずれかを待機する状態を維持する。
ンクの検知制御回路の非同期的且つ自己適応的な構造か
ら来る情報か、又は夫々の新たなロードパルスＬＯＡＤ
−Ａ又はＬＯＡＤ−Ｂの発生によってこのようなバンク
のデータを出力に配置させるために外部コマンドＲＤに
よる許可のいずれかを待機する状態を維持する。
【００４９】従って、このようなバーストタイプアクセ
スのフェーズにおいては、外部コマンドＲＤによって励
起されるインターリーブ型メモリは、一方のバンクに関
する読取と他方のバンクに関する読取とを交互に行うこ
とによって全体的なアレイを読取ることが可能である。
スのフェーズにおいては、外部コマンドＲＤによって励
起されるインターリーブ型メモリは、一方のバンクに関
する読取と他方のバンクに関する読取とを交互に行うこ
とによって全体的なアレイを読取ることが可能である。
【００５０】標準の外部コマンドＡＬＥ，ＣＥｎ，ＲＤ
／ＯＥｎの機能において本発明のメモリ装置内において
実施される動作全体は、当業者によってすぐさま理解さ
れる一般的に使用されている記号を使用して図５のフロ
ーチャートに示してある。
／ＯＥｎの機能において本発明のメモリ装置内において
実施される動作全体は、当業者によってすぐさま理解さ
れる一般的に使用されている記号を使用して図５のフロ
ーチャートに示してある。
【００５１】このフローチャートにおいては、更に、現
在優先状態にない一方又は他方のバンクに対しての別個
のダミーＡＴＤパルスの発生によってＡＬＥ信号が低状
態へ復帰した場合にバーストインターリーブ型アクセス
モードへの究極的なスイッチングの場合に対してのみな
らず、外部からのアドレスの獲得の機能において２つの
バンクＯＤＤ又はＥＶＥＮのうちの一方又は他方への常
に存在する最初のランダムモード非同期アクセス（ラン
ダムアクセス非同期読取モードはＡＬＥ信号が高状態に
止まる限り継続することが可能であり、本発明のインタ
ーリーブ型メモリアレイの各バンクはそのデコーディン
グ及び読取構造の完全なる独立性のために標準の非同期
メモリとして動作する）の場合に対して関連する内部的
に発生される信号の展開も示してある。
在優先状態にない一方又は他方のバンクに対しての別個
のダミーＡＴＤパルスの発生によってＡＬＥ信号が低状
態へ復帰した場合にバーストインターリーブ型アクセス
モードへの究極的なスイッチングの場合に対してのみな
らず、外部からのアドレスの獲得の機能において２つの
バンクＯＤＤ又はＥＶＥＮのうちの一方又は他方への常
に存在する最初のランダムモード非同期アクセス（ラン
ダムアクセス非同期読取モードはＡＬＥ信号が高状態に
止まる限り継続することが可能であり、本発明のインタ
ーリーブ型メモリアレイの各バンクはそのデコーディン
グ及び読取構造の完全なる独立性のために標準の非同期
メモリとして動作する）の場合に対して関連する内部的
に発生される信号の展開も示してある。
【００５２】混合（アナログ・デジタル）シミュレーシ
ョンに従ってバーストアクセス同期読取モード動作フェ
ーズ期間中の本インターリーブ型メモリの動作において
関与する基本的な信号を、当業者にとってすぐに理解さ
れる一般的な記号法を使用して図６に示してある。
ョンに従ってバーストアクセス同期読取モード動作フェ
ーズ期間中の本インターリーブ型メモリの動作において
関与する基本的な信号を、当業者にとってすぐに理解さ
れる一般的な記号法を使用して図６に示してある。
【００５３】外部コマンドＡＬＥ，ＲＤ，ＣＥｎは図７
に示したプロトコルに従う可能な動作モードのうちの１
つ又は別のものにおいて本発明のインターリーブ型メモ
リの機能を制御する。
に示したプロトコルに従う可能な動作モードのうちの１
つ又は別のものにおいて本発明のインターリーブ型メモ
リの機能を制御する。
【００５４】図７は、明らかに常に非同期的特性のもの
であり且つ一般的にＭＩＳＳサイクルとして呼称される
第一読取サイクル期間中において、どのようにして外部
アドレスの取得がＡＬＥパルスと一致して行われるか、
及びその後に、ＨＩＴサイクルとして一般的に呼称され
る究極的な同期読取サイクル期間中に、ＲＤ信号のみの
各サイクルにおいてどのようにして２つのバンクＥＶＥ
Ｎ及びＯＤＤがそれら自身（内部）アドレスを自己イン
クリメントし且つその結果読取サイクルを実施するかを
明確に示している。
であり且つ一般的にＭＩＳＳサイクルとして呼称される
第一読取サイクル期間中において、どのようにして外部
アドレスの取得がＡＬＥパルスと一致して行われるか、
及びその後に、ＨＩＴサイクルとして一般的に呼称され
る究極的な同期読取サイクル期間中に、ＲＤ信号のみの
各サイクルにおいてどのようにして２つのバンクＥＶＥ
Ｎ及びＯＤＤがそれら自身（内部）アドレスを自己イン
クリメントし且つその結果読取サイクルを実施するかを
明確に示している。
【００５５】このアプローチはサイクル時間を実効的に
半分にすることを可能としている。
半分にすることを可能としている。
【００５６】好適実施例によれば、本メモリ装置はシー
ケンシャル即ち順次的読取フェーズの中断を行うことを
可能とし、即ち、外部信号ＡＬＥが０に等しいままであ
る場合、即ちＡＬＥ＝０である場合に、１つ又は幾つか
のスタンバイインターバル（期間）と共に、その終わり
において、それが中断された位置から順次的読取を再開
することが可能であり（ＲＥＳＵＭＥ ＣＹＣＬＥ）、
スタンバイ条件にエンターする前のＲＤ信号状態に依存
して、最後に読取ったデータか又は次のアドレスに関す
るデータを出力に配置させる。即ち、 ※スタンバイの開始前においてＲＤ＝１である場合に
は、バーストタイプアクセスを開始する場合に、最後の
読取データが図８に示したように出力において再生さ
れ、 ※スタンバイインターバルの開始前においてＲＤ＝０で
ある場合には、バーストタイプアクセスが再開される
と、最後の読取データに続くデータが図９に示したよう
に出力上にロードされる。
ケンシャル即ち順次的読取フェーズの中断を行うことを
可能とし、即ち、外部信号ＡＬＥが０に等しいままであ
る場合、即ちＡＬＥ＝０である場合に、１つ又は幾つか
のスタンバイインターバル（期間）と共に、その終わり
において、それが中断された位置から順次的読取を再開
することが可能であり（ＲＥＳＵＭＥ ＣＹＣＬＥ）、
スタンバイ条件にエンターする前のＲＤ信号状態に依存
して、最後に読取ったデータか又は次のアドレスに関す
るデータを出力に配置させる。即ち、 ※スタンバイの開始前においてＲＤ＝１である場合に
は、バーストタイプアクセスを開始する場合に、最後の
読取データが図８に示したように出力において再生さ
れ、 ※スタンバイインターバルの開始前においてＲＤ＝０で
ある場合には、バーストタイプアクセスが再開される
と、最後の読取データに続くデータが図９に示したよう
に出力上にロードされる。
【００５７】対照的に、外部信号ＡＬＥが高状態に止ま
る限り、即ちＡＬＥ＝１である限り、本発明メモリは完
全にスタンダードの非同期メモリとして継続的に機能す
ることが可能である。
る限り、即ちＡＬＥ＝１である限り、本発明メモリは完
全にスタンダードの非同期メモリとして継続的に機能す
ることが可能である。
【００５８】これら全ての異なる状態の管理は本メモリ
装置が動作すべく呼び出すことが可能な全ての動作条件
下においての競合を防止する内部プロトコルに従って制
御回路によって実施される。
装置が動作すべく呼び出すことが可能な全ての動作条件
下においての競合を防止する内部プロトコルに従って制
御回路によって実施される。
【００５９】上述したように、これら２つのバンクは独
立しており且つ相関していない読取経路を有しており、
且つ読取回路の非同期制御と結合したメモリの制御回路
ＴＩＭＩＮＧによって実現されている特別の論理アルゴ
リズムに基づいて非同期動作モードとの完全なる互換性
即ち適合性を有している。
立しており且つ相関していない読取経路を有しており、
且つ読取回路の非同期制御と結合したメモリの制御回路
ＴＩＭＩＮＧによって実現されている特別の論理アルゴ
リズムに基づいて非同期動作モードとの完全なる互換性
即ち適合性を有している。
【００６０】本メモリの制御回路（ＴＩＭＩＮＧ）
本メモリの制御回路ＴＩＭＩＮＧは、本メモリが外部コ
マンドＡＬＥ及びＲＤによって機能すべく要求される動
作モードを認識することによって、以下の主要な機能を
実施する。
マンドＡＬＥ及びＲＤによって機能すべく要求される動
作モードを認識することによって、以下の主要な機能を
実施する。
【００６１】※別個のインクリメントパルスＩＮＣ Ｅ
ＶＥＮ及びＩＮＣ ＯＤＤを発生することによってＥＶ
ＥＮバンクカウンタをインクリメントし且つＯＤＤバン
クレジスタ上のアドレスをアップデートし、 ※検知制御から来る信号及び外部信号ＡＬＥ及びＲＤの
機能において主要なロード信号ＬＯＡＤを発生し、 ※外部プロトコル信号（ＲＤ）に関連して読取状態の機
能においてそれらを予測又は拡張する夫々のバンク上で
読取ったデータに対して特定のロードコマンド、即ちＬ
ＯＡＤ ＥＶＥＮ又はＬＯＡＤ ＯＤＤを交互に発生す
るためにプライオリティ（優先状態）の機能において主
要なロード信号ＬＯＡＤを処理し、 ※コマンド信号ＤＬＡＴＣＨＮによって外側から出力レ
ジスタ内に包含されているデータの可視性の瞬間を確立
し、 ※スタンダードの非同期メモリの全てのテストモードと
の本メモリの互換性を確保し、 ※全ての内部アルゴリズムとの互換性（適合性）を確保
する。
ＶＥＮ及びＩＮＣ ＯＤＤを発生することによってＥＶ
ＥＮバンクカウンタをインクリメントし且つＯＤＤバン
クレジスタ上のアドレスをアップデートし、 ※検知制御から来る信号及び外部信号ＡＬＥ及びＲＤの
機能において主要なロード信号ＬＯＡＤを発生し、 ※外部プロトコル信号（ＲＤ）に関連して読取状態の機
能においてそれらを予測又は拡張する夫々のバンク上で
読取ったデータに対して特定のロードコマンド、即ちＬ
ＯＡＤ ＥＶＥＮ又はＬＯＡＤ ＯＤＤを交互に発生す
るためにプライオリティ（優先状態）の機能において主
要なロード信号ＬＯＡＤを処理し、 ※コマンド信号ＤＬＡＴＣＨＮによって外側から出力レ
ジスタ内に包含されているデータの可視性の瞬間を確立
し、 ※スタンダードの非同期メモリの全てのテストモードと
の本メモリの互換性を確保し、 ※全ての内部アルゴリズムとの互換性（適合性）を確保
する。
【００６２】図１０は制御回路ＴＩＭＩＮＧの機能的ブ
ロック図であり、そこには主要な機能的ブロック及び基
本的な信号が示されている。これらのブロックが互いに
相互作用する内部プロトコルを説明する前に、単独の機
能ブロックによって実施される機能及び内部的に発生さ
れる信号について予備的な説明を以下に行う。
ロック図であり、そこには主要な機能的ブロック及び基
本的な信号が示されている。これらのブロックが互いに
相互作用する内部プロトコルを説明する前に、単独の機
能ブロックによって実施される機能及び内部的に発生さ
れる信号について予備的な説明を以下に行う。
【００６３】プライオリティＭＮＧ（優先状態管理）
上述した如く、読取動作は両方の半アレイＥＶＥＮ及び
ＯＤＤ上において同時的に行うことが可能であり（非同
期モード）、又はフェーズがずれた状態又は交替的な態
様（同期モード）で行うことが可能である。然しなが
ら、いずれの時間においても、プロトコルによってその
ように要求される場合には、２つのバンクのうちの１つ
のみが出力データレジスタをアップデートすることが許
可される。
ＯＤＤ上において同時的に行うことが可能であり（非同
期モード）、又はフェーズがずれた状態又は交替的な態
様（同期モード）で行うことが可能である。然しなが
ら、いずれの時間においても、プロトコルによってその
ように要求される場合には、２つのバンクのうちの１つ
のみが出力データレジスタをアップデートすることが許
可される。
【００６４】このブロックは２つの信号、即ちＰＲＩＯ
ＲＩＴＹ ＩＮＣ及びＰＲＩＯＲＩＴＹを発生し、それ
らは、実質的に、読取が行われているバンクに対しての
ポインタの機能を有している。これら２つの信号の主要
な機能は以下のとおりである。
ＲＩＴＹ ＩＮＣ及びＰＲＩＯＲＩＴＹを発生し、それ
らは、実質的に、読取が行われているバンクに対しての
ポインタの機能を有している。これら２つの信号の主要
な機能は以下のとおりである。
【００６５】※新たな読取サイクルを開始させるために
その内部アドレスをアップデートするバンクを指し示す
ことの管理（ＰＲＩＯＲＩＴＹ ＩＮＣ）、 ※全ての動作モード下における出力データレジスタのア
ップデートのチェック（ＰＲＩＯＲＩＴＹ）。
その内部アドレスをアップデートするバンクを指し示す
ことの管理（ＰＲＩＯＲＩＴＹ ＩＮＣ）、 ※全ての動作モード下における出力データレジスタのア
ップデートのチェック（ＰＲＩＯＲＩＴＹ）。
【００６６】注意すべきことであるが、信号ＰＲＩＯＲ
ＩＴＹによって発生されるアップデートは、インクリメ
ントの瞬間（一時的に次の）とは異なる瞬間（一時的に
前の）において行われる。特に、 ＰＲＩＯＲＩＴＹ ＩＮＣ ※非同期動作モード期間中（ＡＬＥ＝１）、何等機能を
有するものではなく、 ※同期動作モード期間中（ＡＬＥ＝０）、２つのバンク
のカウンタＥＶＥＮ ＣＯＵＮＴＥＲ及びＯＤＤ ＲＥ
ＧＩＳＴＥＲへ交互にインクリメントパルスを指向させ
る。
ＩＴＹによって発生されるアップデートは、インクリメ
ントの瞬間（一時的に次の）とは異なる瞬間（一時的に
前の）において行われる。特に、 ＰＲＩＯＲＩＴＹ ＩＮＣ ※非同期動作モード期間中（ＡＬＥ＝１）、何等機能を
有するものではなく、 ※同期動作モード期間中（ＡＬＥ＝０）、２つのバンク
のカウンタＥＶＥＮ ＣＯＵＮＴＥＲ及びＯＤＤ ＲＥ
ＧＩＳＴＥＲへ交互にインクリメントパルスを指向させ
る。
【００６７】ＰＲＩＯＲＩＴＹ
※非同期動作モード期間中（ＡＬＥ＝１）、２つのバン
クのうちの１つを選択しそれを出力バッファ内の読取デ
ータを書込むためにイネーブルさせ、 ※同期動作モード期間中（ＡＬＥ＝０）、出力における
データをアップデートするために現在プライオリティ即
ち優先状態にあるバンクを定義する。
クのうちの１つを選択しそれを出力バッファ内の読取デ
ータを書込むためにイネーブルさせ、 ※同期動作モード期間中（ＡＬＥ＝０）、出力における
データをアップデートするために現在プライオリティ即
ち優先状態にあるバンクを定義する。
【００６８】異なる動作モードにおけるこれら２つの信
号の展開は以下のごとくである。
号の展開は以下のごとくである。
【００６９】非同期モードにおいて、ＰＲＩＯＲＩＴＹ
ＩＮＣがディスエーブルされ、ＰＲＩＯＲＩＴＹ＝Ａ
０である。
ＩＮＣがディスエーブルされ、ＰＲＩＯＲＩＴＹ＝Ａ
０である。
【００７０】ＭＩＳＳサイクルにおいて、ＨＩＴ＝０→
ＰＲＩＯＲＩＴＹ ＩＮＣ≠Ａ０→ＰＲＩＯＲＩＴＹ＝
Ａ０ 最初の非同期ＭＩＳＳサイクル期間中に、これら２つの
信号は異なる論理レベルから開始し、即ち出力に配置さ
れる最初のデータはビットＡ０によって示されるバンク
に関連するものであり（ＰＲＩＯＲＩＴＹ＝Ａ０）、一
方内部アドレスのインクリメントは他方のバンク上で行
われる（ＰＲＩＯＲＩＴＹ ＩＮＣ≠Ａ０）。
ＰＲＩＯＲＩＴＹ ＩＮＣ≠Ａ０→ＰＲＩＯＲＩＴＹ＝
Ａ０ 最初の非同期ＭＩＳＳサイクル期間中に、これら２つの
信号は異なる論理レベルから開始し、即ち出力に配置さ
れる最初のデータはビットＡ０によって示されるバンク
に関連するものであり（ＰＲＩＯＲＩＴＹ＝Ａ０）、一
方内部アドレスのインクリメントは他方のバンク上で行
われる（ＰＲＩＯＲＩＴＹ ＩＮＣ≠Ａ０）。
【００７１】後の同期サイクルフェーズ期間中（最初の
インクリメントの終わりにおいてＨＩＴは論理「１」ヘ
スイッチする）、これら２つの信号のスイッチングは僅
かに異なる瞬間において発生し、且つ正確には以下の通
りである。
インクリメントの終わりにおいてＨＩＴは論理「１」ヘ
スイッチする）、これら２つの信号のスイッチングは僅
かに異なる瞬間において発生し、且つ正確には以下の通
りである。
【００７２】ＨＩＴサイクル
※ＰＲＩＯＲＩＴＹ ＩＮＣが各インクリメントの終わ
りにおいてスイッチし、 ※ＰＲＩＯＲＩＴＹは各インクリメントの開始において
スイッチし（２番目のスイッチングから開始する）、即
ち、出力におけるデータのローディングが終了し且つ次
のデータが必要とされる度にスイッチする。
りにおいてスイッチし、 ※ＰＲＩＯＲＩＴＹは各インクリメントの開始において
スイッチし（２番目のスイッチングから開始する）、即
ち、出力におけるデータのローディングが終了し且つ次
のデータが必要とされる度にスイッチする。
【００７３】基本的には、そのデータが出力に配置され
ねばならないバンク（ＰＲＩＯＲＩＴＹ）及び内部アド
レスをアップデートした後に新たな読取サイクルを開始
せねればならないバンク（ＰＲＩＯＲＩＴＹ ＩＮＣ）
を識別するために両方の信号が本システム内において使
用される。
ねばならないバンク（ＰＲＩＯＲＩＴＹ）及び内部アド
レスをアップデートした後に新たな読取サイクルを開始
せねればならないバンク（ＰＲＩＯＲＩＴＹ ＩＮＣ）
を識別するために両方の信号が本システム内において使
用される。
【００７４】サイクル及びポインタ管理回路（ＩＮＣ
ＰＵＬＳＥＲ） 本メモリの制御回路のこの機能的ブロックの主要な機能
は以下の通りである。
ＰＵＬＳＥＲ） 本メモリの制御回路のこの機能的ブロックの主要な機能
は以下の通りである。
【００７５】※ＥＶＥＮブロック又はＯＤＤブロックの
いずれかの内部アドレスカウンタのアップデートを励起
させるのに充分であるが最小の期間のインクリメントパ
ルスＩＮＣを発生すること、 ※２つのバンクＥＶＥＮ及びＯＤＤ上で新たな読取サイ
クルを開始させること、 ※ポインティング信号ＰＲＩＯＲＩＴＹ及びＰＲＩＯＲ
ＩＴＹ ＩＮＣのアップデートを励起すること、 ※１つの動作モードから別の動作モードへの通過の管理
（ＭＩＳＳ→ＨＩＴ）。
いずれかの内部アドレスカウンタのアップデートを励起
させるのに充分であるが最小の期間のインクリメントパ
ルスＩＮＣを発生すること、 ※２つのバンクＥＶＥＮ及びＯＤＤ上で新たな読取サイ
クルを開始させること、 ※ポインティング信号ＰＲＩＯＲＩＴＹ及びＰＲＩＯＲ
ＩＴＹ ＩＮＣのアップデートを励起すること、 ※１つの動作モードから別の動作モードへの通過の管理
（ＭＩＳＳ→ＨＩＴ）。
【００７６】非同期動作モード（ＭＩＳＳ）において
は、アドレスカウンタインクリメントパルスは発生され
ず且つ信号ＨＩＴは論理「０」に止まる。
は、アドレスカウンタインクリメントパルスは発生され
ず且つ信号ＨＩＴは論理「０」に止まる。
【００７７】ロードパルサー（ロードパルス発生器）
ロードパルサーの機能的ブロックの主要な機能は、異な
る動作モード、即ちＭＩＳＳサイクル及びＨＩＴサイク
ルの下で出力バッファ内に２つのバンクのうちのいずれ
か１つから読取ったデータをロードするのに必要な主要
なロード（ＬＯＡＤ）パルスを発生することである。こ
のような主要なロードパルスは、次いで、機能的ブロッ
クＢＵＦＦＯＵＴ ＣＴＲＬによって処理される。
る動作モード、即ちＭＩＳＳサイクル及びＨＩＴサイク
ルの下で出力バッファ内に２つのバンクのうちのいずれ
か１つから読取ったデータをロードするのに必要な主要
なロード（ＬＯＡＤ）パルスを発生することである。こ
のような主要なロードパルスは、次いで、機能的ブロッ
クＢＵＦＦＯＵＴ ＣＴＲＬによって処理される。
【００７８】ＢＵＦＦＯＵＴ ＣＴＲＬ
異なる動作条件、即ち非同期、同期、回復及び再開は、
本メモリの読取経路の適宜の制御によって管理される。
本メモリの読取経路の適宜の制御によって管理される。
【００７９】センスアンプとカスケード状態にある出力
ラッチが、究極的に、本メモリの２つのバンクに対して
共通の内部データバスを介して、読取データを出力デー
タレジスタへ転送し、該出力データレジスタは、外部コ
マンド、例えばＣＥｎ又はＯＥｎによって高インピーダ
ンス条件とされない限り、現在の出力のコピーを保存す
る。
ラッチが、究極的に、本メモリの２つのバンクに対して
共通の内部データバスを介して、読取データを出力デー
タレジスタへ転送し、該出力データレジスタは、外部コ
マンド、例えばＣＥｎ又はＯＥｎによって高インピーダ
ンス条件とされない限り、現在の出力のコピーを保存す
る。
【００８０】本メモリの制御回路ＴＩＭＩＮＧのブロッ
クＢＵＦＦＯＵＴ ＣＴＲＬの機能は、全ての状態にお
いて、センスアンプの出力からのデータの本メモリ装置
が結合されている外部出力バスへの転送を管理する信号
を発生することである。更に、機能的ブロックＢＵＦＦ
ＯＵＴ ＣＴＲＬはクリチカルな読取経路に沿っての伝
搬遅延を最小とさせ、連続するイベントにおいての正し
い同期を課し、データのインターリーブ型ローディン
グ、即ちＬＯＡＤ ＥＶＥＮ及びＬＯＡＤ ＯＤＤを適
切に予測又は推測するために現在の状態を認識し、且つ
制御パルスのフッキング（ｈｏｏｋｉｎｇ）及びブロー
ドニング（ｂｒｏａｄｅｎｉｎｇ）を介して互いの間の
全体的な機能的互換性即ち適合性を調和させる。
クＢＵＦＦＯＵＴ ＣＴＲＬの機能は、全ての状態にお
いて、センスアンプの出力からのデータの本メモリ装置
が結合されている外部出力バスへの転送を管理する信号
を発生することである。更に、機能的ブロックＢＵＦＦ
ＯＵＴ ＣＴＲＬはクリチカルな読取経路に沿っての伝
搬遅延を最小とさせ、連続するイベントにおいての正し
い同期を課し、データのインターリーブ型ローディン
グ、即ちＬＯＡＤ ＥＶＥＮ及びＬＯＡＤ ＯＤＤを適
切に予測又は推測するために現在の状態を認識し、且つ
制御パルスのフッキング（ｈｏｏｋｉｎｇ）及びブロー
ドニング（ｂｒｏａｄｅｎｉｎｇ）を介して互いの間の
全体的な機能的互換性即ち適合性を調和させる。
【００８１】このブロックは外部から来る新たなデータ
の要求に関連する情報を内部読取サイクルの進捗状態と
同期させる状態マシンを包含している。
の要求に関連する情報を内部読取サイクルの進捗状態と
同期させる状態マシンを包含している。
【００８２】ＢＵＦＦＯＵＴ ＣＴＲＬブロックによっ
て発生される信号は以下の通りである。
て発生される信号は以下の通りである。
【００８３】※ＬＯＡＤ ＥＶＥＮ及びＬＯＡＤ ＯＤ
Ｄ（相互に排他的）はセンスアンプとカスケード状態に
あるラッチの内容で出力バッファのレジスタの内容をア
ップデートするために夫々のバンクをイネーブルさせ
る。
Ｄ（相互に排他的）はセンスアンプとカスケード状態に
あるラッチの内容で出力バッファのレジスタの内容をア
ップデートするために夫々のバンクをイネーブルさせ
る。
【００８４】※ＤＬＡＴＣＨＮは出力データレジスタ内
に存在するデータの本メモリの外部出力バスへの転送を
イネーブルさせる。注意すべきことであるが、この転送
は、出力バッファをトライステート条件（高インピーダ
ンス）とさせ、読取データが外部システムに対して使用
可能とされねばならない時までそれらをディスエーブル
状態に維持することが可能な外部コマンドＣＥｎ及びＯ
Ｅｎの状態によって条件付けされる。
に存在するデータの本メモリの外部出力バスへの転送を
イネーブルさせる。注意すべきことであるが、この転送
は、出力バッファをトライステート条件（高インピーダ
ンス）とさせ、読取データが外部システムに対して使用
可能とされねばならない時までそれらをディスエーブル
状態に維持することが可能な外部コマンドＣＥｎ及びＯ
Ｅｎの状態によって条件付けされる。
【００８５】異なる動作モードにおいて、本ブロックは
以下の如くに動作する。
以下の如くに動作する。
【００８６】非同期モード
このモードにおいては、本ブロックは、基本的に、マル
チプレクス即ち多重化機能を実施する。夫々のＳＥＮＳ
Ｅ ＣＯＮＴＲＯＬ（ＥＶＥＮ及びＯＤＤ）ブロックに
よって発生される信号ＤＬＡＴＣＨ（ＥＶＥＮ及びＯＤ
Ｄ）から、それはプライオリティの状態（アドレスのビ
ットＡ０によって定義される）に依存して特定のロード
パルスＬＯＡＤ（ＥＶＥＮ又はＯＤＤ）を発生する。実
際には、ＤＬＡＴＣＨＮ信号はＬＯＡＤ（ＥＶＥＮ又は
ＯＤＤ）信号のコピーである。
チプレクス即ち多重化機能を実施する。夫々のＳＥＮＳ
Ｅ ＣＯＮＴＲＯＬ（ＥＶＥＮ及びＯＤＤ）ブロックに
よって発生される信号ＤＬＡＴＣＨ（ＥＶＥＮ及びＯＤ
Ｄ）から、それはプライオリティの状態（アドレスのビ
ットＡ０によって定義される）に依存して特定のロード
パルスＬＯＡＤ（ＥＶＥＮ又はＯＤＤ）を発生する。実
際には、ＤＬＡＴＣＨＮ信号はＬＯＡＤ（ＥＶＥＮ又は
ＯＤＤ）信号のコピーである。
【００８７】同期モード
このモードにおけるロード信号の発生は、外部信号ＲＤ
及びＡＬＥによって及び現在の読取動作の進捗状態によ
って定義される内部状態マシンのコンフィギュレーショ
ン即ち形態に依存する。実際には、特定のＬＯＡＤパル
ス（ＥＶＥＮ又はＯＤＤ）の発生はセンスアンプとカス
ケード状態にあるラッチ内に存在するデータの出力デー
タレジスタへ転送するためにＲＤ信号の上昇エッジに関
連してできるだけ予測される。このことは同期読取時間
を減少させることを可能とする。
及びＡＬＥによって及び現在の読取動作の進捗状態によ
って定義される内部状態マシンのコンフィギュレーショ
ン即ち形態に依存する。実際には、特定のＬＯＡＤパル
ス（ＥＶＥＮ又はＯＤＤ）の発生はセンスアンプとカス
ケード状態にあるラッチ内に存在するデータの出力デー
タレジスタへ転送するためにＲＤ信号の上昇エッジに関
連してできるだけ予測される。このことは同期読取時間
を減少させることを可能とする。
【００８８】出力の実効的なスイッチングをイネーブル
させるＤＬＡＴＣＨＮの発生は、外部読取（クロック）
ＲＤの各上昇エッジにおいてＬＯＡＤ ＰＵＬＳＥＲブ
ロックによって発生されるロード励起パルスに対して専
ら相関されている。従って、出力のアップデート動作は
同期モードにおいて実施される。
させるＤＬＡＴＣＨＮの発生は、外部読取（クロック）
ＲＤの各上昇エッジにおいてＬＯＡＤ ＰＵＬＳＥＲブ
ロックによって発生されるロード励起パルスに対して専
ら相関されている。従って、出力のアップデート動作は
同期モードにおいて実施される。
【００８９】回復モード
順次の同期的読取の実行期間中におけるＣＥｎ信号のス
イッチング（１→０）は、既に説明したように、最後の
読取データ（ＲＤ＝１の場合）又は次のデータ（ＲＤ＝
０の場合）を出力データレジスタ内に保存した後におい
てのみ本メモリをスタンバイ条件とさせる。このフェー
ズにおいて、ロードパルサー（ＬＯＡＤＰＵＬＳＥＲ）
ブロックはスタンバイにエンターする時間において外部
クロックＲＤの状態に依存してロード励起コマンドを発
生する。このような励起信号から、特定のロード信号Ｌ
ＯＡＤ（ＥＶＥＮ又はＯＤＤ）及び信号ＤＬＡＴＣＨＮ
が非同期モードにおけるように発生される。信号ＤＬＡ
ＴＣＨＮの活性状態期間中であっても、外部コマンドＣ
Ｅｎ及び／又はＯＥｎが論理低状態にある場合には、高
インピーダンス条件に止まる。
イッチング（１→０）は、既に説明したように、最後の
読取データ（ＲＤ＝１の場合）又は次のデータ（ＲＤ＝
０の場合）を出力データレジスタ内に保存した後におい
てのみ本メモリをスタンバイ条件とさせる。このフェー
ズにおいて、ロードパルサー（ＬＯＡＤＰＵＬＳＥＲ）
ブロックはスタンバイにエンターする時間において外部
クロックＲＤの状態に依存してロード励起コマンドを発
生する。このような励起信号から、特定のロード信号Ｌ
ＯＡＤ（ＥＶＥＮ又はＯＤＤ）及び信号ＤＬＡＴＣＨＮ
が非同期モードにおけるように発生される。信号ＤＬＡ
ＴＣＨＮの活性状態期間中であっても、外部コマンドＣ
Ｅｎ及び／又はＯＥｎが論理低状態にある場合には、高
インピーダンス条件に止まる。
【００９０】レジューム（再開）モード
スタンバイインターバル（期間）から再度エンターする
フェーズにおいて、ロードパルサー（ＬＯＡＤ ＰＵＬ
ＳＥＲ）ブロックはロードレジューム（ＬＯＡＤ ＲＥ
ＳＵＭＥ）即ちロード再開パルスを発生し、それは出力
データレジスタ内に存在するデータを外部システムに対
して使用可能とさせるためにＤＬＡＴＣＨＮ信号をすぐ
さま発生することを可能とさせる。
フェーズにおいて、ロードパルサー（ＬＯＡＤ ＰＵＬ
ＳＥＲ）ブロックはロードレジューム（ＬＯＡＤ ＲＥ
ＳＵＭＥ）即ちロード再開パルスを発生し、それは出力
データレジスタ内に存在するデータを外部システムに対
して使用可能とさせるためにＤＬＡＴＣＨＮ信号をすぐ
さま発生することを可能とさせる。
【００９１】カウンタアップデート及びモード制御ブロ
ック 図１０の制御回路ＴＩＭＩＮＧの「サイクル及びポイン
タ管理回路」ブロックの好適実施例についてより詳細に
説明する。この回路のブロック図を図１１に示してあ
り、そのパーツ及びそれらの夫々の機能について以下に
説明する。
ック 図１０の制御回路ＴＩＭＩＮＧの「サイクル及びポイン
タ管理回路」ブロックの好適実施例についてより詳細に
説明する。この回路のブロック図を図１１に示してあ
り、そのパーツ及びそれらの夫々の機能について以下に
説明する。
【００９２】サイクルＭＮＧ
制御信号ＨＩＴを発生し、即ちＡＬＥ（ランダムモー
ド）コマンドパルスを受取る毎に「０」を発生し、一方
第一パルスＩＮＣ（バーストモード）の終わりにおいて
「１」ヘスイッチする。
ド）コマンドパルスを受取る毎に「０」を発生し、一方
第一パルスＩＮＣ（バーストモード）の終わりにおいて
「１」ヘスイッチする。
【００９３】ＭＵＸ
ＨＩＴの値に依存して、ＰＵＬＳＥＲブロックを励起す
る信号が信号ＬＯＡＤ（ＨＩＴ＝１の場合）であるべき
か、又は信号ＡＬＥとＲＤとのＯＲ（ＨＩＴ＝０の場
合）であるべきかを決定する。特定の状態においては、
この励起信号は抑圧される（ＡＬＥ＝１及び／又はＲＤ
＝１）。
る信号が信号ＬＯＡＤ（ＨＩＴ＝１の場合）であるべき
か、又は信号ＡＬＥとＲＤとのＯＲ（ＨＩＴ＝０の場
合）であるべきかを決定する。特定の状態においては、
この励起信号は抑圧される（ＡＬＥ＝１及び／又はＲＤ
＝１）。
【００９４】定デューティパルサー
入力信号の下降エッジが検知される度に、実質的に一定
であり且つ電源電圧からは独立している予め確立した最
小期間のパルスを発生する単安定回路である。
であり且つ電源電圧からは独立している予め確立した最
小期間のパルスを発生する単安定回路である。
【００９５】電圧及び温度補償型基準電圧発生器
定デューティパルサーによって発生されたパルスの期間
を電源電圧及び温度から独立的なものとさせるために補
償した制御電圧ＶＣＴＲを発生する。
を電源電圧及び温度から独立的なものとさせるために補
償した制御電圧ＶＣＴＲを発生する。
【００９６】ＩＮＣ ＭＮＧ
制御信号ＰＲＩＯＲＩＴＹ ＩＮＣの値に依存して、イ
ンクリメント信号ＩＮＣをバンクＥＶＥＮ（ＰＲＩＯＲ
ＩＴＹ ＩＮＣ＝０の場合）又はバンクＯＤＤ（ＰＲＩ
ＯＲＩＴＹ ＩＮＣ＝１の場合）ヘ指向させる。
ンクリメント信号ＩＮＣをバンクＥＶＥＮ（ＰＲＩＯＲ
ＩＴＹ ＩＮＣ＝０の場合）又はバンクＯＤＤ（ＰＲＩ
ＯＲＩＴＹ ＩＮＣ＝１の場合）ヘ指向させる。
【００９７】Ａ１＝０である場合の外部（ＡＬＥ及びＲ
Ｄ）及び内部（ＬＯＡＤ，ＰＲＩＯＲＩＴＹ ＩＮＣ）
励起信号から本回路によって発生される信号のシーケン
スを図１２に示してある。Ａ０＝１である場合のシーケ
ンスを図１３に示してある。
Ｄ）及び内部（ＬＯＡＤ，ＰＲＩＯＲＩＴＹ ＩＮＣ）
励起信号から本回路によって発生される信号のシーケン
スを図１２に示してある。Ａ０＝１である場合のシーケ
ンスを図１３に示してある。
【００９８】外部的に入力されるアドレスビットＡ０
は、最初の読取が開始されるバンクを指し示す。
は、最初の読取が開始されるバンクを指し示す。
【００９９】
Ａ０＝０ バンクＥＶＥＮ上の最初の読取サイクル
Ａ０＝１ バンクＯＤＤ上の最初の読取サイクル
最初の読取に続く読取は外部（クロック）信号ＲＤの上
昇エッジを検知した場合に内部的に自動的に管理され
る。
昇エッジを検知した場合に内部的に自動的に管理され
る。
【０１００】特に、最初の読取が開始した場合に、他方
のバンクの内部アドレスのインクリメントは系統的なも
のであり且つＡＬＥ及びＲＤの下降エッジによって条件
付けされる。そのインクリメントは２番目の読取の開始
を決定し、且つそれがＥＶＥＮバンク上で行われるべき
である場合には、カウンタをインクリメントさせる。
のバンクの内部アドレスのインクリメントは系統的なも
のであり且つＡＬＥ及びＲＤの下降エッジによって条件
付けされる。そのインクリメントは２番目の読取の開始
を決定し、且つそれがＥＶＥＮバンク上で行われるべき
である場合には、カウンタをインクリメントさせる。
【０１０１】最初のインクリメントの終わりは本メモリ
のインターレース型モード（ＨＩＴ＝１）への機能の遷
移を決定し、且つ次のインクリメントに対する励起は信
号ＬＯＡＤの下降エッジによって決定される。後者は各
読取サイクルを完了する信号である。
のインターレース型モード（ＨＩＴ＝１）への機能の遷
移を決定し、且つ次のインクリメントに対する励起は信
号ＬＯＡＤの下降エッジによって決定される。後者は各
読取サイクルを完了する信号である。
【０１０２】信号ＨＩＴは簡単化のために省略されてい
る他方のブロックにおいても使用され、且つ、一般的に
は、インターレース型読取フェーズが開始したか（ＨＩ
Ｔ＝１）又は開始していないか（ＨＩＴ＝０）に関する
情報を包含している。この情報は本メモリが機能するこ
とが可能な異なるモードに対する内部的読取経路をコン
フィギュア即ち形態特性するために非常に重要である。
る他方のブロックにおいても使用され、且つ、一般的に
は、インターレース型読取フェーズが開始したか（ＨＩ
Ｔ＝１）又は開始していないか（ＨＩＴ＝０）に関する
情報を包含している。この情報は本メモリが機能するこ
とが可能な異なるモードに対する内部的読取経路をコン
フィギュア即ち形態特性するために非常に重要である。
【０１０３】本回路はＡＬＥ又はＲＤが「１」に等しい
ままである場合には不活性状態である。実際に、これら
２つの条件は例えばスタンダードの読取モード及びデー
タ書込等の本メモリの特定の機能の条件付けを別々に特
性付ける。これらの条件においては、インクリメントパ
ルスが発生されることはなく且つ信号ＨＩＴは常に
「０」である。
ままである場合には不活性状態である。実際に、これら
２つの条件は例えばスタンダードの読取モード及びデー
タ書込等の本メモリの特定の機能の条件付けを別々に特
性付ける。これらの条件においては、インクリメントパ
ルスが発生されることはなく且つ信号ＨＩＴは常に
「０」である。
【０１０４】このブロックの回路実施例を図１４に示し
てある。基準電圧ＶＣＴＲと結合されている普通のＮチ
ャンネルトランジスタが本単安定回路において使用され
ている。電圧ＶＣＴＲは主要なパルスＩＮＣの期間を電
源電圧及び温度からの高度の独立性（即ち、高い安定
性）を補償するために、電源電圧ＶＤＤ及び温度の変動
に対して補償されている。信号ＰＯＲは本メモリのパワ
ーアップ期間中に「１」に等しく且つ信号ＨＩＴの開始
条件を「０」にセットする。
てある。基準電圧ＶＣＴＲと結合されている普通のＮチ
ャンネルトランジスタが本単安定回路において使用され
ている。電圧ＶＣＴＲは主要なパルスＩＮＣの期間を電
源電圧及び温度からの高度の独立性（即ち、高い安定
性）を補償するために、電源電圧ＶＤＤ及び温度の変動
に対して補償されている。信号ＰＯＲは本メモリのパワ
ーアップ期間中に「１」に等しく且つ信号ＨＩＴの開始
条件を「０」にセットする。
【０１０５】インターレース型データストリームアーキ
テクチャ スタンダード（標準）メモリの読取は非同期処理であ
り、それは、少なくとも１個の入力アドレスラッチのス
イッチングによって発生される初期的励起から開始し、
出力において新たなデータを発生すべく展開する。この
構造の機能的概略図を図１５に示してあり、その場合に
は、出力へ向かうデータ経路がハイライトされている。
好適実施例によれば、本構造は３個のデータレジスタを
使用し、プロトコルによって意図されている全ての状態
において本メモリの管理を著しく容易なものとすること
を可能としている。
テクチャ スタンダード（標準）メモリの読取は非同期処理であ
り、それは、少なくとも１個の入力アドレスラッチのス
イッチングによって発生される初期的励起から開始し、
出力において新たなデータを発生すべく展開する。この
構造の機能的概略図を図１５に示してあり、その場合に
は、出力へ向かうデータ経路がハイライトされている。
好適実施例によれば、本構造は３個のデータレジスタを
使用し、プロトコルによって意図されている全ての状態
において本メモリの管理を著しく容易なものとすること
を可能としている。
【０１０６】３個の別々のレジスタを使用することは、
２つのバンクに関して互いに相関することなしに読取サ
イクルを実行することを可能とする。その読取は開始励
起に依存して互いにアウトフェージング即ちフェーズが
ずれたものとするか又は同時的なものとすることが可能
であり、且つ各サイクルの終わりにおいて、各バンクの
センスアンプは出力レジスタをアップデートする。
２つのバンクに関して互いに相関することなしに読取サ
イクルを実行することを可能とする。その読取は開始励
起に依存して互いにアウトフェージング即ちフェーズが
ずれたものとするか又は同時的なものとすることが可能
であり、且つ各サイクルの終わりにおいて、各バンクの
センスアンプは出力レジスタをアップデートする。
【０１０７】インターレース型メモリの通常の順次的論
理構造に従って信号ＳＡＥＮ及びＳＡｌａｔｃｈが発生
されるが、該構造は本発明のアーキテクチャにおいては
２つのバンクに対して複製されている。
理構造に従って信号ＳＡＥＮ及びＳＡｌａｔｃｈが発生
されるが、該構造は本発明のアーキテクチャにおいては
２つのバンクに対して複製されている。
【０１０８】本プロトコルは同期的読取フェーズをスタ
ンバイ期間（単一同期読取サイクルの期間に等しい最小
期間の）中断する可能性も意図することが可能であり、
その後に、スタンバイへエンターする瞬間におけるプロ
トコル信号ＲＤの状態に依存して、最後の読取データか
又は次のデータのいずれかを出力することによってそれ
がインタラプト即ち中断された点からシーケンシャル即
ち順次の読取を再開する。２つの状態が可能である。即
ち、 （１）スタンバイを開始する前にＲＤ＝１での回復及び
レジューム：最後の読取データが再開時において出力に
おいて使用可能とされる。
ンバイ期間（単一同期読取サイクルの期間に等しい最小
期間の）中断する可能性も意図することが可能であり、
その後に、スタンバイへエンターする瞬間におけるプロ
トコル信号ＲＤの状態に依存して、最後の読取データか
又は次のデータのいずれかを出力することによってそれ
がインタラプト即ち中断された点からシーケンシャル即
ち順次の読取を再開する。２つの状態が可能である。即
ち、 （１）スタンバイを開始する前にＲＤ＝１での回復及び
レジューム：最後の読取データが再開時において出力に
おいて使用可能とされる。
【０１０９】（２）スタンバイの開始前にＲＤ＝０での
回復及びレジューム：最後の読取データの次のデータが
再開時に出力において使用可能とされる。
回復及びレジューム：最後の読取データの次のデータが
再開時に出力において使用可能とされる。
【０１１０】上の別々の状態を満足させるために、本メ
モリの制御回路ＴＩＭＩＮＧの状態マシンが、本メモリ
のスタンバイ期間中であっても出力バッファＢＵＦＦＯ
ＵＴの前のレジスタＤＡＴＡ ＯＵＴ ＲＥＧＩＳＴＥ
Ｒのアップデートを制御する。特に、ＲＤ＝１である間
にスタンバイサイクルが開始する場合には、ＬＯＡＤ信
号は発生されず、且つ出力バッファレジスタ内には最後
の読取データが残存する。スタンバイ期間が開始する場
合にＲＤ＝０である場合には、ブロックＴＩＭＩＮＧが
ＬＯＡＤパルスを発生し、それは次のデータをレジスタ
ＤＡＴＡ ＯＵＴ ＲＥＧＩＳＴＥＲ上にロードする。
両方の場合において、スタンバイの後に動作を再開する
（ＲＥＳＵＭＥ）、ブロックＴＩＭＩＮＧがＤＬＡＴＣ
ＨＮパルスを発生し、それは出力データレジスタ上に存
在するデータの外部からの（ＢＵＦＦＯＵＴに関し）可
視性をイネーブルさせる。
モリの制御回路ＴＩＭＩＮＧの状態マシンが、本メモリ
のスタンバイ期間中であっても出力バッファＢＵＦＦＯ
ＵＴの前のレジスタＤＡＴＡ ＯＵＴ ＲＥＧＩＳＴＥ
Ｒのアップデートを制御する。特に、ＲＤ＝１である間
にスタンバイサイクルが開始する場合には、ＬＯＡＤ信
号は発生されず、且つ出力バッファレジスタ内には最後
の読取データが残存する。スタンバイ期間が開始する場
合にＲＤ＝０である場合には、ブロックＴＩＭＩＮＧが
ＬＯＡＤパルスを発生し、それは次のデータをレジスタ
ＤＡＴＡ ＯＵＴ ＲＥＧＩＳＴＥＲ上にロードする。
両方の場合において、スタンバイの後に動作を再開する
（ＲＥＳＵＭＥ）、ブロックＴＩＭＩＮＧがＤＬＡＴＣ
ＨＮパルスを発生し、それは出力データレジスタ上に存
在するデータの外部からの（ＢＵＦＦＯＵＴに関し）可
視性をイネーブルさせる。
【０１１１】出力パス内に３個の別々のデータレジスタ
が存在していることは、出力データのアップデート及び
新たな読取サイクルの開始を制御する回路ＴＩＭＩＮＧ
の状態マシンを著しく簡単化させることを可能とする。
が存在していることは、出力データのアップデート及び
新たな読取サイクルの開始を制御する回路ＴＩＭＩＮＧ
の状態マシンを著しく簡単化させることを可能とする。
【０１１２】更に、本プロトコルは任意のレジューム
（再開）サイクルの最小期間が同期読取サイクルの期間
（例えば、約２５ｎｓ）と等しいものであることを必要
とする場合がある。この時間インターバルは新たな完全
なる読取を実施するのに不充分な場合がある。スタンバ
イへエンターする場合に次のデータを前もって格納して
おくことはこの問題を解消し且つこのプロトコルの要求
を満足させる。
（再開）サイクルの最小期間が同期読取サイクルの期間
（例えば、約２５ｎｓ）と等しいものであることを必要
とする場合がある。この時間インターバルは新たな完全
なる読取を実施するのに不充分な場合がある。スタンバ
イへエンターする場合に次のデータを前もって格納して
おくことはこの問題を解消し且つこのプロトコルの要求
を満足させる。
【０１１３】全体的に見て、本発明のメモリ装置は顕著
な柔軟性を有している。それはリカバリー及びレジュー
ム（回復及び再開）サイクルを任意の同期サイクルとし
て管理することが可能である。このことは通常の非同期
読取構造が保存され且つ本メモリを制御する内部状態マ
シンを著しく簡単化させるので堅牢性を向上させる。
な柔軟性を有している。それはリカバリー及びレジュー
ム（回復及び再開）サイクルを任意の同期サイクルとし
て管理することが可能である。このことは通常の非同期
読取構造が保存され且つ本メモリを制御する内部状態マ
シンを著しく簡単化させるので堅牢性を向上させる。
【０１１４】出力データのインターレース型ロード信号
のパルサー 上述した如く、本発明メモリアーキテクチャの基本的な
特性は、センスアンプと内部出力データバスとの間の結
合の不連続性である。本アーキテクチャは適切な瞬間に
おいてのみ、内部出力データバス上に読取データをロー
ドさせるイネーブル信号を発生し、且つ数サイクル待機
する間センスアンプを内部出力データバスから再度切断
する特別の制御構造を意図している。
のパルサー 上述した如く、本発明メモリアーキテクチャの基本的な
特性は、センスアンプと内部出力データバスとの間の結
合の不連続性である。本アーキテクチャは適切な瞬間に
おいてのみ、内部出力データバス上に読取データをロー
ドさせるイネーブル信号を発生し、且つ数サイクル待機
する間センスアンプを内部出力データバスから再度切断
する特別の制御構造を意図している。
【０１１５】このようなイネーブル信号は、シーケンシ
ャル即ち順次的読取処理が正しい態様で行われるように
基本的な条件を充足するものでなければならない。特
に、それは本メモリと外部世界との間の通信プロトコル
（従って、データの出力の同期）からの依存性及び読取
データの実効的使用可能性に関するセンスアンプから来
る情報の両方を一貫性を持って管理せねばならない。
ャル即ち順次的読取処理が正しい態様で行われるように
基本的な条件を充足するものでなければならない。特
に、それは本メモリと外部世界との間の通信プロトコル
（従って、データの出力の同期）からの依存性及び読取
データの実効的使用可能性に関するセンスアンプから来
る情報の両方を一貫性を持って管理せねばならない。
【０１１６】全てのインターレース型メモリシステム
は、プロトコルとは独立的に、最初のランダムアクセス
を行い、その場合に、制御ビット、即ちコマンドＡＬＥ
（アドレスラッチイネーブル）と共に外部からあるアド
レスが与えられ、従ってメモリはそれを獲得し且つその
入力アドレスラッチ内に格納する。このようなアドレス
を獲得すると、一般的に「ＭＩＳＳ サイクル」として
定義される最初の読取サイクルが開始する。
は、プロトコルとは独立的に、最初のランダムアクセス
を行い、その場合に、制御ビット、即ちコマンドＡＬＥ
（アドレスラッチイネーブル）と共に外部からあるアド
レスが与えられ、従ってメモリはそれを獲得し且つその
入力アドレスラッチ内に格納する。このようなアドレス
を獲得すると、一般的に「ＭＩＳＳ サイクル」として
定義される最初の読取サイクルが開始する。
【０１１７】このような最初の読取サイクルは完全なる
アクセスインターバルを必要とする。何故ならば、それ
は非同期サイクルだからである。従って、この最初の読
取サイクル期間中に、出力バッファへ転送することを許
容する前にセンスアンプの出力において読取データが準
備されるために必要な時間を考慮することによってロー
ド（ＬＯＡＤ）信号が発生されねばならない。
アクセスインターバルを必要とする。何故ならば、それ
は非同期サイクルだからである。従って、この最初の読
取サイクル期間中に、出力バッファへ転送することを許
容する前にセンスアンプの出力において読取データが準
備されるために必要な時間を考慮することによってロー
ド（ＬＯＡＤ）信号が発生されねばならない。
【０１１８】次いで、パイプライン読取アプローチによ
って完全なる読取の時間の一部で出力データを与えるこ
とが可能であり、それは一般的に「ＨＩＴ」サイクルと
して定義されるシーケンシャル即ち順次的な（バース
ト）サイクルのものである。実際に、最初のサイクルの
場合には、内部制御回路によって自己発生された順次的
なアドレスにおいて２つのバンクのアウトフェージング
即ちフェーズのずらされた読取メカニズムが開始する。
って完全なる読取の時間の一部で出力データを与えるこ
とが可能であり、それは一般的に「ＨＩＴ」サイクルと
して定義されるシーケンシャル即ち順次的な（バース
ト）サイクルのものである。実際に、最初のサイクルの
場合には、内部制御回路によって自己発生された順次的
なアドレスにおいて２つのバンクのアウトフェージング
即ちフェーズのずらされた読取メカニズムが開始する。
【０１１９】従って、通信プロトコルの他方の外部制御
信号ＲＤが、データを要求するこのような信号の本質的
な機能によって外部システムとの同期を効果的に与え
る。このような動作モードにおいては、ロード（ＬＯＡ
Ｄ）パルスはこのような同期に依存するものでなければ
ならない。
信号ＲＤが、データを要求するこのような信号の本質的
な機能によって外部システムとの同期を効果的に与え
る。このような動作モードにおいては、ロード（ＬＯＡ
Ｄ）パルスはこのような同期に依存するものでなければ
ならない。
【０１２０】図１６は上述したことを例示している。
【０１２１】図１７は以下のものを有する構造の全体図
を示している。
を示している。
【０１２２】※励起用入力信号の上昇エッジ上でのパル
ス発生器 ※最初のＭＩＳＳサイクルに対するロード（ＬＯＡＤ）
の管理ブロック ※ＨＩＴサイクルを制御するブロック ※マルチプレクサ。
ス発生器 ※最初のＭＩＳＳサイクルに対するロード（ＬＯＡＤ）
の管理ブロック ※ＨＩＴサイクルを制御するブロック ※マルチプレクサ。
【０１２３】ＭＩＳＳサイクル制御ブロック
メモリに対する最初のアクセスが開始されると、ＬＯＡ
Ｄパルスを発生する前に、センスアンプを未だに等化フ
ェーズ中であるデータバス（その場合には、それらの出
力において不正確なデータが存在する場合があり、又
は、さらに悪いことには、クリチカル読取期間中に、出
力バッファのスイッチングノイズを入力させる場合があ
る）へ接続させることを回避するために、読取がラッチ
ングフェーズへ展開したことをチェックする。
Ｄパルスを発生する前に、センスアンプを未だに等化フ
ェーズ中であるデータバス（その場合には、それらの出
力において不正確なデータが存在する場合があり、又
は、さらに悪いことには、クリチカル読取期間中に、出
力バッファのスイッチングノイズを入力させる場合があ
る）へ接続させることを回避するために、読取がラッチ
ングフェーズへ展開したことをチェックする。
【０１２４】一方、制御回路ＴＩＭＩＮＧは、本システ
ムのプロトコルに依存して、次の読取が実行されるべき
次のアドレスを発生するために、内部アドレスのカウン
タに対してインクリメントパルスＩＮＣを発生してい
る。このようなインクリメントパルスＩＮＣの存在は、
ＨＩＴサイクルが行われることを確認する。
ムのプロトコルに依存して、次の読取が実行されるべき
次のアドレスを発生するために、内部アドレスのカウン
タに対してインクリメントパルスＩＮＣを発生してい
る。このようなインクリメントパルスＩＮＣの存在は、
ＨＩＴサイクルが行われることを確認する。
【０１２５】図１７の構造は、信号ＳＡｌａｔｃｈ及び
ＩＮＣを使用して、ＬＯＡＤ信号の発生のための最良の
瞬間を決定するためにこれらの情報を使用する。
ＩＮＣを使用して、ＬＯＡＤ信号の発生のための最良の
瞬間を決定するためにこれらの情報を使用する。
【０１２６】ＬＯＡＤ信号を発生する前に両方のイベン
トが行われることを待機し且つ検知することはエラーを
回避するのに充分な条件ではない。実際に、プロトコル
からの及び動作周波数からの独立性を確保するために、
２つの信号ＳＡｌａｔｃｈ及びＩＮＣの到着時刻の間の
一般的な独立性が考慮に入れられなければならない。
トが行われることを待機し且つ検知することはエラーを
回避するのに充分な条件ではない。実際に、プロトコル
からの及び動作周波数からの独立性を確保するために、
２つの信号ＳＡｌａｔｃｈ及びＩＮＣの到着時刻の間の
一般的な独立性が考慮に入れられなければならない。
【０１２７】実際に、信号ＳＡｌａｔｃｈは通常単安定
種類のものであり、即ちそれはセンスアンプによる読取
の終わりを表すためにそのアクティブフェーズ（本実施
例においてはアクティブ低）へエンターし、且つ、ある
時間の後に、又は、読取がアボートされた場合に、その
休止レベルへリターンする。
種類のものであり、即ちそれはセンスアンプによる読取
の終わりを表すためにそのアクティブフェーズ（本実施
例においてはアクティブ低）へエンターし、且つ、ある
時間の後に、又は、読取がアボートされた場合に、その
休止レベルへリターンする。
【０１２８】従って、一連のアボートされた読取（非常
にしばしば発生する）のため、又は究極的に純粋なる非
同期アクセス（何等インクリメントを発生することはな
い）のために、ＩＮＣパルスを取得する前にＳＡｌａｔ
ｃｈはそのアクティブフェーズ期間中に一度だけスイッ
チし、このような情報はレジスタに格納され且つＭＩＳ
Ｓサイクル読取が未だに行われていない間ＩＮＣパルス
は待機する。
にしばしば発生する）のため、又は究極的に純粋なる非
同期アクセス（何等インクリメントを発生することはな
い）のために、ＩＮＣパルスを取得する前にＳＡｌａｔ
ｃｈはそのアクティブフェーズ期間中に一度だけスイッ
チし、このような情報はレジスタに格納され且つＭＩＳ
Ｓサイクル読取が未だに行われていない間ＩＮＣパルス
は待機する。
【０１２９】図１８に示したように、最初のＳＡｌａｔ
ｃｈは真のＭＩＳＳサイクルと関連しておらず、従って
ＬＯＡＤパルスはＩＮＣパルスの直後に発生されるもの
であってはならないが、新たなＳＡｌａｔｃｈを待機す
ることが必要である。アボートされた読取サイクルの通
常の管理のほかに、純粋に非同期モード、同期ＭＩＳＳ
及び同期ＨＩＴで動作する可能性は最も適切な態様でそ
れを管理するために進行中の実効的な読取サイクルを認
識することの大きな問題を提起することが明らかであ
る。このような状態は、信号ＳＡｌａｔｃｈが検知され
た場合にフラッグをセットすることによって解決され、
且つＩＮＣ信号を検知することなしに読取サイクルが再
開始される場合には、このようなフラッグがリセットさ
れる。
ｃｈは真のＭＩＳＳサイクルと関連しておらず、従って
ＬＯＡＤパルスはＩＮＣパルスの直後に発生されるもの
であってはならないが、新たなＳＡｌａｔｃｈを待機す
ることが必要である。アボートされた読取サイクルの通
常の管理のほかに、純粋に非同期モード、同期ＭＩＳＳ
及び同期ＨＩＴで動作する可能性は最も適切な態様でそ
れを管理するために進行中の実効的な読取サイクルを認
識することの大きな問題を提起することが明らかであ
る。このような状態は、信号ＳＡｌａｔｃｈが検知され
た場合にフラッグをセットすることによって解決され、
且つＩＮＣ信号を検知することなしに読取サイクルが再
開始される場合には、このようなフラッグがリセットさ
れる。
【０１３０】実際に、信号ＩＮＣ及びＳＡｌａｔｃｈが
シーケンシャルな即ち順次的な構造を介して最初のＬＯ
ＡＤパルスを送るために使用され、且つ等化信号ＥＱＺ
がＳＡｌａｔｃｈの検知フラッグをリセットするために
使用される（実際に、各読取期間中に、等化フェーズが
ラッチフェーズに先行する）。
シーケンシャルな即ち順次的な構造を介して最初のＬＯ
ＡＤパルスを送るために使用され、且つ等化信号ＥＱＺ
がＳＡｌａｔｃｈの検知フラッグをリセットするために
使用される（実際に、各読取期間中に、等化フェーズが
ラッチフェーズに先行する）。
【０１３１】最初のＬＯＡＤ（ＭＩＳＳサイクル）が、
２つのＳＲフリップフロップから来る２つのフラッグ、
即ちＩＮＣの検知フラッグ及びＳＡｌａｔｃｈの検知フ
ラッグの論理的ＡＮＤとして得られる信号ＯＫ ＬＯＡ
Ｄの上昇エッジから開始して発生される。
２つのＳＲフリップフロップから来る２つのフラッグ、
即ちＩＮＣの検知フラッグ及びＳＡｌａｔｃｈの検知フ
ラッグの論理的ＡＮＤとして得られる信号ＯＫ ＬＯＡ
Ｄの上昇エッジから開始して発生される。
【０１３２】ＳＡｌａｔｃｈ信号に関連するフリップフ
ロップはＩＮＣパルスが検知される限り、信号ＥＱＺ
（それは読取の開始においてＳＡｌａｔｃｈに先行す
る）による読取サイクルの各開始においてリセットさ
れ、この瞬間から以後、やがて来るＳＡｌａｔｃｈを獲
得するために該ラッチを自由状態とさせることが必要で
ある。
ロップはＩＮＣパルスが検知される限り、信号ＥＱＺ
（それは読取の開始においてＳＡｌａｔｃｈに先行す
る）による読取サイクルの各開始においてリセットさ
れ、この瞬間から以後、やがて来るＳＡｌａｔｃｈを獲
得するために該ラッチを自由状態とさせることが必要で
ある。
【０１３３】一方、ＩＮＣ信号に関連するフリップフロ
ップはＡＬＥ信号（アドレスラッチイネーブル）の各検
知及びその期間全体にわたってリセットせねばならない
（且つリセット状態を維持せねばならない）。何故なら
ば、その信号の終わりにおいてのみ順次的サイクル（バ
ースト）が開始し、且つ最初のＩＮＣパルスの終わりに
おいてセットせねばならないからである。
ップはＡＬＥ信号（アドレスラッチイネーブル）の各検
知及びその期間全体にわたってリセットせねばならない
（且つリセット状態を維持せねばならない）。何故なら
ば、その信号の終わりにおいてのみ順次的サイクル（バ
ースト）が開始し、且つ最初のＩＮＣパルスの終わりに
おいてセットせねばならないからである。
【０１３４】最後に、該パルサーに関する最後の制御
（それは、通常、同一の期間のパルスを発生すべき場合
に一度励起される）がこの最初のＬＯＡＤパルスの期間
を変調することを可能とし、それを少なくともＳＡｌａ
ｔｃｈパルスのものと等しくさせる。実際に、これらの
２つのフラッグの間でＳＡｌａｔｃｈに関連するものが
２番目に到着したものである場合には、バッファへのデ
ータ転送を確保するそのパルスが充分に長いものである
ことをチェックすることが必要である場合がある。ＳＡ
ｌａｔｃｈ信号はこのような目的のために特別に構築さ
れるということに鑑み、ＳＡｌａｔｃｈがスイッチする
限りはＬＯＡＤ信号の「ストレッチング」即ち引き伸ば
しを効果的に実施することが可能である。
（それは、通常、同一の期間のパルスを発生すべき場合
に一度励起される）がこの最初のＬＯＡＤパルスの期間
を変調することを可能とし、それを少なくともＳＡｌａ
ｔｃｈパルスのものと等しくさせる。実際に、これらの
２つのフラッグの間でＳＡｌａｔｃｈに関連するものが
２番目に到着したものである場合には、バッファへのデ
ータ転送を確保するそのパルスが充分に長いものである
ことをチェックすることが必要である場合がある。ＳＡ
ｌａｔｃｈ信号はこのような目的のために特別に構築さ
れるということに鑑み、ＳＡｌａｔｃｈがスイッチする
限りはＬＯＡＤ信号の「ストレッチング」即ち引き伸ば
しを効果的に実施することが可能である。
【０１３５】最初のＭＩＳＳサイクルのＬＯＡＤ信号の
発生のフローチャートを図１９に示してある。関連する
回路構造の機能的概略図を図２０に示してある。
発生のフローチャートを図１９に示してある。関連する
回路構造の機能的概略図を図２０に示してある。
【０１３６】ＭＩＳＳサイクルの終わりのＨＩＴサイク
ル制御ブロック検知 上に説明したように、最初のＬＯＡＤパルスを発生する
前に、イベント、即ちＩＮＴ及びＳＡｌａｔｃｈが検証
することをＭＩＳＳサイクルの制御が待機する。このフ
ェーズが終了すると、該パルサーをセンスアンプから来
る信号から解放することが必要である。何故ならば、Ｈ
ＩＴサイクルの場合には、タイミングは外部信号ＲＤに
よって管理されるからである。この外部コマンドＲＤに
よって、本システムは読取データを受付けるための準備
が完了していることを時々通信する。このモードにおい
て、ＬＯＡＤパルサー（パルス発生器）は信号ＲＤ自身
によって駆動される。
ル制御ブロック検知 上に説明したように、最初のＬＯＡＤパルスを発生する
前に、イベント、即ちＩＮＴ及びＳＡｌａｔｃｈが検証
することをＭＩＳＳサイクルの制御が待機する。このフ
ェーズが終了すると、該パルサーをセンスアンプから来
る信号から解放することが必要である。何故ならば、Ｈ
ＩＴサイクルの場合には、タイミングは外部信号ＲＤに
よって管理されるからである。この外部コマンドＲＤに
よって、本システムは読取データを受付けるための準備
が完了していることを時々通信する。このモードにおい
て、ＬＯＡＤパルサー（パルス発生器）は信号ＲＤ自身
によって駆動される。
【０１３７】実際に、該パルス発生器をＯＫ ＬＯＡＤ
ＭＩＳＳから切断し且つそれを直接的に信号ＲＤと結
合させるために「伝達ゲート」によって構成されるマル
チプレクサが使用され、従って信号ＲＤの各上昇エッジ
において必要とされるＬＯＡＤパルスが発生される。
ＭＩＳＳから切断し且つそれを直接的に信号ＲＤと結
合させるために「伝達ゲート」によって構成されるマル
チプレクサが使用され、従って信号ＲＤの各上昇エッジ
において必要とされるＬＯＡＤパルスが発生される。
【０１３８】該マルチプレクサの管理は信号ＡＬＥで各
ＭＩＳＳサイクルの開始においてリセットし且つＭＩＳ
Ｓサイクル自身の終了を待機するマスター・スレーブシ
ステムを包含することが可能である。何故ならば、既に
説明したように、最初のＬＯＡＤパルスは可変期間を有
する場合があり（何故ならば、それはＳＡｌａｔｃｈの
期間に依存するからである）、ＭＵＸへ入力される信号
を変化させるために該ＬＯＡＤパルスの終わりを待機す
ることが必要である。これに関連するフローチャートを
図２１に示してある。回路的な観点から、図２２に示し
たように、上に説明した制御はマスター・スレーブフリ
ップフロップシステムによって実現することが可能であ
る。
ＭＩＳＳサイクルの開始においてリセットし且つＭＩＳ
Ｓサイクル自身の終了を待機するマスター・スレーブシ
ステムを包含することが可能である。何故ならば、既に
説明したように、最初のＬＯＡＤパルスは可変期間を有
する場合があり（何故ならば、それはＳＡｌａｔｃｈの
期間に依存するからである）、ＭＵＸへ入力される信号
を変化させるために該ＬＯＡＤパルスの終わりを待機す
ることが必要である。これに関連するフローチャートを
図２１に示してある。回路的な観点から、図２２に示し
たように、上に説明した制御はマスター・スレーブフリ
ップフロップシステムによって実現することが可能であ
る。
【０１３９】ノイズ制御
パルス発生器に関する最後の検討事項は、本回路が、実
質的に、入力信号の上昇エッジを派生することが可能な
単安定回路であるということである。強調せねばならな
いことであるが、ＲＤの上昇エッジが検知されると、発
生されるパルスＬＯＡＤはセンスアンプからバッファへ
情報を転送するのに必要な時間と一貫性のある適宜の期
間を有するものでなければならない。即ち、その期間を
ＲＤの期間とは独立的なものとさせるが、常に内部論理
によって同一の態様で管理可能なものとさせるために一
定のものとすることが重要である。
質的に、入力信号の上昇エッジを派生することが可能な
単安定回路であるということである。強調せねばならな
いことであるが、ＲＤの上昇エッジが検知されると、発
生されるパルスＬＯＡＤはセンスアンプからバッファへ
情報を転送するのに必要な時間と一貫性のある適宜の期
間を有するものでなければならない。即ち、その期間を
ＲＤの期間とは独立的なものとさせるが、常に内部論理
によって同一の態様で管理可能なものとさせるために一
定のものとすることが重要である。
【０１４０】このことを確保するために、最後の制御を
導入することが有用であり、それは、信号ＬＯＡＤの発
生が検知されると、該パルサー即ちパルス発生器を上流
回路の残部から切断し（即ち、ＯＫ ＬＯＡＤ ＭＩＳ
Ｓから又はＲＤから）、該パルスの終わりを待機し、且
つ最終的に、再度該構造をＭＵＸへ結合し、新たな上昇
エッジによって再度トリガされる準備を完了する。
導入することが有用であり、それは、信号ＬＯＡＤの発
生が検知されると、該パルサー即ちパルス発生器を上流
回路の残部から切断し（即ち、ＯＫ ＬＯＡＤ ＭＩＳ
Ｓから又はＲＤから）、該パルスの終わりを待機し、且
つ最終的に、再度該構造をＭＵＸへ結合し、新たな上昇
エッジによって再度トリガされる準備を完了する。
【０１４１】このような付加的な制御は「クロック」Ｒ
Ｄのデューティサイクルの関数でパルサー回路を設計す
る負担を回避する。実際に、励起用信号のアクティブフ
ェーズが該発生器自身の遅延よりもより短い期間を有し
ている場合には、発生されたパルスはＲＤと一致するも
のであって、それは内部論理によって容易に管理可能な
ものではない。
Ｄのデューティサイクルの関数でパルサー回路を設計す
る負担を回避する。実際に、励起用信号のアクティブフ
ェーズが該発生器自身の遅延よりもより短い期間を有し
ている場合には、発生されたパルスはＲＤと一致するも
のであって、それは内部論理によって容易に管理可能な
ものではない。
【０１４２】更に、ＲＤのアクティブ即ち活性な期間が
充分持続する場合であっても、ＬＯＡＤフェーズの予測
された終了を励起させるＲＤ信号上の究極的なグリッジ
が存在することの問題を取除くものではない。この付加
的な制御のフローチャートを図２３に示してある。
充分持続する場合であっても、ＬＯＡＤフェーズの予測
された終了を励起させるＲＤ信号上の究極的なグリッジ
が存在することの問題を取除くものではない。この付加
的な制御のフローチャートを図２３に示してある。
【０１４３】読取データの出力の管理
信号ＬＯＡＤ及びＤＬＡＴＣＨＮは本メモリの読取時間
に直接的に影響を与える。何故ならば、それらは出力の
アップデートを決定するからである。主要なＬＯＡＤパ
ルスの発生から開始して、センスアンプから来る信号と
外部制御信号との間でのプライオリティ（優先状態）及
びとりわけアウトフェージング即ちフェーズのずらしに
関する処理が実施される。
に直接的に影響を与える。何故ならば、それらは出力の
アップデートを決定するからである。主要なＬＯＡＤパ
ルスの発生から開始して、センスアンプから来る信号と
外部制御信号との間でのプライオリティ（優先状態）及
びとりわけアウトフェージング即ちフェーズのずらしに
関する処理が実施される。
【０１４４】このような処理は本メモリの制御回路ＴＩ
ＭＩＮＧのブロックＢＵＦＦＯＵＴ ＣＴＲＬによって実
施され、その機能は、センスアンプの夫々のアレイの出
力ラッチからデータ出力レジスタへのデータの正しい転
送のため及び出力レジスタから出力バッファへの該デー
タの転送用のＤＬＡＴＣＨ信号の発生のための二次的な
信号、即ちＬＯＡＤ ＥＶ及びＬＯＡＤ ＯＤを発生す
ることである。ブロックＢＵＦＦＯＵＴ ＣＴＲＬの機
能的構造を図２４に示してある。
ＭＩＮＧのブロックＢＵＦＦＯＵＴ ＣＴＲＬによって実
施され、その機能は、センスアンプの夫々のアレイの出
力ラッチからデータ出力レジスタへのデータの正しい転
送のため及び出力レジスタから出力バッファへの該デー
タの転送用のＤＬＡＴＣＨ信号の発生のための二次的な
信号、即ちＬＯＡＤ ＥＶ及びＬＯＡＤ ＯＤを発生す
ることである。ブロックＢＵＦＦＯＵＴ ＣＴＲＬの機
能的構造を図２４に示してある。
【０１４５】図２４の構造を構成する主要なブロック及
びそれらの機能は以下の通りである。
びそれらの機能は以下の通りである。
【０１４６】※このブロックは非同期的機能を管理し、
※このブロックはＳＡｌａｔｃｈ信号に対するロック機
能を具備する主要なＬＯＡＤ信号を検知し、 ※このブロックはＤＬＡＴＣＨ信号に関連した信号ＬＯ
ＡＤ ＥＶ及びＬＯＡＤ ＯＤを予測し、 ※このブロックはＲＥＳＵＭＥ即ちレジュームの場合に
ＤＬＡＴＣＨを発生する。
能を具備する主要なＬＯＡＤ信号を検知し、 ※このブロックはＤＬＡＴＣＨ信号に関連した信号ＬＯ
ＡＤ ＥＶ及びＬＯＡＤ ＯＤを予測し、 ※このブロックはＲＥＳＵＭＥ即ちレジュームの場合に
ＤＬＡＴＣＨを発生する。
【０１４７】非同期モードにおいて、信号ＤＬＡＴＣＨ
はＬＯＡＤ ＥＶ ＡＳＹＮＣ及びＬＯＡＤ ＯＤ Ａ
ＳＹＮＣによって発生され、それらは常に、新たなデー
タがセンスアンプによって出力される準備がなされるた
びに発生されるそれらの夫々の信号ＳＡｌａｔｃｈ Ｅ
Ｖ及びＳＡｌａｔｃｈ ＯＤに排他的な態様で正確に依
存する。
はＬＯＡＤ ＥＶ ＡＳＹＮＣ及びＬＯＡＤ ＯＤ Ａ
ＳＹＮＣによって発生され、それらは常に、新たなデー
タがセンスアンプによって出力される準備がなされるた
びに発生されるそれらの夫々の信号ＳＡｌａｔｃｈ Ｅ
Ｖ及びＳＡｌａｔｃｈ ＯＤに排他的な態様で正確に依
存する。
【０１４８】同期モードにおいては、該非同期制御ブロ
ックはディスエーブルされ且つ関連するＬＯＡＤ信号
（ＥＶ又はＯＤ）が別個の機能的ブロックによって発生
され、その回路実施例を図２５に示してある。
ックはディスエーブルされ且つ関連するＬＯＡＤ信号
（ＥＶ又はＯＤ）が別個の機能的ブロックによって発生
され、その回路実施例を図２５に示してある。
【０１４９】ＳＡｌａｔｃｈロックを具備するＬＯＡＤ
信号の検知 このブロックは２つの同時的なイベント（出力データの
要求及び進行中のセンスアンプの出力ラッチのアップデ
ート）の存在を検知し且つ、特に、最初のイベントに関
連する２番目のイベントの終了の遅延条件を検知する。
この場合に、特定のロックメカニズムがセンスアンプの
出力ラッチの完全且つ正確なアップデート期間の終了に
対してそれらを条件付けすることによって関連するパル
スＬＯＡＤ及びＤＬＡＴＣＨＮを有益的に延長させるこ
とを可能とする。
信号の検知 このブロックは２つの同時的なイベント（出力データの
要求及び進行中のセンスアンプの出力ラッチのアップデ
ート）の存在を検知し且つ、特に、最初のイベントに関
連する２番目のイベントの終了の遅延条件を検知する。
この場合に、特定のロックメカニズムがセンスアンプの
出力ラッチの完全且つ正確なアップデート期間の終了に
対してそれらを条件付けすることによって関連するパル
スＬＯＡＤ及びＤＬＡＴＣＨＮを有益的に延長させるこ
とを可能とする。
【０１５０】プレロードＬＯＡＤ ＥＶ及びＬＯＡＤ
ＯＤ このブロックは現在の読取サイクルが該データの要求
（ＲＤの上昇エッジ）の前に終了した場合に、センスア
ンプの出力ラッチ内に存在するデータをデータ出力レジ
スタへ転送することをイネーブルさせる。注意すべきこ
とであるが、本プロトコルによる有効な要求に対して結
合されたままの信号ＤＬＡＴＣＨＮは発生されない。
ＯＤ このブロックは現在の読取サイクルが該データの要求
（ＲＤの上昇エッジ）の前に終了した場合に、センスア
ンプの出力ラッチ内に存在するデータをデータ出力レジ
スタへ転送することをイネーブルさせる。注意すべきこ
とであるが、本プロトコルによる有効な要求に対して結
合されたままの信号ＤＬＡＴＣＨＮは発生されない。
【０１５１】ＳＡｌａｔｃｈロックを具備するＬＯＡＤ
信号の検知 このブロックは主要なＬＯＡＤ信号（ＲＤのリーディン
グエッジと一致してＬＯＡＤ ＰＵＬＳＥＲによって発
生される）に対して意味のあるデータの外部要求を検知
し、且つそのプライオリティ即ち優先状態に依存して、
有効な特定のコマンドＬＯＡＤ ＥＶ ＳＹＮＣ又はＬ
ＯＡＤ ＯＤ ＳＹＮＣの発生を開始する。このような
パルスの幅はＳＡｌａｔｃｈ信号によって変調される。
信号の検知 このブロックは主要なＬＯＡＤ信号（ＲＤのリーディン
グエッジと一致してＬＯＡＤ ＰＵＬＳＥＲによって発
生される）に対して意味のあるデータの外部要求を検知
し、且つそのプライオリティ即ち優先状態に依存して、
有効な特定のコマンドＬＯＡＤ ＥＶ ＳＹＮＣ又はＬ
ＯＡＤ ＯＤ ＳＹＮＣの発生を開始する。このような
パルスの幅はＳＡｌａｔｃｈ信号によって変調される。
【０１５２】従って、パルスＬＯＡＤ ＥＶ ＳＹＮＣ
又はＬＯＡＤ ＯＤ ＳＹＮＣの開始は主要なＬＯＡＤ
信号によって確立され、一方それらの期間は夫々のＳＡ
ｌａｔｃｈ信号の期間に依存する。
又はＬＯＡＤ ＯＤ ＳＹＮＣの開始は主要なＬＯＡＤ
信号によって確立され、一方それらの期間は夫々のＳＡ
ｌａｔｃｈ信号の期間に依存する。
【０１５３】プレロードＬＯＡＤ ＥＶ及びＬＯＡＤ
ＯＤ このブロックの目的は、可能である場合にはいつでも、
センスアンプの出力ラッチから出力データレジスタへの
データの転送を予測することである。図２６を参照する
ことによって、 ※外部信号ＲＤが論理０へリターン即ち復帰しており、 ※パルスＤＬＡＴＣＨＮが終了しており（即ち、出力デ
ータレジスタラッチから出力バッファへのパス即ち経路
がディスエーブルされている）且つ ※信号ＳＡｌａｔｃｈが他方のバンクのＳＥＮＳＥ Ｃ
ＲＴＬからきている（即ち、次のデータが他方のバンク
のセンスアンプの出力ラッチにおいて準備されている）
である場合には、このような新たなデータを出力データ
レジスタ内に転送することが可能であることが明らかで
ある。
ＯＤ このブロックの目的は、可能である場合にはいつでも、
センスアンプの出力ラッチから出力データレジスタへの
データの転送を予測することである。図２６を参照する
ことによって、 ※外部信号ＲＤが論理０へリターン即ち復帰しており、 ※パルスＤＬＡＴＣＨＮが終了しており（即ち、出力デ
ータレジスタラッチから出力バッファへのパス即ち経路
がディスエーブルされている）且つ ※信号ＳＡｌａｔｃｈが他方のバンクのＳＥＮＳＥ Ｃ
ＲＴＬからきている（即ち、次のデータが他方のバンク
のセンスアンプの出力ラッチにおいて準備されている）
である場合には、このような新たなデータを出力データ
レジスタ内に転送することが可能であることが明らかで
ある。
【０１５４】換言すると、出力レジスタのアップデート
は、外部コマンドＲＤの新たな上昇エッジによって確立
される新たなデータの有効な要求が未だに検知されてい
ない場合であっても有益的に予測される。この予測は所
謂ＴＯＥsync（時間出力イネーブル）に対する貴重なナ
ノ秒を獲得することを可能とする。
は、外部コマンドＲＤの新たな上昇エッジによって確立
される新たなデータの有効な要求が未だに検知されてい
ない場合であっても有益的に予測される。この予測は所
謂ＴＯＥsync（時間出力イネーブル）に対する貴重なナ
ノ秒を獲得することを可能とする。
【０１５５】強調せねばならないことであるが、出力デ
ータレジスタラッチの予測されたアップデートは出力バ
ッファに関して何等影響を有するものではなく、その出
力パイプラインへの結合は、信号ＤＬＡＴＣＨＮにのみ
依存する。換言すると、新たな読取データは外部「クロ
ック」ＲＤによって要求されるまで外部に対して可視的
なものとされることはない。
ータレジスタラッチの予測されたアップデートは出力バ
ッファに関して何等影響を有するものではなく、その出
力パイプラインへの結合は、信号ＤＬＡＴＣＨＮにのみ
依存する。換言すると、新たな読取データは外部「クロ
ック」ＲＤによって要求されるまで外部に対して可視的
なものとされることはない。
【０１５６】ＡＤＤ信号発生器
ランダムアクセススタンダードメモリとして機能する場
合とは異なり、バーストアクセス同期機能の場合におい
ては、最初の読取に続いて順次的な読取を開始し且つ該
読取をアドレスの内部的発生と同期させることが必要で
ある。通常のＡＴＤパルス発生器は不向きである。何故
ならば、外部アドレスは同期サイクル期間中にスイッチ
しないからである（又はメモリに対してアクセス可能で
はない）。
合とは異なり、バーストアクセス同期機能の場合におい
ては、最初の読取に続いて順次的な読取を開始し且つ該
読取をアドレスの内部的発生と同期させることが必要で
ある。通常のＡＴＤパルス発生器は不向きである。何故
ならば、外部アドレスは同期サイクル期間中にスイッチ
しないからである（又はメモリに対してアクセス可能で
はない）。
【０１５７】内部アドレス発生から切り離された包括的
な信号が順次的な読取を開始するために使用される場合
には、検知回路がデコーディング回路から独立したもの
となり、検知されるべきメモリセルの正しい選択に関連
して読取の開始の予測又は遅延の危険性がある。
な信号が順次的な読取を開始するために使用される場合
には、検知回路がデコーディング回路から独立したもの
となり、検知されるべきメモリセルの正しい選択に関連
して読取の開始の予測又は遅延の危険性がある。
【０１５８】上述したように、これらの問題は、新たな
同期サイクルが検知された場合に発生されるものである
が、順次的読取を開始するためにいまだにＡＴＤ信号を
使用することによって効果的に解消される。
同期サイクルが検知された場合に発生されるものである
が、順次的読取を開始するためにいまだにＡＴＤ信号を
使用することによって効果的に解消される。
【０１５９】本発明メモリアーキテクチャの１つの側面
によれば、基本的なプロトコル信号ＡＬＥ（アドレスラ
ッチイネーブル）によってイネーブルされる外部アドレ
ス線に対して従来意味のあるＡＴＤパルス発生器が使用
される。
によれば、基本的なプロトコル信号ＡＬＥ（アドレスラ
ッチイネーブル）によってイネーブルされる外部アドレ
ス線に対して従来意味のあるＡＴＤパルス発生器が使用
される。
【０１６０】このような信号ＡＬＥが存在することは、
外部アドレスから読取サイクルを開始させることが必要
であることを確立する。外部アドレス線のスイッチング
によって発生されるＡＴＤ信号は両方のバンクへ送ら
れ、それらは、次いで、夫々の読取構造をイネーブルさ
せることが可能であり、このようなサイクルはバースト
読取のシーケンスの最初のランダムアクセスサイクルで
あるか又は包括的な非同期アクセスのいずれかである。
外部アドレスから読取サイクルを開始させることが必要
であることを確立する。外部アドレス線のスイッチング
によって発生されるＡＴＤ信号は両方のバンクへ送ら
れ、それらは、次いで、夫々の読取構造をイネーブルさ
せることが可能であり、このようなサイクルはバースト
読取のシーケンスの最初のランダムアクセスサイクルで
あるか又は包括的な非同期アクセスのいずれかである。
【０１６１】該アクセスが純粋に非同期的なものである
場合には、両方のバンクが読取を終了するが、外部アド
レスによって有効にアドレスされたバンクのみがそのデ
ータを出力する（バンクのプライオリティ即ち優先状態
は既に説明したようにアドレスの最小桁ビットＡ＜０＞
によって定義される）。
場合には、両方のバンクが読取を終了するが、外部アド
レスによって有効にアドレスされたバンクのみがそのデ
ータを出力する（バンクのプライオリティ即ち優先状態
は既に説明したようにアドレスの最小桁ビットＡ＜０＞
によって定義される）。
【０１６２】対照的に、信号ＡＬＥの低レベルへのスイ
ッチバックのために、該読取サイクルはバーストシーケ
ンスの最初のランダムサイクルとして解釈され、本メモ
リの制御論理は優先状態にないバンク（入力外部アドレ
スによって示される）、例えば夫々のパルスＩＮＣ Ｏ
によるバンクＯＤＤのアドレスカウンタに対する最初の
インクリメントパルスを発生し、次続の（２番目の）読
取を実施するためのアドレスを発生する。
ッチバックのために、該読取サイクルはバーストシーケ
ンスの最初のランダムサイクルとして解釈され、本メモ
リの制御論理は優先状態にないバンク（入力外部アドレ
スによって示される）、例えば夫々のパルスＩＮＣ Ｏ
によるバンクＯＤＤのアドレスカウンタに対する最初の
インクリメントパルスを発生し、次続の（２番目の）読
取を実施するためのアドレスを発生する。
【０１６３】内部アドレスカウンタのうちの一方又は他
方に対して宛先とされるこのようなインクリメントパル
スＩＮＣ Ｏを励起として使用し、新たなダミーＡＴＤ
パルスが発生されてＯＤＤバンク、即ちその内部アドレ
スがインクリメントされるバンクに関して新たな読取サ
イクルを開始させる。
方に対して宛先とされるこのようなインクリメントパル
スＩＮＣ Ｏを励起として使用し、新たなダミーＡＴＤ
パルスが発生されてＯＤＤバンク、即ちその内部アドレ
スがインクリメントされるバンクに関して新たな読取サ
イクルを開始させる。
【０１６４】このように、バンクＥＶＥＮに関する読取
が展開させられ、且つ内部アドレスカウンタインクリメ
ントパルスの発生に続いて新たなダミーＡＴＤパルスに
よって他方のバンクＯＤＤに関する読取がアップデート
された内部アドレスに対して再開始される。
が展開させられ、且つ内部アドレスカウンタインクリメ
ントパルスの発生に続いて新たなダミーＡＴＤパルスに
よって他方のバンクＯＤＤに関する読取がアップデート
された内部アドレスに対して再開始される。
【０１６５】最初のランダムアクセスサイクルの終わり
において（即ち、ＥＶＥＮバンクから最初のランダムア
クセスサイクル期間中に読取ったデータを出力へ送給し
た後においてのみ）、この場合は該読取が丁度終了した
ＥＶＥＮバンクのアドレスカウンタに対して宛先とされ
ている新たなインクリメントパルスＩＮＣ Ｅが発生さ
れる。
において（即ち、ＥＶＥＮバンクから最初のランダムア
クセスサイクル期間中に読取ったデータを出力へ送給し
た後においてのみ）、この場合は該読取が丁度終了した
ＥＶＥＮバンクのアドレスカウンタに対して宛先とされ
ている新たなインクリメントパルスＩＮＣ Ｅが発生さ
れる。
【０１６６】再度、アドレスカウンタインクリメントパ
ルスを使用することによって、バンクＥＶＥＮに対して
専用の新たなＡＴＤパルスが発生されて新たな読取を再
開始し、一方制御論理からプライオリティを獲得したＯ
ＤＤバンクは読取データの出力に至るまで読取サイクル
を完了する。
ルスを使用することによって、バンクＥＶＥＮに対して
専用の新たなＡＴＤパルスが発生されて新たな読取を再
開始し、一方制御論理からプライオリティを獲得したＯ
ＤＤバンクは読取データの出力に至るまで読取サイクル
を完了する。
【０１６７】基本的に、夫々のアドレスカウンタに対し
て交替的にインクリメントパルスを発生することを継続
することによって、専用のＡＴＤパルスが調和的に発生
されて交替的な態様で２つのバンクに関する読取を開始
させる。これら主要な信号のタイミング線図を図２７に
示してある。
て交替的にインクリメントパルスを発生することを継続
することによって、専用のＡＴＤパルスが調和的に発生
されて交替的な態様で２つのバンクに関する読取を開始
させる。これら主要な信号のタイミング線図を図２７に
示してある。
【０１６８】ＡＴＤ ＧＥＮブロックのブロック図を図
２８に示してある。それは外部アドレス入力線に関する
スイッチングに対して意味のある回路に基づいてＡＴＤ
発生器の古典的構造を有している。外部アドレス線にお
けるスイッチングを検知した場合に発生されるＡＴＤパ
ルスは両方のバンクに対して共通のものであり且つ全て
のスタンダードのランダムアクセスサイクルに対して使
用される。
２８に示してある。それは外部アドレス入力線に関する
スイッチングに対して意味のある回路に基づいてＡＴＤ
発生器の古典的構造を有している。外部アドレス線にお
けるスイッチングを検知した場合に発生されるＡＴＤパ
ルスは両方のバンクに対して共通のものであり且つ全て
のスタンダードのランダムアクセスサイクルに対して使
用される。
【０１６９】本発明によれば、ＡＴＤＧＥＮブロック
は、夫々、順次的読取（同期動作モード）を実施する場
合に２つのバンクのうちのいずれか一方又は他方に対し
て特定のＥＶＥＮ ＡＴＤ及びＯＤＤ ＡＴＤパルスの
発生を決定するバンクＥＶＥＮのアドレスカウンタ及び
バンクＯＤＤのアドレスカウンタに対して特定のアドレ
スカウンタインクリメントパルスによって励起される２
つの補助的パルサー（ＰＵＬＳＥＲ）ブロックを有して
いる。
は、夫々、順次的読取（同期動作モード）を実施する場
合に２つのバンクのうちのいずれか一方又は他方に対し
て特定のＥＶＥＮ ＡＴＤ及びＯＤＤ ＡＴＤパルスの
発生を決定するバンクＥＶＥＮのアドレスカウンタ及び
バンクＯＤＤのアドレスカウンタに対して特定のアドレ
スカウンタインクリメントパルスによって励起される２
つの補助的パルサー（ＰＵＬＳＥＲ）ブロックを有して
いる。
【０１７０】バーストアクセス同期動作モード期間中
に、外部アドレス線のスイッチングによって両方のバン
クに対して共通のＡＴＤパルスの発生はプロトコル信号
ＡＬＥによって阻止される。
に、外部アドレス線のスイッチングによって両方のバン
クに対して共通のＡＴＤパルスの発生はプロトコル信号
ＡＬＥによって阻止される。
【０１７１】基本的な利点は、順次的読取の場合とラン
ダムアクセス非同期読取の場合とで制御信号の経路（Ａ
ＴＤパルスから開始する）を同一のものとしている点で
ある。実際に、ＡＴＤパルスの発生は読取の同一の論理
フェーズにおいて行われ、即ち、そのアドレスが外部か
ら入力されたものであるか又はカウンタ自身のインクリ
メント動作を介して内部的に発生されたものであるかに
拘わらず、内部アドレスカウンタを構成するラッチがそ
れ自身安定化する場合に行われる。このように、スタン
ダードのランダムアクセス読取サイクルの場合における
ＡＴＤパルスの同一の伝搬遅延が確保されている。この
伝搬遅延が等しいことは、何等更なる制御論理を導入す
る必要性なしに、バーストアクセス読取の２つのバンク
に関して同期した開始の問題を単純且つ効果的な態様で
解決している。バーストアクセス読取が同一のメカニズ
ムを介して（インクリメントパルスから開始し）且つラ
ンダムアクセス読取と同一の回路を使用して行われると
いう事実によって、動作の正確性及び本アーキテクチャ
の堅牢性を更に保証している。
ダムアクセス非同期読取の場合とで制御信号の経路（Ａ
ＴＤパルスから開始する）を同一のものとしている点で
ある。実際に、ＡＴＤパルスの発生は読取の同一の論理
フェーズにおいて行われ、即ち、そのアドレスが外部か
ら入力されたものであるか又はカウンタ自身のインクリ
メント動作を介して内部的に発生されたものであるかに
拘わらず、内部アドレスカウンタを構成するラッチがそ
れ自身安定化する場合に行われる。このように、スタン
ダードのランダムアクセス読取サイクルの場合における
ＡＴＤパルスの同一の伝搬遅延が確保されている。この
伝搬遅延が等しいことは、何等更なる制御論理を導入す
る必要性なしに、バーストアクセス読取の２つのバンク
に関して同期した開始の問題を単純且つ効果的な態様で
解決している。バーストアクセス読取が同一のメカニズ
ムを介して（インクリメントパルスから開始し）且つラ
ンダムアクセス読取と同一の回路を使用して行われると
いう事実によって、動作の正確性及び本アーキテクチャ
の堅牢性を更に保証している。
【０１７２】付加的な利点は、２つのバンクの内部アド
レスカウンタの個別的なインクリメントパルスを使用す
ることによって示される。このように、他方のバンクに
影響を与えることなしにダミーＡＴＤパルスを一方のバ
ンクへ正確に伝送するために何等更なる処理が必要なも
のではない。
レスカウンタの個別的なインクリメントパルスを使用す
ることによって示される。このように、他方のバンクに
影響を与えることなしにダミーＡＴＤパルスを一方のバ
ンクへ正確に伝送するために何等更なる処理が必要なも
のではない。
【０１７３】２つのバンクに対して共通のＡＴＤパルス
を発生し且つ引き続き正しいバンクに向かってのみ伝播
することを許容する代替方法は、実際に、必要とされる
マルチプレクス動作即ち多重化を実現するための更なる
制御信号（例えば、プライオリティ信号）を必要とす
る。
を発生し且つ引き続き正しいバンクに向かってのみ伝播
することを許容する代替方法は、実際に、必要とされる
マルチプレクス動作即ち多重化を実現するための更なる
制御信号（例えば、プライオリティ信号）を必要とす
る。
【０１７４】ＡＬＥコマンドの内部再条件付け
複雑なシステムにおいては、ＡＬＥ信号はしばしば、シ
ステムの幾つかの装置によって共用され、従って、それ
は特定の装置に対して特定の例えば「チップイネーブ
ル」信号ＣＥｎ等のプロトコルの２番目の基本的な制御
信号によって「フィルタ」される。
ステムの幾つかの装置によって共用され、従って、それ
は特定の装置に対して特定の例えば「チップイネーブ
ル」信号ＣＥｎ等のプロトコルの２番目の基本的な制御
信号によって「フィルタ」される。
【０１７５】高い動作周波数においては、信号の伝送線
によって導入される本質的な遅延を容易に予測し且つ制
御することは不可能である。このことはメモリ装置を宛
先としているＡＬＥパルスをシステムのその他の装置を
宛先としているものから正確に区別するために回避せね
ばならない２つの信号の間の存在し得る非同期性に起因
する臨界性を発生する場合がある。
によって導入される本質的な遅延を容易に予測し且つ制
御することは不可能である。このことはメモリ装置を宛
先としているＡＬＥパルスをシステムのその他の装置を
宛先としているものから正確に区別するために回避せね
ばならない２つの信号の間の存在し得る非同期性に起因
する臨界性を発生する場合がある。
【０１７６】更に、同期動作モードは、しばしば、読取
シーケンスが中断された点からスタンバイ期間の終わり
において順次的読取をレジューム即ち再開する可能性を
取扱う場合がある（リカバリー及びレジューム）。然し
ながら、アクティブ（活性）フェーズからスタンバイ
（待機）フェーズへ通過する場合に、ＡＬＥパルスが、
図２９ｂに示したように、チップイネーブル信号ＣＥｎ
のスイッチングを予期する場合には、外部アドレスの誤
った取得が発生する場合があり、その結果２つのバンク
のアドレスカウンタによって自主的に計算された内部ア
ドレスを失う場合がある。
シーケンスが中断された点からスタンバイ期間の終わり
において順次的読取をレジューム即ち再開する可能性を
取扱う場合がある（リカバリー及びレジューム）。然し
ながら、アクティブ（活性）フェーズからスタンバイ
（待機）フェーズへ通過する場合に、ＡＬＥパルスが、
図２９ｂに示したように、チップイネーブル信号ＣＥｎ
のスイッチングを予期する場合には、外部アドレスの誤
った取得が発生する場合があり、その結果２つのバンク
のアドレスカウンタによって自主的に計算された内部ア
ドレスを失う場合がある。
【０１７７】スタンバイフェーズ期間中に、外部ＡＬＥ
信号はフィルタされねばならず、一方スタンバイから再
度エンターし且つ外部ＡＬＥパルスを印加する場合に、
新たなアドレスの取得は時間を長くさせないように最大
の速度で行われねばならない。
信号はフィルタされねばならず、一方スタンバイから再
度エンターし且つ外部ＡＬＥパルスを印加する場合に、
新たなアドレスの取得は時間を長くさせないように最大
の速度で行われねばならない。
【０１７８】通常、ＡＬＥ信号を解釈することを困難と
させる可能性のあるプロトコルによって遭遇される事例
の充分なる組合わせが存在している。例えば、高周波数
において、期間が減少されたＡＬＥパルスがＣＥｎ信号
によって「スライス」される場合には（１→０）、図２
９ａに示したように、その実効的な期間が結果的に減少
され、そのことは新たなアドレスを正確に取得すること
を可能とさせない場合がある。
させる可能性のあるプロトコルによって遭遇される事例
の充分なる組合わせが存在している。例えば、高周波数
において、期間が減少されたＡＬＥパルスがＣＥｎ信号
によって「スライス」される場合には（１→０）、図２
９ａに示したように、その実効的な期間が結果的に減少
され、そのことは新たなアドレスを正確に取得すること
を可能とさせない場合がある。
【０１７９】どのような条件下においても、特に高周波
数であっても、メモリ装置の正確な機能性を確保するた
めに、外部ＡＬＥ信号を忠実に再生する従来の入力バッ
ファを使用することは充分には信頼性がない場合があ
る。
数であっても、メモリ装置の正確な機能性を確保するた
めに、外部ＡＬＥ信号を忠実に再生する従来の入力バッ
ファを使用することは充分には信頼性がない場合があ
る。
【０１８０】本発明の重要な側面によれば、全ての状態
においてメモリ装置の正確な機能性を保証し且つ外部プ
ロトコル信号との存在し得る不整合を許容するのに充分
な期間のＡＬＥ信号の内部的なレプリカ即ち複製物を発
生することによって特別の構造が上述した問題を解消し
ている。このことを例示するために、図３０に示した本
メモリの入力信号経路の基本的な構成を観察することが
有用である。
においてメモリ装置の正確な機能性を保証し且つ外部プ
ロトコル信号との存在し得る不整合を許容するのに充分
な期間のＡＬＥ信号の内部的なレプリカ即ち複製物を発
生することによって特別の構造が上述した問題を解消し
ている。このことを例示するために、図３０に示した本
メモリの入力信号経路の基本的な構成を観察することが
有用である。
【０１８１】本回路によって出力される信号は２つであ
り、即ちＡＬＥ ＦＡＳＴ及びＡＬＥである。これら２
つの信号のうちの最初のもの、即ちＡＬＥ ＦＡＳＴは
入力バッファとカスケード接続されている入力ラッチ内
の外部アドレスの取得を制御し、２番目の信号であるＡ
ＬＥは夫々のバンクのカウンタＥＶＥＮ ＣＯＵＮＴＥ
Ｒ及びＯＤＤ ＣＯＵＮＴＥＲに対して内部ラッチ内に
包含されているアドレスの取得を制御し且つ有効性を評
価する。該カウンタの出力は直接的にメモリ位置を示
し、且つそれらがアップデートされる度に、新たな読取
サイクルが開始する。
り、即ちＡＬＥ ＦＡＳＴ及びＡＬＥである。これら２
つの信号のうちの最初のもの、即ちＡＬＥ ＦＡＳＴは
入力バッファとカスケード接続されている入力ラッチ内
の外部アドレスの取得を制御し、２番目の信号であるＡ
ＬＥは夫々のバンクのカウンタＥＶＥＮ ＣＯＵＮＴＥ
Ｒ及びＯＤＤ ＣＯＵＮＴＥＲに対して内部ラッチ内に
包含されているアドレスの取得を制御し且つ有効性を評
価する。該カウンタの出力は直接的にメモリ位置を示
し、且つそれらがアップデートされる度に、新たな読取
サイクルが開始する。
【０１８２】本発明の回路構造を図３１に示してある。
ＡＬＥ ＥＸＴとして示した外部コマンドの入力ラッチ
があるヒステリシスを導入する。レプリカ信号ＡＬＥ
ＦＡＳＴを発生するネットワークは実質的に認知可能な
遅延なしでそれを直接的に発生するように構成されてい
る。
ＡＬＥ ＥＸＴとして示した外部コマンドの入力ラッチ
があるヒステリシスを導入する。レプリカ信号ＡＬＥ
ＦＡＳＴを発生するネットワークは実質的に認知可能な
遅延なしでそれを直接的に発生するように構成されてい
る。
【０１８３】ＳＲラッチのセット動作を制御する回路構
造（ＳＴＡＲＴ ＤＥＬＡＹ及び関連論理）が外部アド
レスの誤ったアップデートを防止するように、フィルタ
動作の終わりにおいて決定的な態様で外部アドレスの取
得を評価（検査）することを可能とする。構造ＣＥｎ
ＤＥＬＡＹは、スタンバイフェーズからの再度のエンタ
ーの場合に（ｓｔａｒｔ ｆｒｏｍ ｓｂｙ＝１）、外
部コマンドＣＥｎによるフィルタ動作を中断することを
可能とする。構造３ｎｓ ＤＥＬＡＹは、相当の余裕で
カウンタの即時のアップデート動作を許容することによ
って、外部ＡＬＥパルスが過剰に狭いものである場合に
フィルタ動作を制限する。
造（ＳＴＡＲＴ ＤＥＬＡＹ及び関連論理）が外部アド
レスの誤ったアップデートを防止するように、フィルタ
動作の終わりにおいて決定的な態様で外部アドレスの取
得を評価（検査）することを可能とする。構造ＣＥｎ
ＤＥＬＡＹは、スタンバイフェーズからの再度のエンタ
ーの場合に（ｓｔａｒｔ ｆｒｏｍ ｓｂｙ＝１）、外
部コマンドＣＥｎによるフィルタ動作を中断することを
可能とする。構造３ｎｓ ＤＥＬＡＹは、相当の余裕で
カウンタの即時のアップデート動作を許容することによ
って、外部ＡＬＥパルスが過剰に狭いものである場合に
フィルタ動作を制限する。
【０１８４】構造ＣＡＲＲＹ ＤＥＬＡＹ ＭＡＴＣＨ
はカウンタにおけるキャリィビットの最大伝搬時間に等
しい最小期間の内部パルスを構成することを許容する
（最初のキャリィの正しい伝搬を確保する）。
はカウンタにおけるキャリィビットの最大伝搬時間に等
しい最小期間の内部パルスを構成することを許容する
（最初のキャリィの正しい伝搬を確保する）。
【０１８５】本発明回路においては、ＡＬＥ信号の内部
レプリカのイネーブル動作に通ずる３個の別々のパス
（経路）が存在している。それらは非同期状態マシンの
状態の関数として交互にイネーブルされる。特に、４つ
の別々の状態を定義することが可能であり、即ち、
（ａ）図３２に示したようにアクティブフェーズ（ＣＥ
ｎ＝０）期間中においての幅狭の外部ＡＬＥパルス、
（ｂ）図３３に示したようにアクティブフェーズ（ＣＥ
ｎ＝０）期間中における幅広の外部ＡＬＥパルス、
（ｃ）アクティブフェーズからスタンバイフェーズへの
通過、（ｄ）図３４に示したように、外部ＡＬＥパルス
のスライス動作を伴ってのスタンバイフェーズからのレ
ジューム即ち再開。
レプリカのイネーブル動作に通ずる３個の別々のパス
（経路）が存在している。それらは非同期状態マシンの
状態の関数として交互にイネーブルされる。特に、４つ
の別々の状態を定義することが可能であり、即ち、
（ａ）図３２に示したようにアクティブフェーズ（ＣＥ
ｎ＝０）期間中においての幅狭の外部ＡＬＥパルス、
（ｂ）図３３に示したようにアクティブフェーズ（ＣＥ
ｎ＝０）期間中における幅広の外部ＡＬＥパルス、
（ｃ）アクティブフェーズからスタンバイフェーズへの
通過、（ｄ）図３４に示したように、外部ＡＬＥパルス
のスライス動作を伴ってのスタンバイフェーズからのレ
ジューム即ち再開。
【０１８６】上述した４つの状態において、本回路は完
全に異なる態様で２つの内部レプリカ信号、即ちＡＬＥ
ＦＡＳＴ及びＡＬＥを発生する。切り替えプロトコル
は、メモリが同期動作モードにある場合には、ユーザが
意図的にそのことを所望するものでない限り、既存の出
力データを絶対的に崩壊させるべきではないことを意図
している。このような条件は外部ＡＬＥ回路の下降エッ
ジ又はある時間の後にＣＥｎ信号が未だ「０」から
「１」へスイッチしていないという事実に係っている。
従って、ＡＬＥ信号の内部的伝搬をできるだけ長く且つ
外部的に印加されたＡＬＥ信号（図３２におけるケース
Ａ）の下降エッジを超えることがないように遅延させる
か、または内部レプリカパルス（図３３におけるケース
Ｂ）を発生する前にある時間待機することが必要であ
る。図３１の回路の内部信号の展開を図３２及び３３に
示してある。
全に異なる態様で２つの内部レプリカ信号、即ちＡＬＥ
ＦＡＳＴ及びＡＬＥを発生する。切り替えプロトコル
は、メモリが同期動作モードにある場合には、ユーザが
意図的にそのことを所望するものでない限り、既存の出
力データを絶対的に崩壊させるべきではないことを意図
している。このような条件は外部ＡＬＥ回路の下降エッ
ジ又はある時間の後にＣＥｎ信号が未だ「０」から
「１」へスイッチしていないという事実に係っている。
従って、ＡＬＥ信号の内部的伝搬をできるだけ長く且つ
外部的に印加されたＡＬＥ信号（図３２におけるケース
Ａ）の下降エッジを超えることがないように遅延させる
か、または内部レプリカパルス（図３３におけるケース
Ｂ）を発生する前にある時間待機することが必要であ
る。図３１の回路の内部信号の展開を図３２及び３３に
示してある。
【０１８７】図３２に示したケースＡの場合には、内部
ＡＬＥパルスの開始は外部信号ＡＬＥ ＥＸＴの下降エ
ッジによって励起される。図３３に示したケースＢの場
合には、内部ＡＬＥレプリカパルスの発生を励起する前
に特定した時間インターバル（ｄｔ ＳＴＡＲＴ）が経
過される。このアナログ遅延は適宜の安定化ネットワー
クで与えられる基準電圧源を使用することによって実現
することが可能である。このことは、電源電圧、温度及
び製造処理上の変動がある場合に、該遅延を可及的に安
定なものとさせる。実際に、通常の動作条件において
は、外部ＡＬＥコマンドの内部レプリカを発生する場合
に導入される遅延がメモリの読取時間の拡張を決定す
る。この読取時間の拡張の効果は、入力回路を即時にイ
ネーブルさせる他方の内部レプリカ信号ＡＬＥ ＦＡＳ
Ｔの即時の発生のおかげで減少され、従って図２４の構
成に基づく全体的な伝搬時間を減少させている。全ての
状態において、ＡＬＥ ＦＡＳＴ信号は、外部ＡＬＥパ
ルスの上昇エッジを検知すると即座に発行される。
ＡＬＥパルスの開始は外部信号ＡＬＥ ＥＸＴの下降エ
ッジによって励起される。図３３に示したケースＢの場
合には、内部ＡＬＥレプリカパルスの発生を励起する前
に特定した時間インターバル（ｄｔ ＳＴＡＲＴ）が経
過される。このアナログ遅延は適宜の安定化ネットワー
クで与えられる基準電圧源を使用することによって実現
することが可能である。このことは、電源電圧、温度及
び製造処理上の変動がある場合に、該遅延を可及的に安
定なものとさせる。実際に、通常の動作条件において
は、外部ＡＬＥコマンドの内部レプリカを発生する場合
に導入される遅延がメモリの読取時間の拡張を決定す
る。この読取時間の拡張の効果は、入力回路を即時にイ
ネーブルさせる他方の内部レプリカ信号ＡＬＥ ＦＡＳ
Ｔの即時の発生のおかげで減少され、従って図２４の構
成に基づく全体的な伝搬時間を減少させている。全ての
状態において、ＡＬＥ ＦＡＳＴ信号は、外部ＡＬＥパ
ルスの上昇エッジを検知すると即座に発行される。
【０１８８】図２９ｂに示したケースＣの場合には、メ
モリ装置をスタンバイ条件に維持し且つ図３１の回路の
出力ラッチのセットを禁止するスイッチングＣＥｎ信号
（０→１）のために、内部ＡＬＥパルスは発生されな
い。
モリ装置をスタンバイ条件に維持し且つ図３１の回路の
出力ラッチのセットを禁止するスイッチングＣＥｎ信号
（０→１）のために、内部ＡＬＥパルスは発生されな
い。
【０１８９】ケースＤにおいては、本メモリはスタンバ
イ期間の終わりにおいてレジューム（再開）動作フェー
ズにあり、従って、外部ＡＬＥ ＥＸＴパルスの両方の
内部的レプリカ、即ちＡＬＥパルスとＡＬＥ ＦＡＳＴ
パルスの両方を可及的速やかに発生することが必要であ
る。この場合においては、遅延ＣＥｎ ＤＥＬＡＹを使
用することによって、非同期状態マシンがこの状態を認
識し且つ図３４に示したように、内部パルスの発行を設
定する最も速い回路パス（経路）をイネーブルさせる。
イ期間の終わりにおいてレジューム（再開）動作フェー
ズにあり、従って、外部ＡＬＥ ＥＸＴパルスの両方の
内部的レプリカ、即ちＡＬＥパルスとＡＬＥ ＦＡＳＴ
パルスの両方を可及的速やかに発生することが必要であ
る。この場合においては、遅延ＣＥｎ ＤＥＬＡＹを使
用することによって、非同期状態マシンがこの状態を認
識し且つ図３４に示したように、内部パルスの発行を設
定する最も速い回路パス（経路）をイネーブルさせる。
【０１９０】実質的に、本発明回路は内部的に発生され
たレプリカパルスを発行するために異なる可能な回路経
路（比較的遅い経路及び早い経路）を実現し且つ使用
し、従って対立する条件を満足させる。本回路の別の機
能はＡＬＥパルスの幅を制御することである。このこと
は、本メモリの同期動作モードのフェーズを開始させる
場合に特に重要である。
たレプリカパルスを発行するために異なる可能な回路経
路（比較的遅い経路及び早い経路）を実現し且つ使用
し、従って対立する条件を満足させる。本回路の別の機
能はＡＬＥパルスの幅を制御することである。このこと
は、本メモリの同期動作モードのフェーズを開始させる
場合に特に重要である。
【０１９１】内部的に発生されたＡＬＥパルスは、カウ
ンタ内のアドレスをインクリメントさせることのほか
に、その下降エッジと一致して、本メモリのその後の同
期動作フェーズを開始させる。このフェーズにおいて
は、次の読取が行われねばならないバンクのアドレスカ
ウンタをインクリメントすることが必要である。特に、
ＯＤＤバンクを示す外部アドレス（Ａ０＝１）を導入す
ることを仮定することにより、順次的同期読取サイクル
を実行する前にＥＶＥＮバンクのカウンタをインクリメ
ントすることが必要である。内部的に発生されたＡＬＥ
パルスはＥＶＥＮバンクのカウンタによってアップデー
トされたアドレスの取得を可能とし且つその後のインク
リメントに対する準備を行うためにカウンタのキャリィ
の伝搬を許容するようなものでなければならない。
ンタ内のアドレスをインクリメントさせることのほか
に、その下降エッジと一致して、本メモリのその後の同
期動作フェーズを開始させる。このフェーズにおいて
は、次の読取が行われねばならないバンクのアドレスカ
ウンタをインクリメントすることが必要である。特に、
ＯＤＤバンクを示す外部アドレス（Ａ０＝１）を導入す
ることを仮定することにより、順次的同期読取サイクル
を実行する前にＥＶＥＮバンクのカウンタをインクリメ
ントすることが必要である。内部的に発生されたＡＬＥ
パルスはＥＶＥＮバンクのカウンタによってアップデー
トされたアドレスの取得を可能とし且つその後のインク
リメントに対する準備を行うためにカウンタのキャリィ
の伝搬を許容するようなものでなければならない。
【０１９２】図３１のブロック図を観察することによっ
て、パルスの幅を決定し且つＯＦＦノードを制御する場
合に、ＣＡＲＲＹ ＤＥＬＡＹ ＭＡＴＣＨと結合され
ている３ｎｓ遅延の目的を容易に理解することが可能で
ある。該遅延はアドレスカウンタにおけるキャリィの遅
延と比較することが可能であり、且つ外部ＡＬＥパルス
の下降エッジから開始してイネーブルされ、従って内部
的に再生されたＡＬＥパルスのある最小期間を確保す
る。
て、パルスの幅を決定し且つＯＦＦノードを制御する場
合に、ＣＡＲＲＹ ＤＥＬＡＹ ＭＡＴＣＨと結合され
ている３ｎｓ遅延の目的を容易に理解することが可能で
ある。該遅延はアドレスカウンタにおけるキャリィの遅
延と比較することが可能であり、且つ外部ＡＬＥパルス
の下降エッジから開始してイネーブルされ、従って内部
的に再生されたＡＬＥパルスのある最小期間を確保す
る。
【０１９３】オプションとして、本回路は、更に、
※テストモードにおいて又は内部アルゴリズムの実行期
間中に有用なフォーシング（ｆｏｒｃｉｎｇ）装置、 ※出力の遷移期間中に活性化されるノイズに対する保
護、 ※メタル１において実現可能なアナログ遅延のトリミン
グ装置、を有することが可能である。
間中に有用なフォーシング（ｆｏｒｃｉｎｇ）装置、 ※出力の遷移期間中に活性化されるノイズに対する保
護、 ※メタル１において実現可能なアナログ遅延のトリミン
グ装置、を有することが可能である。
【０１９４】勿論、使用した遅延ネットワークは、正確
なものであることのほかに、例えば温度及び電源電圧等
の動作条件の変動がある場合でも導入された遅延の不変
性を確保するものでなければならない。
なものであることのほかに、例えば温度及び電源電圧等
の動作条件の変動がある場合でも導入された遅延の不変
性を確保するものでなければならない。
【０１９５】補償型遅延回路
一般的に使用される遅延回路は、通常、典型的に一般的
なバンドギャップ回路によって派生される温度とは独立
した一定の基準電圧ＶrefでバイアスされているＮチャ
ンネルの普通のトランジスタを介してのコンデンサの放
電時間を制御することに基づいている。このような回路
は欠点を有している。該コンデンサの放電時間は電源電
圧Ｖdd（それは、そこから放電が開始するレベルであ
る）に対して直接的に比例しており且つ放電電流Ｉscに
対して逆比例しているからである。Ｉscは一定であるの
で、放電時間の、従って、電源電圧から導入される遅延
の直接的な依存性が存在している。このような欠点は、
図３５に示したような回路を使用することによって効果
的に解消することが可能であり、その場合には、コンデ
ンサの放電回路は２つの分岐部を有している。
なバンドギャップ回路によって派生される温度とは独立
した一定の基準電圧ＶrefでバイアスされているＮチャ
ンネルの普通のトランジスタを介してのコンデンサの放
電時間を制御することに基づいている。このような回路
は欠点を有している。該コンデンサの放電時間は電源電
圧Ｖdd（それは、そこから放電が開始するレベルであ
る）に対して直接的に比例しており且つ放電電流Ｉscに
対して逆比例しているからである。Ｉscは一定であるの
で、放電時間の、従って、電源電圧から導入される遅延
の直接的な依存性が存在している。このような欠点は、
図３５に示したような回路を使用することによって効果
的に解消することが可能であり、その場合には、コンデ
ンサの放電回路は２つの分岐部を有している。
【０１９６】第一分岐部は定電流Ｉconstの発生器とし
て動作する温度補償型電圧Ｖrefでバイアスされている
Ｎチャンネルの普通のトランジスタＭ1によって構成さ
れている。２番目の分岐部はダイオード接続されている
Ｎチャンネルの普通のトランジスタＭ3から構成されて
おり、それは、Ｖrefでバイアスされている３番目の普
通のトランジスタＭ2の動作特性をトライオード領域に
維持する機能を有している。Ｖds2＝Ｖin−Ｖgs4−Ｖ
gs3であり且つＶin＝Ｖdd（コンデンサの放電フェーズ
において）である場合には、トランジスタＭ2は電流Ｉ
linを供給し、それは電源電圧と共に増加する。従っ
て、電源電圧Ｖddが増加すると、コンデンサ内に格納さ
れている初期電荷が増加するが、電流Ｉlinも増加し、
その結果、コンデンサ上の電圧が出力インバータのトリ
ガスレッシュホールド（電源電圧に依存する）ヘ降下す
るのに必要な時間を実質的に一定に維持し、従って回路
によって導入される全体的な遅延を一定に維持する。電
源電圧Ｖddの変化に伴う電流変化を図３６に示してあ
る。
て動作する温度補償型電圧Ｖrefでバイアスされている
Ｎチャンネルの普通のトランジスタＭ1によって構成さ
れている。２番目の分岐部はダイオード接続されている
Ｎチャンネルの普通のトランジスタＭ3から構成されて
おり、それは、Ｖrefでバイアスされている３番目の普
通のトランジスタＭ2の動作特性をトライオード領域に
維持する機能を有している。Ｖds2＝Ｖin−Ｖgs4−Ｖ
gs3であり且つＶin＝Ｖdd（コンデンサの放電フェーズ
において）である場合には、トランジスタＭ2は電流Ｉ
linを供給し、それは電源電圧と共に増加する。従っ
て、電源電圧Ｖddが増加すると、コンデンサ内に格納さ
れている初期電荷が増加するが、電流Ｉlinも増加し、
その結果、コンデンサ上の電圧が出力インバータのトリ
ガスレッシュホールド（電源電圧に依存する）ヘ降下す
るのに必要な時間を実質的に一定に維持し、従って回路
によって導入される全体的な遅延を一定に維持する。電
源電圧Ｖddの変化に伴う電流変化を図３６に示してあ
る。
【０１９７】第二分岐部のトランジスタを適切に寸法構
成することによって、遅延を安定化させるという意味に
おいて、電源電圧Ｖddの変動に起因する効果を正確にカ
ウンタバランスさせるように電流Ｉlinを変調させるこ
とが可能である。比較的安定なスレッシュホールドを有
するトランジスタを使用することは該遅延を処理上の変
動によってより影響を受けることを少なくさせる。
成することによって、遅延を安定化させるという意味に
おいて、電源電圧Ｖddの変動に起因する効果を正確にカ
ウンタバランスさせるように電流Ｉlinを変調させるこ
とが可能である。比較的安定なスレッシュホールドを有
するトランジスタを使用することは該遅延を処理上の変
動によってより影響を受けることを少なくさせる。
【０１９８】センスアンプの等化時間の制御
等化時間を制御する問題の公知の解決方法は、読取サイ
クルの開始時にトリガされた場合にメモリ位置のデコー
ディング構造の遅延と一致する遅延を発生するダミー構
造を使用するものであって、後者がクリチカル即ち臨界
的なものである。ダミーワード線を充電することによっ
て、実際に選択されるワード線の充電時間のより信頼性
のある推定を得ることが可能である。
クルの開始時にトリガされた場合にメモリ位置のデコー
ディング構造の遅延と一致する遅延を発生するダミー構
造を使用するものであって、後者がクリチカル即ち臨界
的なものである。ダミーワード線を充電することによっ
て、実際に選択されるワード線の充電時間のより信頼性
のある推定を得ることが可能である。
【０１９９】図３７に示したように、読取サイクルを開
始すると、このようなダミーワード線はデコーディング
回路のものと同一のドライバによって充電され、且つダ
ミーワード線の反対側に配置されているスレッシュホー
ルド検知器によって所要の電圧レベルに到達したことが
検知される。このような瞬間において等化を解放するこ
とによって、選択されたセルが選択されたワード線の最
後の位置に存在する場合であっても、その制御ゲート上
の電圧は充分なレベルに到達していることの確実性が存
在している。
始すると、このようなダミーワード線はデコーディング
回路のものと同一のドライバによって充電され、且つダ
ミーワード線の反対側に配置されているスレッシュホー
ルド検知器によって所要の電圧レベルに到達したことが
検知される。このような瞬間において等化を解放するこ
とによって、選択されたセルが選択されたワード線の最
後の位置に存在する場合であっても、その制御ゲート上
の電圧は充分なレベルに到達していることの確実性が存
在している。
【０２００】読取データのインターリーブ型ストリーム
によって特性付けされるメモリ装置においては、最初の
ランダムアクセス読取サイクルに続いて順次的読取サイ
クルの開始をトリガし且つ順次インクリメントされるイ
ンターリーブ型アドレスの内部的発生とそれを同期させ
ることが必要である。更に、２つの別々のバンクが存在
しているために、上述したようなパイプライン構造を実
現し且つ連続する読取をアウトフェージング即ちフェー
ズのずらしを行うことを可能とするために、一方のバン
クと他方のバンクとのトリガ動作を区別することが基本
的なことである。
によって特性付けされるメモリ装置においては、最初の
ランダムアクセス読取サイクルに続いて順次的読取サイ
クルの開始をトリガし且つ順次インクリメントされるイ
ンターリーブ型アドレスの内部的発生とそれを同期させ
ることが必要である。更に、２つの別々のバンクが存在
しているために、上述したようなパイプライン構造を実
現し且つ連続する読取をアウトフェージング即ちフェー
ズのずらしを行うことを可能とするために、一方のバン
クと他方のバンクとのトリガ動作を区別することが基本
的なことである。
【０２０１】２つのバンクのデコーディング構造は互い
に別々であり且つ独立的なものであるので、一方のバン
クのセンスアンプがそのバンクのメモリ位置（セル）の
選択時に等化されることを確保することが必要である。
このような条件はプライオリティ（ＰＲＩＯＲＩＴＹ）
信号を使用することによって読取のアウトフェージング
即ちフェーズずらしを行うのと同一の態様で管理するこ
とが可能であり、それは、ＥＶＥＮバンク又はＯＤＤバ
ンクのいずれに関するものであるかに拘わらず、全ての
新たなサイクルにおいて等化（ＥＱＵＡＬＩＺＡＴＩＯ
Ｎ）信号を発生することによって、且つ図３８に示した
ようにそれをプライオリティ信号に関連する適切なバン
クへ送給することによって、全ての読取サイクルにおい
て切り替えて開始すべきであり且つそれからデータを抽
出すべきバンク上に情報を供給する。このような解決方
法の欠点はダミーワード線が未だに充電中においてプラ
イオリティが変化することの可能性であり（例えば、新
たなアドレスから開始する動作の再開始が外部から強制
されるために発生する）、従って等化信号がスライスさ
れ、一方のバンクに対する初期的部分と他方のバンクに
対する終了部分とがスライスされることとなる。
に別々であり且つ独立的なものであるので、一方のバン
クのセンスアンプがそのバンクのメモリ位置（セル）の
選択時に等化されることを確保することが必要である。
このような条件はプライオリティ（ＰＲＩＯＲＩＴＹ）
信号を使用することによって読取のアウトフェージング
即ちフェーズずらしを行うのと同一の態様で管理するこ
とが可能であり、それは、ＥＶＥＮバンク又はＯＤＤバ
ンクのいずれに関するものであるかに拘わらず、全ての
新たなサイクルにおいて等化（ＥＱＵＡＬＩＺＡＴＩＯ
Ｎ）信号を発生することによって、且つ図３８に示した
ようにそれをプライオリティ信号に関連する適切なバン
クへ送給することによって、全ての読取サイクルにおい
て切り替えて開始すべきであり且つそれからデータを抽
出すべきバンク上に情報を供給する。このような解決方
法の欠点はダミーワード線が未だに充電中においてプラ
イオリティが変化することの可能性であり（例えば、新
たなアドレスから開始する動作の再開始が外部から強制
されるために発生する）、従って等化信号がスライスさ
れ、一方のバンクに対する初期的部分と他方のバンクに
対する終了部分とがスライスされることとなる。
【０２０２】最も好適且つ信頼性のある解決は、プライ
オリティ信号とは完全に独立しているが各々がその夫々
のバンクのデコーディング回路に依存する２つのダミー
構造を使用することである。この場合には、図３９に示
したように、特定の等化信号は常に対応するバンク上の
読取サイクルの開始と一貫性を有している。基本的な利
点は、等化の制御をアクセスのタイプから及びバースト
フェーズを管理するために使用される信号から完全に解
放していることである。
オリティ信号とは完全に独立しているが各々がその夫々
のバンクのデコーディング回路に依存する２つのダミー
構造を使用することである。この場合には、図３９に示
したように、特定の等化信号は常に対応するバンク上の
読取サイクルの開始と一貫性を有している。基本的な利
点は、等化の制御をアクセスのタイプから及びバースト
フェーズを管理するために使用される信号から完全に解
放していることである。
【０２０３】等化をトリガするための唯一の決定因子は
あるバンク上での読取サイクルの開始であり（他方のバ
ンクにおいて何が行われているかとは独立している）、
且つ該等化の解放は特定のバンクの選択したワード線の
全てのゲートが正しい読取電圧に到達したことの検証に
のみ依存している。
あるバンク上での読取サイクルの開始であり（他方のバ
ンクにおいて何が行われているかとは独立している）、
且つ該等化の解放は特定のバンクの選択したワード線の
全てのゲートが正しい読取電圧に到達したことの検証に
のみ依存している。
【０２０４】アドレスカウンタにおける加速したキャリ
ィビット伝搬 更に別の好適実施例によれば、本発明アーキテクチャは
２つのバンクのアドレスカウンタにおけるキャリィビッ
トの伝搬を加速させるために独特の解決方法を採用して
おり、従ってバーストアクセス同期動作モード期間中に
アドレスのより高速のインクリメント動作とすることを
可能としている。インターリーブ型メモリの２つのバン
クに対するアドレスのカウンタの従来の構成を図４０に
おいて比較例として示してある。
ィビット伝搬 更に別の好適実施例によれば、本発明アーキテクチャは
２つのバンクのアドレスカウンタにおけるキャリィビッ
トの伝搬を加速させるために独特の解決方法を採用して
おり、従ってバーストアクセス同期動作モード期間中に
アドレスのより高速のインクリメント動作とすることを
可能としている。インターリーブ型メモリの２つのバン
クに対するアドレスのカウンタの従来の構成を図４０に
おいて比較例として示してある。
【０２０５】アドレスカウンタとして一般的に使用され
るバイナリィカウンタのキャリィビットの伝搬遅延にお
いて、該キャリィビットはアドレスビットと先行するス
テージから来るキャリィビットとの間のＮＡＮＤ演算
（例えば、ＮＡＮＤゲートとそれに続くインバータを使
用）を実施することによってキャリィビットが発生され
る。この状態を図４１及び４２に示してある。このこと
は、ｎ番目のステージのキャリィビットに関する情報を
有する前にｎ−１個のステージを介して信号が伝播する
ことを待機することが必要であることを意味している。
多数のステージを有するカウンタの場合には、このよう
な伝搬の遅延は高速条件に鑑み許容不可能な場合があ
る。
るバイナリィカウンタのキャリィビットの伝搬遅延にお
いて、該キャリィビットはアドレスビットと先行するス
テージから来るキャリィビットとの間のＮＡＮＤ演算
（例えば、ＮＡＮＤゲートとそれに続くインバータを使
用）を実施することによってキャリィビットが発生され
る。この状態を図４１及び４２に示してある。このこと
は、ｎ番目のステージのキャリィビットに関する情報を
有する前にｎ−１個のステージを介して信号が伝播する
ことを待機することが必要であることを意味している。
多数のステージを有するカウンタの場合には、このよう
な伝搬の遅延は高速条件に鑑み許容不可能な場合があ
る。
【０２０６】このような遅延を減少させるために、本発
明のアーキテクチャにおいては、図４２及び４３に示し
たように、バイナリィカウンタの修正した構造を効果的
に使用することが可能である。基本的に、伝搬遅延はカ
ウンタの第一ステージと最後のステージとの間の伝搬経
路を分割することによって使用される。この場合には、
キャリィ（ＣＡＲＲＹ）が従来技術におけるように全て
のステージを通り過ぎた場合に発生する遅延を著しく減
少させることが可能である。
明のアーキテクチャにおいては、図４２及び４３に示し
たように、バイナリィカウンタの修正した構造を効果的
に使用することが可能である。基本的に、伝搬遅延はカ
ウンタの第一ステージと最後のステージとの間の伝搬経
路を分割することによって使用される。この場合には、
キャリィ（ＣＡＲＲＹ）が従来技術におけるように全て
のステージを通り過ぎた場合に発生する遅延を著しく減
少させることが可能である。
【０２０７】一方、本発明のインターリーブ型メモリの
２つのバンクの内部アドレスカウンタの構造自身は、バ
ーストアクセス動作フェーズ期間中に、読取励起パルス
（ＲＤ）の継続性がＥＶＥＮバンクとＯＤＤバンクとの
間でインターリーブされるということを認識することに
よって著しく簡単化することが可能である。更に、本発
明のアーキテクチャの１つの側面によれば、ＥＶＥＮバ
ンクの及びＯＤＤバンクのアドレスカウンタのインクリ
メント動作は、夫々のタイミング回路ＥＶＥＮＲＥＡＤ
ＴＩＭＩＮＧ及びＯＤＤ ＲＥＡＤ ＴＩＭＩＮＧに
よって発生される別個のインクリメントパルス、即ちＩ
ＮＣ ＥＶＥＮ及びＩＮＣ ＯＤＤによって発生され、
且つ、基本的に、アドレスインクリメントパルスを最初
に受取るのは常にＥＶＥＮバンクである。このことを認
識することはハードウエアを簡単化することを可能とす
る上で重要である。
２つのバンクの内部アドレスカウンタの構造自身は、バ
ーストアクセス動作フェーズ期間中に、読取励起パルス
（ＲＤ）の継続性がＥＶＥＮバンクとＯＤＤバンクとの
間でインターリーブされるということを認識することに
よって著しく簡単化することが可能である。更に、本発
明のアーキテクチャの１つの側面によれば、ＥＶＥＮバ
ンクの及びＯＤＤバンクのアドレスカウンタのインクリ
メント動作は、夫々のタイミング回路ＥＶＥＮＲＥＡＤ
ＴＩＭＩＮＧ及びＯＤＤ ＲＥＡＤ ＴＩＭＩＮＧに
よって発生される別個のインクリメントパルス、即ちＩ
ＮＣ ＥＶＥＮ及びＩＮＣ ＯＤＤによって発生され、
且つ、基本的に、アドレスインクリメントパルスを最初
に受取るのは常にＥＶＥＮバンクである。このことを認
識することはハードウエアを簡単化することを可能とす
る上で重要である。
【０２０８】バーストアクセスプロトコルによれば、メ
モリはバンクＥＶＥＮの及びバンクＯＤＤの内部アドレ
スを別々にインクリメントするために２つの別々のカウ
ンタを必要とするものではない。何故ならば、バンクＥ
ＶＥＮのアドレスのインクリメントが発生する場合に、
バンクＯＤＤのアドレスのそれに続くインクリメント
は、アウトフェージングのために、バンクＥＶＥＮの同
一のアドレス以外の何か他のものを発生するものではな
いからである。
モリはバンクＥＶＥＮの及びバンクＯＤＤの内部アドレ
スを別々にインクリメントするために２つの別々のカウ
ンタを必要とするものではない。何故ならば、バンクＥ
ＶＥＮのアドレスのインクリメントが発生する場合に、
バンクＯＤＤのアドレスのそれに続くインクリメント
は、アウトフェージングのために、バンクＥＶＥＮの同
一のアドレス以外の何か他のものを発生するものではな
いからである。
【０２０９】このことはＯＤＤバンクに対しての別個の
アドレスカウンタの代わりに、図４３の構成に従って、
ＯＤＤバンクに対するアドレスとして、ＥＶＥＮバンク
のアドレスカウンタの内容を系統的にコピーし且つ格納
するより簡単なレジスタを使用してハードウエアを簡単
化することを可能とする。
アドレスカウンタの代わりに、図４３の構成に従って、
ＯＤＤバンクに対するアドレスとして、ＥＶＥＮバンク
のアドレスカウンタの内容を系統的にコピーし且つ格納
するより簡単なレジスタを使用してハードウエアを簡単
化することを可能とする。
【０２１０】実際上、バンクＯＤＤの内部アドレスのイ
ンクリメントパルスＩＮＣ ＯＤＤが到着する度に、Ｅ
ＶＥＮバンクのＥＶＥＮ ＣＯＵＮＴＥＲの内容がＯＤ
ＤバンクのアドレスのＯＤＤ ＲＥＧＩＳＴＥＲ上にコ
ピーされ、且つ該レジスタ内にそのようにしてコピーさ
れた内容は、次のインクリメントパルスまで格納された
状態を維持する。
ンクリメントパルスＩＮＣ ＯＤＤが到着する度に、Ｅ
ＶＥＮバンクのＥＶＥＮ ＣＯＵＮＴＥＲの内容がＯＤ
ＤバンクのアドレスのＯＤＤ ＲＥＧＩＳＴＥＲ上にコ
ピーされ、且つ該レジスタ内にそのようにしてコピーさ
れた内容は、次のインクリメントパルスまで格納された
状態を維持する。
【０２１１】該レジスタを実現するのに必要なトランジ
スタの数はバイナリィカウンタを構成するのに必要な数
よりも著しく少ない。更に、ＯＤＤバンクのアドレスカ
ウンタのインクリメントはより高い速度で実施すること
が可能である。何故ならば、従来のカウンタに関連する
キャリィビットの伝搬遅延は、もはや、ＯＤＤバンクの
アドレスのインクリメント動作に影響を与えることがな
いからである。その他の利点は２つのバイナリィカウン
タを使用する場合には必要となるアドレスバスを複製す
ることを回避することによって得られる。
スタの数はバイナリィカウンタを構成するのに必要な数
よりも著しく少ない。更に、ＯＤＤバンクのアドレスカ
ウンタのインクリメントはより高い速度で実施すること
が可能である。何故ならば、従来のカウンタに関連する
キャリィビットの伝搬遅延は、もはや、ＯＤＤバンクの
アドレスのインクリメント動作に影響を与えることがな
いからである。その他の利点は２つのバイナリィカウン
タを使用する場合には必要となるアドレスバスを複製す
ることを回避することによって得られる。
【０２１２】出力バッファ用のプレチャージ回路
スタンダードのメモリ装置においては、センスアンプに
よる新たなデータの読取及びそれの出力への転送は別個
の瞬間において行われ、従って、スイッチングノイズの
影響はより容易に制御されるものであるが、本発明のメ
モリにおけるようなインターリーブ型メモリにおいて
は、各出力バッファがそれに対して読取データを交互に
転送するメモリアレイの２つの別々のバンクに使える。
よる新たなデータの読取及びそれの出力への転送は別個
の瞬間において行われ、従って、スイッチングノイズの
影響はより容易に制御されるものであるが、本発明のメ
モリにおけるようなインターリーブ型メモリにおいて
は、各出力バッファがそれに対して読取データを交互に
転送するメモリアレイの２つの別々のバンクに使える。
【０２１３】共通の内部データバスを介して、これら２
つのバンクのうちの一方のセンスアンプが出力に対して
新たな読取データを転送する。従って、一方又は他方の
バンクのセンスアンプによって行われる読取動作と、出
力バッファにおける前に読取ったデータのローディング
とが同時的である場合がある。内部スイッチングノイズ
の洗練した制御を発揮することが重要であることは明ら
かである。
つのバンクのうちの一方のセンスアンプが出力に対して
新たな読取データを転送する。従って、一方又は他方の
バンクのセンスアンプによって行われる読取動作と、出
力バッファにおける前に読取ったデータのローディング
とが同時的である場合がある。内部スイッチングノイズ
の洗練した制御を発揮することが重要であることは明ら
かである。
【０２１４】出力のスイッチング期間中にシステムによ
って吸収される最大電流を制限することによってノイズ
の顕著な減少を得ることが可能であるが、このことは仕
様に関連してシステムの応答を遅滞させる場合がある。
本発明装置においては特に有効な解決が採用されてお
り、それはその潜在的な強度を異なる読取フェーズにわ
たって分散させることによって、メモリの応答時間を変
えることなしに電源レール即ち電源線上のノイズピーク
を減少させることを可能としている。そのアプローチは
スイッチングの瞬間において電源線を流れるピーク電流
を増加させることなしに、出力コンデンサを充電又は放
電するのに必要な電荷を蓄積するための２つのコンデン
サの間での電荷分割を利用するものである。図４４はこ
の解決手段の機能的論理構成を示している。
って吸収される最大電流を制限することによってノイズ
の顕著な減少を得ることが可能であるが、このことは仕
様に関連してシステムの応答を遅滞させる場合がある。
本発明装置においては特に有効な解決が採用されてお
り、それはその潜在的な強度を異なる読取フェーズにわ
たって分散させることによって、メモリの応答時間を変
えることなしに電源レール即ち電源線上のノイズピーク
を減少させることを可能としている。そのアプローチは
スイッチングの瞬間において電源線を流れるピーク電流
を増加させることなしに、出力コンデンサを充電又は放
電するのに必要な電荷を蓄積するための２つのコンデン
サの間での電荷分割を利用するものである。図４４はこ
の解決手段の機能的論理構成を示している。
【０２１５】メモリ装置の異なる動作モードの下で出力
コンデンサの充電及び放電を助けるために内部コンデン
サが使用されている。非同期モード及び同期モードにお
いて、この制御論理は出力がスイッチすることのないフ
ェーズ（ＤＬＡＴＣＨ＝０）における出力のものと反対
のレベルへ出力容量を充電又は放電することを可能とさ
せる。
コンデンサの充電及び放電を助けるために内部コンデン
サが使用されている。非同期モード及び同期モードにお
いて、この制御論理は出力がスイッチすることのないフ
ェーズ（ＤＬＡＴＣＨ＝０）における出力のものと反対
のレベルへ出力容量を充電又は放電することを可能とさ
せる。
【０２１６】新たなデータを出力する準備がなされる度
に、異なる期間の２つの信号ＬＯＡＤ及びＤＬＡＴＣＨ
Ｎが既に上述した如くに発生される。ＬＯＡＤ信号は、
新たなビット値が先行するものとは異なる場合にのみ出
力容量をプレチャージするために使用される（ＯＫ Ｃ
Ｈ ＳＰＬＩＴ＝１）。このようなプレチャージ動作は
出力ノードを中間電圧レベルとさせるためにスイッチン
グの初期的フェーズにおいてのみ行われる。同時的に、
新たなデータがＢＵＦＦＯＵＴブロック内に伝播し、且
つ出力ドライバをターンオンさせる。このプレチャージ
フェーズのすぐ後で、パスゲートがターンオフされてド
ライバが出力コンデンサのみを充電させることを可能と
する。
に、異なる期間の２つの信号ＬＯＡＤ及びＤＬＡＴＣＨ
Ｎが既に上述した如くに発生される。ＬＯＡＤ信号は、
新たなビット値が先行するものとは異なる場合にのみ出
力容量をプレチャージするために使用される（ＯＫ Ｃ
Ｈ ＳＰＬＩＴ＝１）。このようなプレチャージ動作は
出力ノードを中間電圧レベルとさせるためにスイッチン
グの初期的フェーズにおいてのみ行われる。同時的に、
新たなデータがＢＵＦＦＯＵＴブロック内に伝播し、且
つ出力ドライバをターンオンさせる。このプレチャージ
フェーズのすぐ後で、パスゲートがターンオフされてド
ライバが出力コンデンサのみを充電させることを可能と
する。
【０２１７】さらに、ＤＬＡＴＣＨＮ信号は、出力のス
イッチング期間中に内部コンデンサを充電するドライバ
をディスエーブルするために使用される。出力ビットを
取得するバッファは、出力がスイッチしたことの疑いが
ある場合にはいつでも再度イネーブルされる。図４５の
タイミング線図は上述したメカニズムを示している。
イッチング期間中に内部コンデンサを充電するドライバ
をディスエーブルするために使用される。出力ビットを
取得するバッファは、出力がスイッチしたことの疑いが
ある場合にはいつでも再度イネーブルされる。図４５の
タイミング線図は上述したメカニズムを示している。
【０２１８】メモリ装置がスタンバイフェーズにある場
合には、内部コンデンサはデータの論理レベルへプレチ
ャージされる。このようなフェーズにおいて、出力バス
はメモリによって管理されるものではなくその他の外部
装置によってアクセスすることが可能である。スタンバ
イからレジューム即ち再開されると、内部的に存在する
データは出力にロードされねばならず、この場合におい
ても、本システムはＬＯＡＤ信号及びＤＬＡＴＣＨＮ信
号を発生し且つ上述した出力メカニズムが再生される。
合には、内部コンデンサはデータの論理レベルへプレチ
ャージされる。このようなフェーズにおいて、出力バス
はメモリによって管理されるものではなくその他の外部
装置によってアクセスすることが可能である。スタンバ
イからレジューム即ち再開されると、内部的に存在する
データは出力にロードされねばならず、この場合におい
ても、本システムはＬＯＡＤ信号及びＤＬＡＴＣＨＮ信
号を発生し且つ上述した出力メカニズムが再生される。
【０２１９】図４４から理解されるように、出力のアッ
プデートは読取の終了と直接的に相関しており、その
上、プロトコル信号ＣＥｎ及びＯＥｎによって与えられ
る外部制御が出力回路をディスエーブルさせそれをトラ
イステート条件（高インピーダンス）とさせる場合があ
る。
プデートは読取の終了と直接的に相関しており、その
上、プロトコル信号ＣＥｎ及びＯＥｎによって与えられ
る外部制御が出力回路をディスエーブルさせそれをトラ
イステート条件（高インピーダンス）とさせる場合があ
る。
【０２２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 スタンダードメモリの読取におけるアクセス
の基本的なステップを示した概略図。
の基本的なステップを示した概略図。
【図２】 インターリーブ型メモリの基本的な構成を示
した概略図。
した概略図。
【図３】 本発明のメモリアーキテクチャを示した概略
ブロック図。
ブロック図。
【図４】 本発明アーキテクチャのバーストインターリ
ーブ型モードにおける動作を示した概略図。
ーブ型モードにおける動作を示した概略図。
【図５】 読取ステップを示したフローチャート。
【図６】 バーストタイプアクセスにおいて関与する全
ての主要な信号を示した概略図。
ての主要な信号を示した概略図。
【図７】 インターリーブ型メモリの信号の使用のプロ
トコルを示した概略図。
トコルを示した概略図。
【図８】 ＲＤ＝１の場合のレジューム（再開）サイク
ルを示した概略図。
ルを示した概略図。
【図９】 ＲＤ＝０の場合のレジュームサイクルを示し
た概略図。
た概略図。
【図１０】 本発明のメモリの制御回路を示した概略機
能的ブロック図。
能的ブロック図。
【図１１】 ２つのバンクのカウンタのインクリメント
パルスを発生する回路を示した概略機能的ブロック図。
パルスを発生する回路を示した概略機能的ブロック図。
【図１２】 図１１の機能的ブロック図の信号を示した
タイミング線図。
タイミング線図。
【図１３】 図１１の機能的ブロック図の信号を示した
タイミング線図。
タイミング線図。
【図１４】 図１１の制御ブロックの回路実施例を示し
た概略図。
た概略図。
【図１５】 データのインターリーブ型読取経路を示し
た概略図。
た概略図。
【図１６】 外部制御信号から２つのバンク上での読取
の依存性を示した概略図。
の依存性を示した概略図。
【図１７】 ＬＯＡＤパルスを発生する回路を示した概
略図。
略図。
【図１８】 ＳＡｌａｔｃｈ信号及びＩＮＣ信号からＭ
ＩＳＳサイクルのＬＯＡＤパルスの依存性を示した概略
図。
ＩＳＳサイクルのＬＯＡＤパルスの依存性を示した概略
図。
【図１９】 最初のＭＩＳＳサイクルのＬＯＡＤパルス
を発生する処理を示したフローチャート。
を発生する処理を示したフローチャート。
【図２０】 ＭＩＳＳサイクルのＬＯＡＤパルスの発生
の制御ブロックの論理構成を示した概略図。
の制御ブロックの論理構成を示した概略図。
【図２１】 ＨＩＴサイクルのＬＯＡＤ信号のデマルチ
プレクス即ち脱多重化を制御する処理を示したフローチ
ャート。
プレクス即ち脱多重化を制御する処理を示したフローチ
ャート。
【図２２】 デマルチプレクス動作の制御ブロックの論
理構成を示した概略図。
理構成を示した概略図。
【図２３】 ＬＯＡＤパルスを発生する回路によって実
施される処理を示したフローチャート。
施される処理を示したフローチャート。
【図２４】 データ出力制御回路を示した概略ブロック
図。
図。
【図２５】 出力バッファの制御回路を示した概略図。
【図２６】 出力データレジスタ内にデータをプレロー
ドする場合に関与する信号の時間的な展開を示したタイ
ミング線図。
ドする場合に関与する信号の時間的な展開を示したタイ
ミング線図。
【図２７】 ＡＴＤ信号を発生する場合に関与する信号
の時間的な展開を示したタイミング線図。
の時間的な展開を示したタイミング線図。
【図２８】 ＡＴＤパルスを発生する回路の基本的構造
を示した概略図。
を示した概略図。
【図２９】 ２つの外部コマンドＡＬＥとＣＥｎとの間
の発生し得る非同期性に起因する臨界性を示した概略
図。
の発生し得る非同期性に起因する臨界性を示した概略
図。
【図３０】 外部コマンドＡＬＥの内部的再生回路の好
適実施例を示した概略図。
適実施例を示した概略図。
【図３１】 図３０の構成の回路実施例を示した概略
図。
図。
【図３２】 ある条件下における図３０の回路の動作を
示した概略図。
示した概略図。
【図３３】 別の条件下における図３０の回路の動作を
示した概略図。
示した概略図。
【図３４】 更に別の条件下における図３０の回路の動
作を示した概略図。
作を示した概略図。
【図３５】 温度及び電源電圧の変動から補償した遅延
回路を示した概略図。
回路を示した概略図。
【図３６】 電源電圧の関数として図２９の回路におけ
る電流の展開を示したグラフ図。
る電流の展開を示したグラフ図。
【図３７】 等化を制御するダミー構造の公知の構造を
示した概略図。
示した概略図。
【図３８】 等化フェーズの制御信号を示したタイミン
グ線図。
グ線図。
【図３９】 ２つのバンクに対して複製された等化構造
を示した概略図。
を示した概略図。
【図４０】 インターリーブ型の２つのバンクのアドレ
スカウンタの従来の構成を示した概略図。
スカウンタの従来の構成を示した概略図。
【図４１】 バイナリィカウンタの概略回路図。
【図４２】 従来のバイナリィカウンタにおけるキャリ
ィ信号の伝搬状態を示した概略図。
ィ信号の伝搬状態を示した概略図。
【図４３】 ＯＤＤバンクのバイナリィカウンタをレジ
スタで置換した本発明の構成を示した概略図。
スタで置換した本発明の構成を示した概略図。
【図４４】 データ出力ノードのプレチャージ構造を示
した概略図。
した概略図。
【図４５】 プレチャージ回路の信号を示したタイミン
グ線図。
グ線図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フランセスコ トマイウオロ
イタリア国， 71037 モンテ サンタ
ンジェロ， ビア ビットリオ エマニ
ュエレ 203エイ
(72)発明者 サルバトーレ ニコシア
イタリア国， 90127 パレルモ， ビ
ア ジー．ビー． ウゲッティ ９
(72)発明者 ルカ ジウセップ デ アンブロッギ
イタリア国， 95127 カターニャ，
ピアッツァ ユーロパ ４
(72)発明者 クメール プロモド
イタリア国， 95040 モッタ エス.
アナスターシア， コルソ シシリア
10／シー， シー・／オー． スタル
セ ストリプス ティーエルピー
(72)発明者 ルイジ パスクッチ
イタリア国， 20099 セスト エス.
ジオバッニ， ビア フェッラーラ
26
(56)参考文献 特開 平１−227297（ＪＰ，Ａ)
国際公開95／034030（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41 - 11/419
Claims (7)
- 【請求項１】 順次的アクセス同期モードで及びランダ
ムアクセス非同期モードで読取可能なインターリーブ型
メモリであって、各々が内部アドレスカウンタ（ＥＶＥ
Ｎ＿ＣＯＵＮＴＥＲ，ＯＤＤ＿ＣＯＵＮＴＥＲ，ＯＤＤ
＿ＲＥＧＩＳＴＥＲ）と、デコーディング構造（Ｘ−Ｄ
ＥＣ−ＥＶＥＮ，Ｘ−ＤＥＣ−ＯＤＤ，Ｙ−ＤＥＣ−Ｅ
ＶＥＮ，Ｙ−ＤＥＣ−ＯＤＤ）と読取回路（ＳＡ，ＳＡ
＿ＬＡＴＣＨＥＳ，ＳＡ＿ＯＵＴ＿ＢＵＳ）とを具備し
ておりメモリセルからなる２個のバンク（ＥＶＥＮ＿Ｍ
ＡＴＲＩＸ，ＯＤＤ＿ＭＡＴＲＩＸ）、入力アドレスバ
ッファ（ＡＤＤ ＢＵＦＦＥＲＳ）、制御信号バッファ
（ＣＥｎ ＢＵＦＦＥＲ，ＯＥｎ ＢＵＦＦＥＲ，ＡＬ
ＥＣＯＮ）及び出力データバッファ（ＢＵＦＦＯＵ
Ｔ）、及びメモリイネーブル外部信号（ＣＥｎ）と、入
力アドレスバッファイネーブル外部信号（ＡＬＥ＿ＥＸ
Ｔ）と、読取励起外部信号（ＲＤ）と、出力バッファイ
ネーブル外部信号（ＯＥｎ）と、遷移検知信号発生器
（ＡＴＤ ＧＥＮ）によって発生される少なくとも１個
の入力アドレスバッファ遷移検知信号（ＡＴＤ）とを受
け取る制御回路（ＴＩＭＩＮＧ）を有しているインター
リーブ型メモリにおいて、 ランダムアクセスフェーズ期間中に前記アドレスバッフ
ァ（ＡＤＤ ＢＵＦＦＥＲＳ）において外部から得られ
たアドレスが変化した場合及び順次的アクセスフェーズ
において前記２個のバンクの前記内部アドレスカウンタ
の内の一方又は他方のインクリメントパルス（ＩＮＣ＿
Ｅ，ＩＮＣ＿Ｏ）が発生した場合に、前記発生器（ＡＴ
Ｄ ＧＥＮ）が遷移検知信号（ＡＴＤ）を発生し、 前記２個のバンクの前記デコーディング及び読取構造が
機能的に互いに独立しており、その各々がダミーワード
線（ＥＶ＿ＷＬ＿ＯＫ，ＯＤ＿ＷＬ＿ＯＫ）及び前記バ
ンクの夫々のアレイ（ＥＶＥＮ＿ＳＩＤＥ ＳＡｓ，Ｏ
ＤＤ＿ＳＩＤＥ ＳＡｓ）のセンスアンプの等化フェー
ズを制御するダミーセンスアンプ（ＥＶ ＳＡ−ＤＵＭ
ＭＹ，ＯＤ ＳＡ−ＤＵＭＭＹ）及び前記センスアンプ
の出力へカスケードで夫々のラッチ（ＳＡ＿ＬＡＴＣＨ
ＥＳ）内の読取データの検知、検知の終了及びラッチン
グフェーズをイネーブルさせる論理回路（ＥＶ ＳＥＮ
ＳＥ−ＣＯＮ，ＯＤ ＳＥＮＳＥ−ＣＯＮ）を具備して
おり、 前記制御回路（ＴＩＭＩＮＧ）によって発生される一方
又は他方のバンクに対して特定的なロード信号（ＬＯＡ
Ｄ＿Ｅ，ＬＯＡＤ＿Ｏ）の制御下において、一方又は他
方のバンクのセンスアンプからなる夫々のアレイ（ＥＶ
ＥＮ＿ＳＩＤＥ ＳＡｓ、ＳＡ＿ＬＡＴＣＨＥＳ，ＯＤ
Ｄ＿ＳＩＤＥ ＳＡｓ，ＳＡ＿ＬＡＴＣＨＥＳ）の前記
ラッチ（ＳＡ＿ＬＡＴＣＨＥＳ）内に格納されているデ
ータの出力バッファ（ＢＵＦＦＯＵＴ）からなるアレイ
への転送用の内部データバスが設けられており、 前記制御回路（ＴＩＭＩＮＧ）が入力アドレスバッファ
イネーブル外部信号（ＡＬＥ＿ＥＸＴ）及び読取励起外
部信号（ＲＤ）の使用の特定のプロトコルから要求され
るアクセス及び読取モードを判別し、 前記入力アドレスバッファイネーブル外部信号の高論理
状態への遷移（ＡＬＥ＿ＥＸＴ０→１）が、入力アドレ
スの採取及び前記センスアンプアレイの及び両方のバン
クの夫々の読取回路の同時的活性化（ＥＶＥＮ＿ＳＩＤ
Ｅ ＳＡｓ，ＯＤＤ＿ＳＩＤＥ ＳＡｓ）での新たなラ
ンダムアクセス非同期読取サイクルの開始をイネーブル
させ、 前記入力アドレスバッファイネーブル外部信号の高論理
状態（ＡＬＥ＿ＥＸＴ＝１）への維持が本メモリをラン
ダムアクセス非同期読取モードに維持し、前記読取励起
外部信号（ＲＤ）が、前記バンクの読取回路の夫々の出
力ラッチにおいて前記外部的に採取されたアドレスの最
小桁ビットの値によって確立された現在優先状態にある
バンクから読み取られたデータの転送のアクティブ低ク
ロックとして動作し、 前記入力アドレスバッファイネーブル外部信号（ＡＬＥ
＿ＥＸＴ）の低論理状態への復帰（ＡＬＥ＿ＥＸＴ→
０）が、該２個のバンクの間のアウトフェージングを実
現する現在優先状態にないバンクの内部アドレスのカウ
ンタに対する第１インクリメントパルス（ＩＮＣ＿Ｅ，
ＩＮＣ＿Ｏ）を同期モードで第１読取サイクルから開始
して前記制御回路内に発生することによって順次的（バ
ースト）アクセス読取モードへスイッチングさせ、且つ
前記優先状態にないバンクに対して遷移検知信号（ＡＴ
Ｄ）を発生させ、前記２個のバンク内に格納されている
データの順次的且つインターリーブ型読取が前記出力バ
ッファ（ＢＵＦＦＯＵＴ）内のデータの前記ロード信号
（ＬＯＡＤ＿Ｅ，ＬＯＡＤ＿Ｏ）の及び読取励起外部信
号（ＲＤ）の制御下で進行する、 ことを特徴とするインターリーブ型メモリ。 - 【請求項２】 請求項１において、前記遷移検知信号発
生器（ＡＴＤ ＧＥＮ）が３個の単安定回路を有してお
り、その内の１つは両方のバンクの回路へ向けて前記遷
移検知信号（ＡＴＤ）を発生するために前記入力アドレ
スバッファ（ＡＤＤ ＢＵＦＦＥＲＳ）イネーブル外部
信号（ＡＬＥ＿ＥＸＴ）によってイネーブルされ、他の
二つの単安定回路は第１バンクの回路に対し又は他方の
バンクの回路に対して、夫々、遷移検知信号（ＡＴＤ）
を発生するために前記バンクの内の一方のアドレスカウ
ンタのインクリメントパルス（ＩＮＣ＿Ｅ）によって及
び他方のバンクのアドレスカウンタ又はアドレスレジス
タのインクリメントパルス（ＩＮＣ＿Ｏ）によって、夫
々、駆動されることを特徴とするインターリーブ型メモ
リ。 - 【請求項３】 請求項１において、前記入力アドレスバ
ッファイネーブル外部信号（ＡＬＥ＿ＥＸＴ）を格納す
る少なくとも１個の入力ラッチ（ＬＡＴＣＨ）と、前記
入力ラッチの出力（ＡＬＥ＿ＢＵＦＦ）を前記メモリイ
ネーブル外部信号（ＣＥｎ）と結合させ且つ前記入力ア
ドレスバッファイネーブル信号の第１内部レプリカ信号
（ＡＬＥ＿ＦＡＳＴ）を発生する少なくとも論理ＮＯＲ
ゲートとを具備している入力アドレスバッファのイネー
ブル信号の内部再生回路、前記入力ラッチ（ＬＡＴＣ
Ｈ）の出力とカスケードし前記メモリイネーブル外部信
号（ＣＥｎ）の入力パッドへ結合されている遅延回路、
及び前記第１内部レプリカ信号（ＡＬＥ＿ＦＡＳＴ）及
び前記入力ラッチの出力（ＡＬＥ＿ＢＵＦＦ）に存在す
る信号を前記遅延回路によって遅延された信号と結合さ
せ、前記入力アドレスバッファイネーブル外部信号（Ａ
ＬＥ＿ＥＸＴ）のリーディングエッジに関して遅延され
ているリーディングエッジ及び本メモリ装置の異なる動
作モードの下で前記入力アドレスバッファイネーブル外
部信号と前記メモリイネーブル外部信号との間の非同期
により発生することのある臨界性を防止すべく増加され
た期間を有している第２内部再生入力アドレスバッファ
イネーブル信号（ＡＬＥ）を発生する出力フリップフロ
ップのセット信号及びリセット信号を発生する論理手
段、を有していることを特徴とするインターリーブ型メ
モリ。 - 【請求項４】 請求項１において、本メモリの２個のバ
ンクの内の少なくとも１個の内部アドレスカウンタを介
してのキャリービット（ＣＡＲＲＹ）の伝搬を、各ｎ番
目のキャリービットを予測しバイナリ−カウンタの２個
以上の段を結合させることによってキャリービットの実
効伝搬段数を減少させることによって加速させることを
特徴とするインターリーブ型メモリ。 - 【請求項５】 請求項１において、本メモリの奇数バン
クの内部アドレスカウンタの機能が、バンクＥＶＥＮの
内部アドレスカウンタの内容が該奇数バンクのアドレス
の各インクリメントパルス（ＩＮＣ＿Ｏ）によって系統
的にコピーされ且つ格納されるレジスタ（ＯＤＤ＿ＲＥ
ＧＩＳＴＥＲ）によって達成されることを特徴とするイ
ンターリーブ型メモリ。 - 【請求項６】 請求項１又は３において、前記制御回路
（ＴＩＭＩＮＧ）が本メモリの偶数バンク及び奇数バン
クの夫々の内部アドレスカウンタに対して別々にインク
リメントパルス（ＩＮＣ＿Ｅ，ＩＮＣ＿Ｏ）を発生する
回路を有しており、前記発生する回路において、 前記入力アドレスバッファイネーブル外部信号（ＡＬＥ
＿ＥＸＴ）又は前記第２内部再生入力アドレスバッファ
イネーブル信号（ＡＬＥ）と前記読取励起外部信号（Ｒ
Ｄ）と出力バッファ（ＢＵＦＦＯＵＴ）における新たな
読取データの内部発生一次ロード信号（ＬＯＡＤ）との
論理ＯＲを出力において受け取る第１マルチプレクサ
（ＭＵＸ）が設けられており、 前記マルチプレクサの制御回路（ＣＹＣＬＥ ＭＮＧ）
が入力アドレスバッファイネーブル外部信号（ＡＬＥ＿
ＥＸＴ）と、メモリイネーブル外部信号（ＣＥｎ）と、
内部アドレスカウンタインクリメントパルス（ＥＮＤ＿
ＩＮＣ）のトレーリングエッジとの組み合せの関数で非
同期モードと同期モードとの間で選択を行い、 前記メモリイネーブル外部信号（ＣＥｎ）によってイネ
ーブルされ且つ前記第１マルチプレクサ（ＭＵＸ）の出
力によって駆動されるパルス発生器（ＤＵＴＹ ＣＯＮ
ＳＴＡＮＴＰＵＬＳＥＲ）が電源電圧及び温度の変動と
は独立した一定のデューティサイクルで前記２個のバン
クの内部アドレスカウンタのインクリメントパルスを発
生し、 出力において前記インクリメントパルス（ＩＮＣ）を受
け取り且つ一方又は他方のバンクへ送られる各インクリ
メントパルス（ＩＮＣ＿Ｅ，ＩＮＣ＿Ｏ）の終りにおい
てスイッチングし、本メモリの一方又は他方のバンクの
優先状態を表す制御信号（ＰＲＩＯＲＩＴＹＩＮＣ）の
関数で各パルスを偶数バンク（ＩＮＣ＿Ｅ）の回路へ向
かって又は奇数バンク（ＩＮＣ＿Ｏ）の回路へ向かって
送給する出力デマルチプレクサ（ＩＮＣ ＭＮＧ）が設
けられている、 ことを特徴とするインターリーブ型メモリ。 - 【請求項７】 請求項１において、前記ロード信号（Ｌ
ＯＡＤ＿Ｅ，ＬＯＡＤ＿Ｏ）の制御下において一方又は
他方のバンクのセンスアンプの夫々のアレイの出力ラッ
チ内に格納されている読取データの前記出力データバッ
ファ（ＢＵＦＦＯＵＴ）への転送が、前記制御回路（Ｔ
ＩＭＩＮＧ）によって発生される出力へのデータ転送を
イネーブルさせる信号（ＤＬＡＴＣＨＮ）によって制御
されるパスゲートによってイネーブルされ、且つ前記出
力バッファアレイ（ＢＵＦＦＯＵＴ）がメモリイネーブ
ル外部信号（ＣＥｎ）と読取励起外部信号（ＲＤ）との
論理ＡＮＤによってイネーブルされることを特徴とする
インターリーブ型メモリ。
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