JPS5837809A - Ｐｃｍ録音再生装置 - Google Patents
Ｐｃｍ録音再生装置Info
- Publication number
- JPS5837809A JPS5837809A JP56135716A JP13571681A JPS5837809A JP S5837809 A JPS5837809 A JP S5837809A JP 56135716 A JP56135716 A JP 56135716A JP 13571681 A JP13571681 A JP 13571681A JP S5837809 A JPS5837809 A JP S5837809A
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- JP
- Japan
- Prior art keywords
- signal
- data
- horizontal
- synchronization signal
- output
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/935—Regeneration of digital synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビデオテープレコーダ（以下ＶＴＲと呼ぶ）又
はその一部を利用して、標準テレビジョン信号に準拠し
たＰＣＭ信号を録音再生するＰＣＭ録音再生装置に関し
、ドロップアウト等に起因する水平同期信号の誤りを訂
正することにより、ＰＣＭ信号処理系の同期誤りを防止
し、再生時の通常、ＰＣＭ録音再生装置においては、Ｖ
ＴＲまたはＶＴＲの一部を利用して、標準テレビジョン
信号に準拠したＰＣＭ信号を録音再生するようにしてい
る。
はその一部を利用して、標準テレビジョン信号に準拠し
たＰＣＭ信号を録音再生するＰＣＭ録音再生装置に関し
、ドロップアウト等に起因する水平同期信号の誤りを訂
正することにより、ＰＣＭ信号処理系の同期誤りを防止
し、再生時の通常、ＰＣＭ録音再生装置においては、Ｖ
ＴＲまたはＶＴＲの一部を利用して、標準テレビジョン
信号に準拠したＰＣＭ信号を録音再生するようにしてい
る。
このようなＰＣＭ録音再生装置においては、記録媒体で
あるＶＴＲ用テープの傷やほこりの付着によってドロッ
プアウトが生じ、誤った信号が再生されるという問題が
ある。この誤った信号が再生されたデータ信号中に生じ
た場合、それがある確率の範囲内の誤りであれば、周知
、の誤り訂正符号により、完全に訂正することができる
から、実用上問題はない。とこ玩が、誤った信号が同期
信号の部分に発生すると、これを訂正する手段が全くな
いため、ＰＧＭ信号処理系の各回路の同期がとれなくな
り、雑音を発生するという問題がある。
あるＶＴＲ用テープの傷やほこりの付着によってドロッ
プアウトが生じ、誤った信号が再生されるという問題が
ある。この誤った信号が再生されたデータ信号中に生じ
た場合、それがある確率の範囲内の誤りであれば、周知
、の誤り訂正符号により、完全に訂正することができる
から、実用上問題はない。とこ玩が、誤った信号が同期
信号の部分に発生すると、これを訂正する手段が全くな
いため、ＰＧＭ信号処理系の各回路の同期がとれなくな
り、雑音を発生するという問題がある。
すなわち、この種のＰＣＭ録音再生装置においては、記
録時にインターリーブという操作によりデータの時間的
並び換えを行ない、再生時にデ・インターリーブという
操作によシデータを元の信号配列に戻す処理を行なうよ
うにしているが、水平同期信号が乱れると、水平同期信
号とＰＣＭデータ信号との間の時間関係が乱れ、本来２
４６水平信号期間存在する筈のデータ信号がその期間正
しく再生処理されなくなってしまい、その結果、デ・イ
ンターリーブ時及びデータ誤り訂正時に大きな雑音を発
生するという問題がある。
録時にインターリーブという操作によりデータの時間的
並び換えを行ない、再生時にデ・インターリーブという
操作によシデータを元の信号配列に戻す処理を行なうよ
うにしているが、水平同期信号が乱れると、水平同期信
号とＰＣＭデータ信号との間の時間関係が乱れ、本来２
４６水平信号期間存在する筈のデータ信号がその期間正
しく再生処理されなくなってしまい、その結果、デ・イ
ンターリーブ時及びデータ誤り訂正時に大きな雑音を発
生するという問題がある。
本発明はこのような問題を解決するために、水平同期信
号とデータ信号の相対関係を判定し、水平同期信号が正
しいと判定された場合には再生されたボ平同期信号をそ
のまま信号処理系に伝送し、水平同期信号が予め定めら
れた所、定の範囲内で誤っていると判定された場合には
誤った水平同期信。
号とデータ信号の相対関係を判定し、水平同期信号が正
しいと判定された場合には再生されたボ平同期信号をそ
のまま信号処理系に伝送し、水平同期信号が予め定めら
れた所、定の範囲内で誤っていると判定された場合には
誤った水平同期信。
号を正しい水平同期信号に訂正して信号処理系に伝送し
、さら（水平同期信号が予め定められた所定の範囲以上
誤っている場゛合には、再生、された水平同期信号全体
を遮断することにより、いかなる場合に吃水平同期信号
の乱れによる再生時の雑音を除去するようにしたＰＣＭ
録音再生装置を提供するものである。
、さら（水平同期信号が予め定められた所定の範囲以上
誤っている場゛合には、再生、された水平同期信号全体
を遮断することにより、いかなる場合に吃水平同期信号
の乱れによる再生時の雑音を除去するようにしたＰＣＭ
録音再生装置を提供するものである。
６ 、−
以下、本発明の一実施例を図面とともに説明する０
まず、日本電子機械工業会で決められた民生用ＰＣＮエ
ンコーダ・デコータファイルに示されたＰＣＭ信号フォ
ーマットについて第１図、第２図とともに説明する。
ンコーダ・デコータファイルに示されたＰＣＭ信号フォ
ーマットについて第１図、第２図とともに説明する。
第１図ａは奇数フィールド、第１図すは偶数フィールド
の信号配列を示すものであり、それぞれ３Ｈ（Ｈは１水
平信号期間）の垂直同期信号と、その前後３Ｈづつの等
化パルス信号と、１Ｈの制御ブロックと、２４５Ｈのデ
ータブロックとを備えておシ、第１図＆の奇数フィール
ドの場合にはＰＣＭデータ信号の終端から乙５Ｈ経過後
に、また第１図すの偶数フィールドの場合にはＰＣＭデ
ータ信号の終端から７Ｈ経過後に、それぞれ等化パルス
信号が現れる。第１図ｃ、ｄはそれぞれ第１図ａ、ｂの
垂直同期信号、等化パルス信号の詳細を示したものであ
る。
の信号配列を示すものであり、それぞれ３Ｈ（Ｈは１水
平信号期間）の垂直同期信号と、その前後３Ｈづつの等
化パルス信号と、１Ｈの制御ブロックと、２４５Ｈのデ
ータブロックとを備えておシ、第１図＆の奇数フィール
ドの場合にはＰＣＭデータ信号の終端から乙５Ｈ経過後
に、また第１図すの偶数フィールドの場合にはＰＣＭデ
ータ信号の終端から７Ｈ経過後に、それぞれ等化パルス
信号が現れる。第１図ｃ、ｄはそれぞれ第１図ａ、ｂの
垂直同期信号、等化パルス信号の詳細を示したものであ
る。
一方、第２図ａはＰＣＭ信号フォーマットの水平信号部
のビット単位の信号配列を示すものであて１３ビツトの
水平同期信号が配置され、その後１３ピツトあけて、４
ビツト（“１０１０゛）のデータ同期信号が配装置され
、てこから１２８ビツトのＰＣＭデータ信号が配置され
、さらに１ビツトあけて次の白基準信号が配置されて、
いる。したがって第２図ａにも示すように１水平信号区
間は１６８ビツトで構成されている。
のビット単位の信号配列を示すものであて１３ビツトの
水平同期信号が配置され、その後１３ピツトあけて、４
ビツト（“１０１０゛）のデータ同期信号が配装置され
、てこから１２８ビツトのＰＣＭデータ信号が配置され
、さらに１ビツトあけて次の白基準信号が配置されて、
いる。したがって第２図ａにも示すように１水平信号区
間は１６８ビツトで構成されている。
第２図す、ｃは、それぞれ第２図ａに示すＰＣＭ信号を
レベルにでスライスして得たデータ信号と、レベルｌで
スライスして得た一同期信号を示すものである。なお、
データ信号とはデータ同期信号とＰＣＭデータ信号を含
むものとする○ 第３図は本発明の一実施例の全体構成を示し、第４図〜
第１８図は第３図の各ブロックの具体構成を示すもので
ある。以下第３図〜第１８図にそ−ってこの実施例の構
成を説明する。
レベルにでスライスして得たデータ信号と、レベルｌで
スライスして得た一同期信号を示すものである。なお、
データ信号とはデータ同期信号とＰＣＭデータ信号を含
むものとする○ 第３図は本発明の一実施例の全体構成を示し、第４図〜
第１８図は第３図の各ブロックの具体構成を示すもので
ある。以下第３図〜第１８図にそ−ってこの実施例の構
成を説明する。
第３図において、人は第２図すに示したデータ信号の印
加される入力端子、Ｂは第２図Ｃに示した同期信号の印
加される入力端子、Ｃはマスタークロック信号の入力端
子である。１７は入力端千人に印加されたデータ信号と
入力端子Ｃに印加されたマスタークロック信号とに基づ
いてＰＧＭ信号打抜き用のクロック信号Ｈを発生するク
ロック信号発生回路である。１８はクロック信号Ｈによ
って入力端子ムに印加されたデータ信号を打抜きディジ
タル化されたデータ信号りを発生するデータ信号発生回
路、１９はクロック信号Ｈによって入力端子Ｂに印加さ
れた同期信号を打抜き、ディジタル化された同期信号Ｅ
を発生する同期信号発生回路である。
加される入力端子、Ｂは第２図Ｃに示した同期信号の印
加される入力端子、Ｃはマスタークロック信号の入力端
子である。１７は入力端千人に印加されたデータ信号と
入力端子Ｃに印加されたマスタークロック信号とに基づ
いてＰＧＭ信号打抜き用のクロック信号Ｈを発生するク
ロック信号発生回路である。１８はクロック信号Ｈによ
って入力端子ムに印加されたデータ信号を打抜きディジ
タル化されたデータ信号りを発生するデータ信号発生回
路、１９はクロック信号Ｈによって入力端子Ｂに印加さ
れた同期信号を打抜き、ディジタル化された同期信号Ｅ
を発生する同期信号発生回路である。
データ信号遅延回路１は、データ信号りとクロック信号
Ｈを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Ｆを介して後段のデ
ィジタル信号処理部（図示せず）へ導かれる。このデー
タ信号遅延回路１は第４図に示すように、継続接続され
た８ピツトのシフトレジスタ１−１ 、１−２ 、１−
３ 、１−４で構成することができ、各シフトレジスタ
１−１〜１−４のクロック端子ＯＫにクロック信号Ｈを
印加することにより、データ信号りを所定ビット遅延さ
せる。
Ｈを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Ｆを介して後段のデ
ィジタル信号処理部（図示せず）へ導かれる。このデー
タ信号遅延回路１は第４図に示すように、継続接続され
た８ピツトのシフトレジスタ１−１ 、１−２ 、１−
３ 、１−４で構成することができ、各シフトレジスタ
１−１〜１−４のクロック端子ＯＫにクロック信号Ｈを
印加することにより、データ信号りを所定ビット遅延さ
せる。
同期信号遅延回路２は、同期信号Ｅとクロック・信号Ｈ
を入力とし、同期信号２を所定ビット遅延させるもので
あり、その出力信号工は後述する水平同期信号発生回路
８に供給される。同期信号遅延回路３は、水平同期信号
発生回路８の出力信号Ｊとクロック信号Ｈに基づいて、
水平同期信号発生回路８の出力信号Ｊを所定ビット遅延
させるものである。
を入力とし、同期信号２を所定ビット遅延させるもので
あり、その出力信号工は後述する水平同期信号発生回路
８に供給される。同期信号遅延回路３は、水平同期信号
発生回路８の出力信号Ｊとクロック信号Ｈに基づいて、
水平同期信号発生回路８の出力信号Ｊを所定ビット遅延
させるものである。
これらの同期信号遅延回路２，３は第６図に示すように
、８ピントのシフトレジスタ２−１．２−２．２−３．
とＤ型クリップフロップ２−４．３−１を縦続接続した
もので構成され、各シフトレジスタ２−１〜２−３．Ｄ
型フリツプフロツプ２−４．３−１のクロック端子ＯＫ
にクロック信号Ｈを供給し、シフトレジスタ２−１のム
Ｂ入力端子に同期信号Ｅを供給することにより、Ｄ型フ
リップフロップ２−４．＊−ｓの図示の端子から出力信
号工（ＩｌとＩ２と１５ ） と出力信号Ｘを出力す
るものである。なお、この実施例では２つの同期信号遅
延回路２，３を用いているが、これら全体でひとつの同
期信号遅延手段を構成している。要するにデータ信号遅
延回路１と同期信号遅延回路２，３の遅延段数を等しく
シ、これらで後述する水平同期信号の誤り訂正に必要な
時間だけデータ信号と同期信号を遅延させればよい。
、８ピントのシフトレジスタ２−１．２−２．２−３．
とＤ型クリップフロップ２−４．３−１を縦続接続した
もので構成され、各シフトレジスタ２−１〜２−３．Ｄ
型フリツプフロツプ２−４．３−１のクロック端子ＯＫ
にクロック信号Ｈを供給し、シフトレジスタ２−１のム
Ｂ入力端子に同期信号Ｅを供給することにより、Ｄ型フ
リップフロップ２−４．＊−ｓの図示の端子から出力信
号工（ＩｌとＩ２と１５ ） と出力信号Ｘを出力す
るものである。なお、この実施例では２つの同期信号遅
延回路２，３を用いているが、これら全体でひとつの同
期信号遅延手段を構成している。要するにデータ信号遅
延回路１と同期信号遅延回路２，３の遅延段数を等しく
シ、これらで後述する水平同期信号の誤り訂正に必要な
時間だけデータ信号と同期信号を遅延させればよい。
ミューティング制御回路４は、水平同期信号発生回路８
の出力信号Ｊを同期信号遅延回路３を介して得た水平同
期信号Ｋを入力とし、水平同期信号発生回路（後述する
ようにミューティング制御信号発生回路としての機能も
含まれている）８の出力するミューティング制御信号り
に基づいて上記入力信号Ｋを断続制御するものであり、
その出力信号は出力端子Ｇを介して後段のディジタル信
号処理部へ導かれ、前述の出力端子Ｆか％のデータ信号
の再生処理に使用される。このミューティング回路４は
、水平同期信号の位置がデータ信号との相対関係におい
て正規の位置から著しく変化している場合に、この誤っ
た水平同期信号を遮断制御し、それ以外のときには正し
い、あるい−は正しく訂正された水平同期信号をディジ
タル信号処理部へ伝送するように制御するものである。
の出力信号Ｊを同期信号遅延回路３を介して得た水平同
期信号Ｋを入力とし、水平同期信号発生回路（後述する
ようにミューティング制御信号発生回路としての機能も
含まれている）８の出力するミューティング制御信号り
に基づいて上記入力信号Ｋを断続制御するものであり、
その出力信号は出力端子Ｇを介して後段のディジタル信
号処理部へ導かれ、前述の出力端子Ｆか％のデータ信号
の再生処理に使用される。このミューティング回路４は
、水平同期信号の位置がデータ信号との相対関係におい
て正規の位置から著しく変化している場合に、この誤っ
た水平同期信号を遮断制御し、それ以外のときには正し
い、あるい−は正しく訂正された水平同期信号をディジ
タル信号処理部へ伝送するように制御するものである。
このミューティング回路４ば、第６図に示すように、水
平同期信号発生回路８の出力信号Ｌ（Ｌｌ。
平同期信号発生回路８の出力信号Ｌ（Ｌｌ。
Ｌ２． Ｌ、 ）を入力とするＮＯＲゲート４−１と、
その出力を反転するインバータ４−２と、同期信号遅延
回路３の出力する同期信号にとインバータ４−２の出力
信号を入力とするムＮＤゲート４−３とで構成されてお
り、各ゲート４−１ 、４−２ 、４−３から出力信号
Ｇ、Ｊ、Ｍが出力される。
その出力を反転するインバータ４−２と、同期信号遅延
回路３の出力する同期信号にとインバータ４−２の出力
信号を入力とするムＮＤゲート４−３とで構成されてお
り、各ゲート４−１ 、４−２ 、４−３から出力信号
Ｇ、Ｊ、Ｍが出力される。
データ信号開閉回路６は、データ零検出回路１４の出力
信号Ｐ、水平同期信号幅検出回路１６の出力信号０、連
続ミューティングカウンタ回路１６の出力信号Ｎにより
、データ信号りを開閉制御するものである。具体的には
第７図に示すようにＮＯＲゲート６−１と、ＯＲゲート
５−２とで構成され、上記出力信号Ｐ、Ｏ，）ｉのいず
れか１つでも満足しないとＮＯＲゲート６−１が開かず
、デ１１ 、、。
信号Ｐ、水平同期信号幅検出回路１６の出力信号０、連
続ミューティングカウンタ回路１６の出力信号Ｎにより
、データ信号りを開閉制御するものである。具体的には
第７図に示すようにＮＯＲゲート６−１と、ＯＲゲート
５−２とで構成され、上記出力信号Ｐ、Ｏ，）ｉのいず
れか１つでも満足しないとＮＯＲゲート６−１が開かず
、デ１１ 、、。
一夕信号りを通過させないように制御する。いいかえれ
ば、第２図ａ、ｂ、ｃから明らかなように正しいＰＣＭ
信号フォーマット通りであれば水平同期信号幅（ｉ−ｊ
の区間）が１３ピツト、その始端ｉとデータ同期信号ま
での区間のデータはすべて零であるから、これを水平同
期信号幅検出回路１６、データ零検出回路１４で検出し
、とれらがフォーマット通りであればデータ信号開閉回
路を開いてデータ信号りを通過させ、正しくないときに
は遮断することにより、後段でのデータ同期信号の検出
を行なうかどうかをゲート制御するものである。なお、
連続ミューティングカウンタ回路１６は、ミューティン
グ回路４からの信号Ｖに基づき、連続してデータ信号開
閉回路５がデータ信号りを遮断しないよう、データ信号
開閉回路５を開くように制御するだめのものである。
ば、第２図ａ、ｂ、ｃから明らかなように正しいＰＣＭ
信号フォーマット通りであれば水平同期信号幅（ｉ−ｊ
の区間）が１３ピツト、その始端ｉとデータ同期信号ま
での区間のデータはすべて零であるから、これを水平同
期信号幅検出回路１６、データ零検出回路１４で検出し
、とれらがフォーマット通りであればデータ信号開閉回
路を開いてデータ信号りを通過させ、正しくないときに
は遮断することにより、後段でのデータ同期信号の検出
を行なうかどうかをゲート制御するものである。なお、
連続ミューティングカウンタ回路１６は、ミューティン
グ回路４からの信号Ｖに基づき、連続してデータ信号開
閉回路５がデータ信号りを遮断しないよう、データ信号
開閉回路５を開くように制御するだめのものである。
上記データ零検出回路１４、水平同期信号幅検出回路１
５、連続ミューティングカウンタ回路１６は、入力され
たデータ信号および同期信号に基づいて、入力されたＰ
ＣＭ信号がＰＣＭ信号フォーマット通りであるか否かを
検出するＰＣＭ信号フォーマット検出手段を構成してお
り、上記各回路１４．１５．１６はそれぞれ第１６図、
第１７図。
５、連続ミューティングカウンタ回路１６は、入力され
たデータ信号および同期信号に基づいて、入力されたＰ
ＣＭ信号がＰＣＭ信号フォーマット通りであるか否かを
検出するＰＣＭ信号フォーマット検出手段を構成してお
り、上記各回路１４．１５．１６はそれぞれ第１６図、
第１７図。
第１８図のような回路で構成できる。
第１６図において、１４−１は単安定マルチバイブレー
タ、Ｒ１４−１ｔ Ｃ１４−、はその時定数を決める抵
抗及びコンデンサ、１４−２．１４−３はＯＲゲート及
びＮＯＲゲー）Ｒ１４−４はＤ型フリップフロップ、１
４−５ 、１４−６はフリップフロップを構成するＮＯ
Ｒゲートである。
タ、Ｒ１４−１ｔ Ｃ１４−、はその時定数を決める抵
抗及びコンデンサ、１４−２．１４−３はＯＲゲート及
びＮＯＲゲー）Ｒ１４−４はＤ型フリップフロップ、１
４−５ 、１４−６はフリップフロップを構成するＮＯ
Ｒゲートである。
第１７図において、１５−１は単安定マルチバイブレー
タ、Ｒ１５−１１’ｌ５−ｊはその時定数を決定する抵
抗及びコンデンサ、１５−２はインバータ、１６−３．
１５−４はＯＲゲート及びＮＯＲゲート、１５−６はＤ
型フリップフロダブ、１５−６ 、１５−７はフリップ
フロップを構成するＮＯＲゲートである。
タ、Ｒ１５−１１’ｌ５−ｊはその時定数を決定する抵
抗及びコンデンサ、１５−２はインバータ、１６−３．
１５−４はＯＲゲート及びＮＯＲゲート、１５−６はＤ
型フリップフロダブ、１５−６ 、１５−７はフリップ
フロップを構成するＮＯＲゲートである。
第１８図において、１６−１はＡＮＤゲート、１ｅ−２
、１ｅ−３ハ単安定マルチバイブレータ、Ｒ１６−＋
ｔ Ｃ１６−１１Ｒ１６−２１Ｃｌ３−２ はその時定
数を決める抵抗及びコンデンサである。
、１ｅ−３ハ単安定マルチバイブレータ、Ｒ１６−＋
ｔ Ｃ１６−１１Ｒ１６−２１Ｃｌ３−２ はその時定
数を決める抵抗及びコンデンサである。
夕信号開閉回路６の出力信号Ｑの中のデータ同期信号（
“１ｏ１ｏ”）を検出するものであり、具体的には第８
図に示すようにＤ型フリップフロップ回路６−１〜６−
７とＮＯＲゲート６−４で構成することができる。
“１ｏ１ｏ”）を検出するものであり、具体的には第８
図に示すようにＤ型フリップフロップ回路６−１〜６−
７とＮＯＲゲート６−４で構成することができる。
水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路アは、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出力する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（ｉ−ｍまたはｊ
−ｍ）が正しいピット数であるか否か、誤っている場合
にはどの程度誤っているかを判定するものであり、具体
的には第９図のような回路で構成できる。
ット判定回路アは、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出力する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（ｉ−ｍまたはｊ
−ｍ）が正しいピット数であるか否か、誤っている場合
にはどの程度誤っているかを判定するものであり、具体
的には第９図のような回路で構成できる。
第９図において、７−１はＯＲゲート、７−２゜７−３
はフリップフロップを構成するＮＯＲゲート、７−４は
単安定マルチバイブレータ、Ｒ７−ｊ ＋ Ｃ７−１は
その時定数を決める抵抗及びコンデンサ、７−５はＮＯ
Ｒゲート、アー６〜７−１０はＤ型フリップフロップで
ある。これらのＤ型フリソフリロノプ７−６〜７−１０
はカウンタを構成しておりＵ、〜Ｕ８からカウント結果
が出力され、これが水平同期信号発生回路８に伝送され
る。
はフリップフロップを構成するＮＯＲゲート、７−４は
単安定マルチバイブレータ、Ｒ７−ｊ ＋ Ｃ７−１は
その時定数を決める抵抗及びコンデンサ、７−５はＮＯ
Ｒゲート、アー６〜７−１０はＤ型フリップフロップで
ある。これらのＤ型フリソフリロノプ７−６〜７−１０
はカウンタを構成しておりＵ、〜Ｕ８からカウント結果
が出力され、これが水平同期信号発生回路８に伝送され
る。
水平同期信号発生回路８は、判定回路７での判定結果に
基づいて、正しいときには正しいままの水平同期【号Ｊ
を発生し、誤っているときには正しく訂正した水平同期
信号Ｊを発生する水平同期信号発生回路であり、訂正可
能な範囲を＋１ビツトとした場合には第１０図のような
回路で構成できる。なお、前述のようにこの実施例にお
いて水平同期信号発生回路８はミューティング制御信号
Ｌ （Ｌｌｌ ＩＪ２１１Ｊ５ ）を発生する機能も備
えている０ 第１０図において、８−１ 、８−２ 、８−３は５判
定回路７からの信号Ｕ（Ｕ１〜Ｕ８）を入力とし、それ
ぞれ水平同期信号が正しい位置から＋１ビツトずれてい
るとき、正しいとき（０ビツトずれているとき）、−１
ビツトずれているときを検出するＮＯＲゲート、８−４
ん８−６はＤ型フリップフ−ト、８−９は単安定マルチ
バイブレータ、Ｒ８−Ｌ＋Ｃｓ−１ｔはその時定数を決
める抵抗及びコンデンサ、８−１ｏ〜８−１３はトライ
ステートゲート回路、８−１４はインバータ回路である
。
基づいて、正しいときには正しいままの水平同期【号Ｊ
を発生し、誤っているときには正しく訂正した水平同期
信号Ｊを発生する水平同期信号発生回路であり、訂正可
能な範囲を＋１ビツトとした場合には第１０図のような
回路で構成できる。なお、前述のようにこの実施例にお
いて水平同期信号発生回路８はミューティング制御信号
Ｌ （Ｌｌｌ ＩＪ２１１Ｊ５ ）を発生する機能も備
えている０ 第１０図において、８−１ 、８−２ 、８−３は５判
定回路７からの信号Ｕ（Ｕ１〜Ｕ８）を入力とし、それ
ぞれ水平同期信号が正しい位置から＋１ビツトずれてい
るとき、正しいとき（０ビツトずれているとき）、−１
ビツトずれているときを検出するＮＯＲゲート、８−４
ん８−６はＤ型フリップフ−ト、８−９は単安定マルチ
バイブレータ、Ｒ８−Ｌ＋Ｃｓ−１ｔはその時定数を決
める抵抗及びコンデンサ、８−１ｏ〜８−１３はトライ
ステートゲート回路、８−１４はインバータ回路である
。
制御ブロック検出回路９は、クロック信号Ｈとデータ信
号りと後述する垂直同期信号等化パルス信号制御回路１
２の出力Ｙを入力として、第１図に示した制御ブロック
を検出するものであり、具体的には第１１図のような回
路で構成できる。第、１１図において、９−２〜９−５
．９−９は Ｄ型フリップフロップ、９−１１は４ビツ
トシフトレジスタ、９−１２は単安定マルチバイブレー
タ、Ｒ？−１１０９−１はその時定数を決定する抵抗及
びコンデンサ、９−１はＯＲゲート、９−６．９−７は
エクスクル−シブＯＲゲート、９−８はＮＯＲゲートで
ある。
号りと後述する垂直同期信号等化パルス信号制御回路１
２の出力Ｙを入力として、第１図に示した制御ブロック
を検出するものであり、具体的には第１１図のような回
路で構成できる。第、１１図において、９−２〜９−５
．９−９は Ｄ型フリップフロップ、９−１１は４ビツ
トシフトレジスタ、９−１２は単安定マルチバイブレー
タ、Ｒ？−１１０９−１はその時定数を決定する抵抗及
びコンデンサ、９−１はＯＲゲート、９−６．９−７は
エクスクル−シブＯＲゲート、９−８はＮＯＲゲートで
ある。
データブロック制御回路１ｏは、上記制御ブロック検出
回路９の出力Ｗと、クロック信号Ｈと、垂直同期信号検
出回路１１からの垂直同期信号Ｘを入力として、前述の
水平同期信号発生回路８の制御信号Ｖ、及び制御回路１
２の制御信号Ｚを出力するものであり、第１２図のよう
に、ヅリップフ０７プを構成するＮＯＲゲート１０−１
．１０−２と、ＯＲゲート１ｏ−３と、インバータ１０
−４と、Ｄ型フリップフロップ１ｏ−６で構成できる。
回路９の出力Ｗと、クロック信号Ｈと、垂直同期信号検
出回路１１からの垂直同期信号Ｘを入力として、前述の
水平同期信号発生回路８の制御信号Ｖ、及び制御回路１
２の制御信号Ｚを出力するものであり、第１２図のよう
に、ヅリップフ０７プを構成するＮＯＲゲート１０−１
．１０−２と、ＯＲゲート１ｏ−３と、インバータ１０
−４と、Ｄ型フリップフロップ１ｏ−６で構成できる。
上記制御ブロック検出回路９とデータブロック制御回路
１０は、訂正処理する水平同期信号が第１図に示したデ
ータブロックの信号のみであるがら、データブロックに
おいてのみ水平同期信号の訂正処理を行ない、その他の
期間では訂正処理を行なわないようにすることによって
、誤動作を防止するために設けたものである。
１０は、訂正処理する水平同期信号が第１図に示したデ
ータブロックの信号のみであるがら、データブロックに
おいてのみ水平同期信号の訂正処理を行ない、その他の
期間では訂正処理を行なわないようにすることによって
、誤動作を防止するために設けたものである。
垂直同期信号検出回路１１は、第１図に示した垂直同期
信号を検出するものであり、具体的には第１３図のよう
な回路で構成できる。第１３図において、１１−１は４
ビツトカウンタ、１１−３゜１１−６はＤ型クリップフ
ロップ、１１−５は単安定マルチバイブレータ、Ｒｅ’
＋＋−＋はその時定数１−１ を決定する抵抗及びコンデンサであり、第１図Ｃ９ｄに
示した垂直同期信号部の長さを検出して検出垂直同期信
号等化パルス信号制御回路ｌλは、第１図に示した垂直
同期信号及び等化パルス信号を検出し、上記制御ブロッ
ク検出回路９及び水平同期信号検出回路１３を制御する
信号Ｙを出力するものであり、具体的には第１４図のよ
うな回路で構成できる。第１４図において１２−１．１
２−２はフリップフロップを構成するＮＯＲゲート、１
２−３は単安定マルチバイブレータ、Ｒ１２−ｊ ＋
０１２−１はその時定数を決定する抵抗及びコンデンサ
である０ 水平同期信号検出回路１３は第２図に示す水平同期信号
を検出するもので、具体的には第１６図に示すようにＯ
Ｒゲート１３−１、シフトレジスタ１３−２、その出力
の論理和をとるＯＲゲート１３−４と、インバータ１３
−３で構成することができ、ＯＲゲート１３−４から水
平同期信号検出出力Ｔが判定回路７、データ零検出回路
１４、水平同期信号幅検出回路１６、水平同期信号発生
回路８に供給される。
信号を検出するものであり、具体的には第１３図のよう
な回路で構成できる。第１３図において、１１−１は４
ビツトカウンタ、１１−３゜１１−６はＤ型クリップフ
ロップ、１１−５は単安定マルチバイブレータ、Ｒｅ’
＋＋−＋はその時定数１−１ を決定する抵抗及びコンデンサであり、第１図Ｃ９ｄに
示した垂直同期信号部の長さを検出して検出垂直同期信
号等化パルス信号制御回路ｌλは、第１図に示した垂直
同期信号及び等化パルス信号を検出し、上記制御ブロッ
ク検出回路９及び水平同期信号検出回路１３を制御する
信号Ｙを出力するものであり、具体的には第１４図のよ
うな回路で構成できる。第１４図において１２−１．１
２−２はフリップフロップを構成するＮＯＲゲート、１
２−３は単安定マルチバイブレータ、Ｒ１２−ｊ ＋
０１２−１はその時定数を決定する抵抗及びコンデンサ
である０ 水平同期信号検出回路１３は第２図に示す水平同期信号
を検出するもので、具体的には第１６図に示すようにＯ
Ｒゲート１３−１、シフトレジスタ１３−２、その出力
の論理和をとるＯＲゲート１３−４と、インバータ１３
−３で構成することができ、ＯＲゲート１３−４から水
平同期信号検出出力Ｔが判定回路７、データ零検出回路
１４、水平同期信号幅検出回路１６、水平同期信号発生
回路８に供給される。
入力端子ム、Ｂに印加されたデータ信号及び同期信号は
それぞれデータ信号遅延回路１及び同期信号遅延回路２
に供給されて所定時間遅延される。
それぞれデータ信号遅延回路１及び同期信号遅延回路２
に供給されて所定時間遅延される。
一方データ信号りはデータ信号開閉回路５ＱＮＯＲゲー
ト６−１にも供給される。そしてＰＯＭ信号フォーマッ
ト検出手段１４〜１６でＰＯＭ信号フォーマット通りの
信号であると判断された場合には、それらの出力Ｎ、Ｏ
，Ｐがすべて１１ Ｑ １１になり、Ｏ嘔ゲート６−２
の出力は“０゛になる。
ト６−１にも供給される。そしてＰＯＭ信号フォーマッ
ト検出手段１４〜１６でＰＯＭ信号フォーマット通りの
信号であると判断された場合には、それらの出力Ｎ、Ｏ
，Ｐがすべて１１ Ｑ １１になり、Ｏ嘔ゲート６−２
の出力は“０゛になる。
このためＮＯＲゲート５−１が開き、データ信号りが出
力Ｑとして出力される。Ｎ、Ｏ，Ｐのいずれか１つでも
“１“になるとＮＯＲゲート６−１が閉じ、データ信号
りは遮断される。
力Ｑとして出力される。Ｎ、Ｏ，Ｐのいずれか１つでも
“１“になるとＮＯＲゲート６−１が閉じ、データ信号
りは遮断される。
このデータ信号開閉回路５の出力Ｑは、第８図に示すよ
うにデータ同期信号検出回路６のＤ型フリップフロップ
６−１に供給され、 ３個のＤ型フリップフロップ６−
１〜６−３とＮＯＲゲート６−４の働きにより、入力さ
れたデータ信号Ｑの中のデータ同期信号（“１ｏ１ｏ”
）を検出し、データ同このデータ同期信号Ｒは、第９図
に示す判定回路７のＯＲゲート７−１に供給さ五、水平
同期信号検出回路１４の出力する水平同期信号Ｔの立上
りからデータ同期信号Ｒが入力されるまでの期間ＮＯＲ
ゲート７−６を開き、クロック信号Ｈをカウンター７−
６〜７−１０へ導くことにより、水平同期信号Ｔからデ
ータ同期信号Ｒまでの動量をカウントする。そ、のカウ
ント結果はＵ、〜Ｕ８のＵ信号に蓄積されている。なお
、発信号は水平同期信号Ｔからある期間後、即ち“１０
１０゛のデータ同期信号が検出されるべき期間後に発生
する信号で、上記カウンタ７−６〜７−１０をリセット
させる信号である。
うにデータ同期信号検出回路６のＤ型フリップフロップ
６−１に供給され、 ３個のＤ型フリップフロップ６−
１〜６−３とＮＯＲゲート６−４の働きにより、入力さ
れたデータ信号Ｑの中のデータ同期信号（“１ｏ１ｏ”
）を検出し、データ同このデータ同期信号Ｒは、第９図
に示す判定回路７のＯＲゲート７−１に供給さ五、水平
同期信号検出回路１４の出力する水平同期信号Ｔの立上
りからデータ同期信号Ｒが入力されるまでの期間ＮＯＲ
ゲート７−６を開き、クロック信号Ｈをカウンター７−
６〜７−１０へ導くことにより、水平同期信号Ｔからデ
ータ同期信号Ｒまでの動量をカウントする。そ、のカウ
ント結果はＵ、〜Ｕ８のＵ信号に蓄積されている。なお
、発信号は水平同期信号Ｔからある期間後、即ち“１０
１０゛のデータ同期信号が検出されるべき期間後に発生
する信号で、上記カウンタ７−６〜７−１０をリセット
させる信号である。
上記ピット判定回路７の出力信号Ｕは第１０図の水平同
期信号発生回路のＵ、〜Ｕ８へ供給され、正規のＰＯＭ
フォーマットに対して水平同期信号が一１ビットずれて
いる場合をＮＯＲゲート８−１によって正規の水平同期
信号の場合をＮＯＲゲー・ト８−２によって、正規のＰ
ＧＭフォーマットに対して水平同期信号が＋１ビツトず
れている場合を８−３によってそれぞれ検出し、 これ
・らのＮＯＲゲート８−１〜８−３の出力が第９図に示
す信号Ｓをクロック信号と゛してフリップフロップ８−
４〜８−６に蓄えられる。なお、信号Ｓはデータ同期信
号Ｒ印加時に“０“から“１゛になる信号である０ この伸作を更に詳しく説明すると、例えば−１ピツトず
れている場合、ＮＯＲゲート８−１の出力が１′となり
、ＮＯＲゲート８−２．８−３の出力は０″であるだめ
、フリップフロップ８−４の出力Ｑが“０″となり、ト
ライステートゲート回路８−１０が開き、工、がＪへ出
力される。当然この場合、フリップフロップ８−６の出
力Ｑ、フリップフロップ８−６の出力θが“１゛である
ため、トライステートゲート回路８−１１．８−１２は
閉じている。
期信号発生回路のＵ、〜Ｕ８へ供給され、正規のＰＯＭ
フォーマットに対して水平同期信号が一１ビットずれて
いる場合をＮＯＲゲート８−１によって正規の水平同期
信号の場合をＮＯＲゲー・ト８−２によって、正規のＰ
ＧＭフォーマットに対して水平同期信号が＋１ビツトず
れている場合を８−３によってそれぞれ検出し、 これ
・らのＮＯＲゲート８−１〜８−３の出力が第９図に示
す信号Ｓをクロック信号と゛してフリップフロップ８−
４〜８−６に蓄えられる。なお、信号Ｓはデータ同期信
号Ｒ印加時に“０“から“１゛になる信号である０ この伸作を更に詳しく説明すると、例えば−１ピツトず
れている場合、ＮＯＲゲート８−１の出力が１′となり
、ＮＯＲゲート８−２．８−３の出力は０″であるだめ
、フリップフロップ８−４の出力Ｑが“０″となり、ト
ライステートゲート回路８−１０が開き、工、がＪへ出
力される。当然この場合、フリップフロップ８−６の出
力Ｑ、フリップフロップ８−６の出力θが“１゛である
ため、トライステートゲート回路８−１１．８−１２は
閉じている。
な・お、トライステートゲート回路８−１０〜８−１３
が閉じているということは、これらのトライステートゲ
ート出力が７０−ティングラインになってい・ることを
意味している。−１ビツトずれている場合、第６図で示
したようにＮＯＲゲート４−１の入力信号Ｌ１が“１゛
であるため、Ｍは“ｏ”、よってγは“１゛となりトラ
イステートゲート回路８−１３は閉じている。同様の動
作によって０ビツトずれている場合（正しい場合）に５
は工、がＪへ出力され、＋１ビツトずれている場合には
Ｉ３がＪへ出力される。ＮＯＲゲート８−７、ＯＲゲー
ト８−８はｌフリップフロップ８−４〜８−６のクリア
端子、プリセット端子へ印加する信号を発生させる０ このようにして発生された水平同期信号発生回路出力信
号Ｔは、前述の第６図に示した同期信号遅延回路３のＪ
へ印加され、Ｄ型フリップフロップ３−１によって遅延
され、信号にとして出力される。この信号には第６図の
ＡＮＤゲート４−３の一方の入力端に印加される。一方
策１０図に示す信号Ｌ１．Ｌ２．Ｌ３は第６図に示すミ
ューティング回路４のムＮＤゲート４−１の入力端に印
加される。
が閉じているということは、これらのトライステートゲ
ート出力が７０−ティングラインになってい・ることを
意味している。−１ビツトずれている場合、第６図で示
したようにＮＯＲゲート４−１の入力信号Ｌ１が“１゛
であるため、Ｍは“ｏ”、よってγは“１゛となりトラ
イステートゲート回路８−１３は閉じている。同様の動
作によって０ビツトずれている場合（正しい場合）に５
は工、がＪへ出力され、＋１ビツトずれている場合には
Ｉ３がＪへ出力される。ＮＯＲゲート８−７、ＯＲゲー
ト８−８はｌフリップフロップ８−４〜８−６のクリア
端子、プリセット端子へ印加する信号を発生させる０ このようにして発生された水平同期信号発生回路出力信
号Ｔは、前述の第６図に示した同期信号遅延回路３のＪ
へ印加され、Ｄ型フリップフロップ３−１によって遅延
され、信号にとして出力される。この信号には第６図の
ＡＮＤゲート４−３の一方の入力端に印加される。一方
策１０図に示す信号Ｌ１．Ｌ２．Ｌ３は第６図に示すミ
ューティング回路４のムＮＤゲート４−１の入力端に印
加される。
〜ここでり、 、 Ｌ２． Ｌ、のいずれか１つが“１
゛のとき、すなわちデータと同期信号の関係が±１ピッ
Ｖは“０゛となる。するとγは“１゛であり、ＡＮＤゲ
ート４−３が開いて信号Ｋがそのまま信号Ｇとして出力
され、訂正された、あるいは正しい水平同期信号がその
まま、信号Ｇとして出力される。もし、Ｌ４．Ｌ２．Ｌ
３が全て“ｏ”の場合、すなわち、データと同期信号の
関係が±２２ビツト上ずれている場合、Ｍが“１゛、γ
が“○゛となり、信号Ｇは常に“０゛となシ、信号Ｋを
ミューティングする。
゛のとき、すなわちデータと同期信号の関係が±１ピッ
Ｖは“０゛となる。するとγは“１゛であり、ＡＮＤゲ
ート４−３が開いて信号Ｋがそのまま信号Ｇとして出力
され、訂正された、あるいは正しい水平同期信号がその
まま、信号Ｇとして出力される。もし、Ｌ４．Ｌ２．Ｌ
３が全て“ｏ”の場合、すなわち、データと同期信号の
関係が±２２ビツト上ずれている場合、Ｍが“１゛、γ
が“○゛となり、信号Ｇは常に“０゛となシ、信号Ｋを
ミューティングする。
第１１図に示す制御ブロック検出回路９のＯＲゲート９
−１には、データ信号発生回路１８からのデータ信号り
と、垂直同期信号、等化パルス信号制御回路１２からの
出力信号Ｙとが入力され、制御ブロック内にＰＣＭフォ
ーマット規格で決められて入っている“１１ｏｏ″ビツ
トパターンをクロック信号Ｈに基づいてフリップフロッ
プ９−２〜９−６及びゲート回路９−６〜９−８及びフ
リップフロップ９−９、ゲート回路９−９により検出し
、その“１１００″パターンのくり返えしをカウンタレ
ータ９−１２へ入力し、出力信号Ｗを得る。
−１には、データ信号発生回路１８からのデータ信号り
と、垂直同期信号、等化パルス信号制御回路１２からの
出力信号Ｙとが入力され、制御ブロック内にＰＣＭフォ
ーマット規格で決められて入っている“１１ｏｏ″ビツ
トパターンをクロック信号Ｈに基づいてフリップフロッ
プ９−２〜９−６及びゲート回路９−６〜９−８及びフ
リップフロップ９−９、ゲート回路９−９により検出し
、その“１１００″パターンのくり返えしをカウンタレ
ータ９−１２へ入力し、出力信号Ｗを得る。
第１２図はデータブロック制御回路１ｏを示すものであ
り、前述の制御ブロック検出回路９の出力信号Ｗ（！：
後述の垂直同期信号検出回路１１の出力Ｘとを入力とし
、ＮＯＲゲー） １０−１ 、１０−２で構成されたフ
リップフロップを動作させる。ｖｌ。
り、前述の制御ブロック検出回路９の出力信号Ｗ（！：
後述の垂直同期信号検出回路１１の出力Ｘとを入力とし
、ＮＯＲゲー） １０−１ 、１０−２で構成されたフ
リップフロップを動作させる。ｖｌ。
ｖ２はＯＲゲート１０−３の出力信号であり、垂直同期
信号入力時にＸが“１゛となり、ｖ、が“１゛、ｖ２が
“０゛となる。この状態は信号Ｗが印加されるまで続き
、第１ｏ図に示す水平同期信号発生回路８が、ＰＣＭ信
号中のＰＣＭデータ信号部においてのみ動作するように
しだものである。
信号入力時にＸが“１゛となり、ｖ、が“１゛、ｖ２が
“０゛となる。この状態は信号Ｗが印加されるまで続き
、第１ｏ図に示す水平同期信号発生回路８が、ＰＣＭ信
号中のＰＣＭデータ信号部においてのみ動作するように
しだものである。
第１３図に示す垂直同期信号検出回路１１は、クロック
信号Ｈ及び入力端子Ｂに印加される同期信号Ｂ（どれは
同期信号発生回路１９の出方信号Ｅでもよい）を入力と
して、第１図ｃ、ｄに示す垂直同期信号の“ｏ”期間を
計数することにより垂直同期信号の検出を行なっている
。１１−１は“０゛期間カウンターであり、単安定マル
チバイブレータ１１−５．Ｄ型フリップフロップ回路１
１−６により、一度垂直同期信号を検出するとその検出
をゲート１１−７の出力で閉じるよう構成している〇 第１４図に示す垂直同期信号、等化パルス信号制御回路
１２は前述の垂直同期信号検出回路１１の出力信号Ｘと
、データブロック制御回路９の出力信号とを入力として
、上記信号Ｘ入力端一定時間信号Ｙを発生させるもので
ある。
信号Ｈ及び入力端子Ｂに印加される同期信号Ｂ（どれは
同期信号発生回路１９の出方信号Ｅでもよい）を入力と
して、第１図ｃ、ｄに示す垂直同期信号の“ｏ”期間を
計数することにより垂直同期信号の検出を行なっている
。１１−１は“０゛期間カウンターであり、単安定マル
チバイブレータ１１−５．Ｄ型フリップフロップ回路１
１−６により、一度垂直同期信号を検出するとその検出
をゲート１１−７の出力で閉じるよう構成している〇 第１４図に示す垂直同期信号、等化パルス信号制御回路
１２は前述の垂直同期信号検出回路１１の出力信号Ｘと
、データブロック制御回路９の出力信号とを入力として
、上記信号Ｘ入力端一定時間信号Ｙを発生させるもので
ある。
第１６図に示す水平同期信号検出回路１３は、前述の信
号Ｙと同期信号Ｅとを入力とするＯＲゲート１３−１の
出力信号をフリップフロップ１３−２へ印加し、水平同
期信号をクロック信号Ｈで計数処理し、水平同期信号検
出出力Ｔを発生するものである。なおデータブロック期
間は信号Ｙが“Ｏｔ＋となり、計数を行なわない。
号Ｙと同期信号Ｅとを入力とするＯＲゲート１３−１の
出力信号をフリップフロップ１３−２へ印加し、水平同
期信号をクロック信号Ｈで計数処理し、水平同期信号検
出出力Ｔを発生するものである。なおデータブロック期
間は信号Ｙが“Ｏｔ＋となり、計数を行なわない。
第１６図に示すデータ零検出回路１４は、水平同期信号
検出出力Ｔで単安定マルチバイブレータｌＩ４−１を動
作させ、第２図のに示すｍ１ビット位゛置まで単安定マ
ルチバイブレータ１４−１から出力Ｑを出力し、その期
間、データ信号Ｘとクロック信号Ｈとにより、データが
零である時にはＯＲゲート１４−２の出力を“Ｏ゛とし
、Ｄ型フリップフロップ１４−４の出力Ｑを“０゛とす
る。その後、データ同期信号検出信号鳴が第９図に示す
判定回路１７から印加される０その結果、上記の如く、
データが水平同期信号検出出力Ｔから判定回路出力 ま
で零であると、出力Ｐは“０゛となり、もし、その期間
にデータが“１゛になる部分があると、Ｄ型フリップフ
ロップ１４−４の出力Ｑは“１゛となり、出力Ｐは“１
″となる。
検出出力Ｔで単安定マルチバイブレータｌＩ４−１を動
作させ、第２図のに示すｍ１ビット位゛置まで単安定マ
ルチバイブレータ１４−１から出力Ｑを出力し、その期
間、データ信号Ｘとクロック信号Ｈとにより、データが
零である時にはＯＲゲート１４−２の出力を“Ｏ゛とし
、Ｄ型フリップフロップ１４−４の出力Ｑを“０゛とす
る。その後、データ同期信号検出信号鳴が第９図に示す
判定回路１７から印加される０その結果、上記の如く、
データが水平同期信号検出出力Ｔから判定回路出力 ま
で零であると、出力Ｐは“０゛となり、もし、その期間
にデータが“１゛になる部分があると、Ｄ型フリップフ
ロップ１４−４の出力Ｑは“１゛となり、出力Ｐは“１
″となる。
第１７図に示す水平同期信号幅検出回路１６は、単安定
マルチバイブレータ１６−１により、水平同期信号検出
出力Ｔが発生してから第２図にｊで示す期間まで単安定
マルチバイブレータバー１の出力嶽を“０゛にし、その
期間、同期信号Ｅ及びクロック信号ＨをＯＲゲート１５
−３、ＮＯＲゲート１６−４に印加させる。上記Ｔから
ｊまでの期間０′″であると、Ｄ型フリップフロップ１
６−ＳのＤ入力は“０゛となり、信号部が印加されてい
る一方、もし、上記Ｔ−／ｌ・らｊまでの期間水平同期
信号の幅が足りなく、“１゛であると、Ｄ型フリップフ
ロップ１５−５のＤ入力は“１゛となり、出力０は“１
゛となる。なお、ここではＴからコま゛で゛を水平同期
信号の幅として検出しているカ、ｊよりも数ビット類か
く設定しても実際には問題無い０ 第１８図に示す連続ミューティングカウンタ回路１６は
、第６図に示すミューティング回路４からの信号Ｍが“
１゛として印加された後、約１水平期間後に単安定マル
チバイブレータ１６−３の出力ζを“０゛にする。これ
により、次の水平期間では出力Ｎが“０゛となる。した
がってミューティング回路４からの出力Ｍが“１゛の期
間が２回連続しても、信号Ｎは１回目の１水平期間のみ
“１゛になるが次の１水平期間では“０゛になる。
マルチバイブレータ１６−１により、水平同期信号検出
出力Ｔが発生してから第２図にｊで示す期間まで単安定
マルチバイブレータバー１の出力嶽を“０゛にし、その
期間、同期信号Ｅ及びクロック信号ＨをＯＲゲート１５
−３、ＮＯＲゲート１６−４に印加させる。上記Ｔから
ｊまでの期間０′″であると、Ｄ型フリップフロップ１
６−ＳのＤ入力は“０゛となり、信号部が印加されてい
る一方、もし、上記Ｔ−／ｌ・らｊまでの期間水平同期
信号の幅が足りなく、“１゛であると、Ｄ型フリップフ
ロップ１５−５のＤ入力は“１゛となり、出力０は“１
゛となる。なお、ここではＴからコま゛で゛を水平同期
信号の幅として検出しているカ、ｊよりも数ビット類か
く設定しても実際には問題無い０ 第１８図に示す連続ミューティングカウンタ回路１６は
、第６図に示すミューティング回路４からの信号Ｍが“
１゛として印加された後、約１水平期間後に単安定マル
チバイブレータ１６−３の出力ζを“０゛にする。これ
により、次の水平期間では出力Ｎが“０゛となる。した
がってミューティング回路４からの出力Ｍが“１゛の期
間が２回連続しても、信号Ｎは１回目の１水平期間のみ
“１゛になるが次の１水平期間では“０゛になる。
なお、上記実施例では水平同期信号とデータ同期信号の
間が±１ビットずれているときに訂正を痔ない、±２ビ
ット以上ずれたときにミューティ示すＮＯＲゲート８１
〜８−３の数を増やし、これに応じてＤ型フリップフロ
ップ８−４〜８−６の数を増やすなどすれば、±２ビッ
ト以上ずれた場合の訂正も容易に行なえ、る０このよう
な回路変更は当業者にとって自明であるから、ここでの
詳しい説明は省略する。
間が±１ビットずれているときに訂正を痔ない、±２ビ
ット以上ずれたときにミューティ示すＮＯＲゲート８１
〜８−３の数を増やし、これに応じてＤ型フリップフロ
ップ８−４〜８−６の数を増やすなどすれば、±２ビッ
ト以上ずれた場合の訂正も容易に行なえ、る０このよう
な回路変更は当業者にとって自明であるから、ここでの
詳しい説明は省略する。
また、上記実施例では６２６本ラインのＮＴＳＣ方式の
標準テレビジョン信号に準拠したＰＣＭ信号について説
明したが、６２６本う１ンのＰＡＬ・ＳＥＣＡＭ方式の
標準テレビジョン信号に準拠したＰＣＭ信号についても
、同様に実施できることはいうまでもない。
標準テレビジョン信号に準拠したＰＣＭ信号について説
明したが、６２６本う１ンのＰＡＬ・ＳＥＣＡＭ方式の
標準テレビジョン信号に準拠したＰＣＭ信号についても
、同様に実施できることはいうまでもない。
以上のように本発明はＰＣＭ信号の水平同期信号とデー
タ信号の相対関係を判定し、水平同期信号が正しいと判
断された場合には再生された水平同期信号をそのまま信
号処理系に伝送し、水平同期信号が予め定められた所定
の範囲内で誤っていさらに水平同期信号が予め定めら゛
れた所定の範囲以上誤っている場合゛には再生された水
平同期信号全遮断するようにしたものであるから、ＰＣ
Ｍ信号再生時の水平同期信号の乱れによる雑音の発生を
確実に防止し、きわめて高品位な再生を可能にするもの
である。
タ信号の相対関係を判定し、水平同期信号が正しいと判
断された場合には再生された水平同期信号をそのまま信
号処理系に伝送し、水平同期信号が予め定められた所定
の範囲内で誤っていさらに水平同期信号が予め定めら゛
れた所定の範囲以上誤っている場合゛には再生された水
平同期信号全遮断するようにしたものであるから、ＰＣ
Ｍ信号再生時の水平同期信号の乱れによる雑音の発生を
確実に防止し、きわめて高品位な再生を可能にするもの
である。
第１図ａ−ｄ、第２図ａ 〜ＯはＰＣＭ信号のフォーマ
ットを示す図、第３図は本発明の一実施例を示すブロッ
ク図、第４図〜第１−８図は第３図の各部の具体構成を
示すブロック図である。 １・・・・・・データ信号遅延回路、２，３・・・・・
・同期信号遅延回路、４・・・・・ベニ−ティング回路
、６・・・・・・データ信号開閉回路、６・・・・・・
データ同期信号検出回路、７・・・・・・判定回路、８
・・・・・・水平同期信号発生回路及びミューティング
制御信号発生回路、９・・・・・・制御ブロック検出回
路、１ｏ・・・・・・データブロック制御回路、１１・
・・・・・垂直同期信号検出回路、１２・・・・・・垂
直同期信号、等化パルス信号制御回路、１３・・・・・
・水平同期信号検出回路、１４・・・・・・データ零検
出回路、１５・・・・・・水平同期信号幅検出回路、１
６・・・・・・連続ミューティングカウンタ回路、１７
・・・・・・クロック再生回路、１８・・・・・・デー
タ信号発生回路、１９・・・・・・同期信号発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （Ｃ （ Ｌ−一々もオ虻プＬシレド ８７′″ ｊ １−
Ｊ第８図 β １−
Ｊ第１２図 第１３図 第１４図 ／１２
ットを示す図、第３図は本発明の一実施例を示すブロッ
ク図、第４図〜第１−８図は第３図の各部の具体構成を
示すブロック図である。 １・・・・・・データ信号遅延回路、２，３・・・・・
・同期信号遅延回路、４・・・・・ベニ−ティング回路
、６・・・・・・データ信号開閉回路、６・・・・・・
データ同期信号検出回路、７・・・・・・判定回路、８
・・・・・・水平同期信号発生回路及びミューティング
制御信号発生回路、９・・・・・・制御ブロック検出回
路、１ｏ・・・・・・データブロック制御回路、１１・
・・・・・垂直同期信号検出回路、１２・・・・・・垂
直同期信号、等化パルス信号制御回路、１３・・・・・
・水平同期信号検出回路、１４・・・・・・データ零検
出回路、１５・・・・・・水平同期信号幅検出回路、１
６・・・・・・連続ミューティングカウンタ回路、１７
・・・・・・クロック再生回路、１８・・・・・・デー
タ信号発生回路、１９・・・・・・同期信号発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （Ｃ （ Ｌ−一々もオ虻プＬシレド ８７′″ ｊ １−
Ｊ第８図 β １−
Ｊ第１２図 第１３図 第１４図 ／１２
Claims (1)
- 【特許請求の範囲】 標準テレビジョン信号に準拠したＰＣＭ信号中のデータ
信号を遅延させるデータ信号遅延手段と、上゛記ＰＯＭ
信号中の同期信号を遅延させる同期信号遅延手段と、上
記ＰＣＭ信号中の水平同期信号とデータ信号とが所定の
フォーマット通りであるか否かを検出するＰＣＭ信号フ
ォーマット検出手段と、上記ＰＣＭ信号フォーマット検
出手段の出力で制御され、上記データ信号中に含まれる
データ信号を開閉制御するデータ信号開閉手段と、上４
記データ信号開閉手段の出力中のデータ同期信号を検出
するデータ同期信号検出手段と、上記データ同期信号検
出手段の出力と上記水平同期信号を入力として両者の相
対関係を判定する判定手段と、上記判定手段の判定結果
に基づいて、上記データ同期信号と上記水平同期信号の
相対関係が所定のフォーマット通りであるときには上記
ＰＣＭ信号 ｌ− 中の水平同期信号を出力し、上記相対関係が予め定めら
れた範囲内で誤っているときには訂正された正しい水平
同期信号を発生する水平同期信号発生手段と、上記判定
手段の出力に基づいて、上記相対関係が予め定められた
範囲以上誤っているときにミューティング制御信号を発
生するミューティング制御信号発生手段と、上記ミュー
ティング制御信号で制御され、上記相対関係が正しいと
きまだは予め定められた範囲以内で誤っているときには
上記水平同期信号発生手段の出力を通過させ、それ以外
のときは上記水平同期信号発生手段の出力を遮断するミ
ューティング手段とを備えたＰＣＭ録音再生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135716A JPS5837809A (ja) | 1981-08-28 | 1981-08-28 | Ｐｃｍ録音再生装置 |
| AU87272/82A AU548643B2 (en) | 1981-08-28 | 1982-08-18 | Pcm tv signal processing |
| US06/409,552 US4507687A (en) | 1981-08-28 | 1982-08-19 | Horizontal sync pulse control circuit for video tape recorder utilizing pulse code modulation |
| CA000410338A CA1193359A (en) | 1981-08-28 | 1982-08-27 | Horizontal sync pulse control circuit for video tape recorder utilizing pulse code modulation |
| EP82107912A EP0074039B1 (en) | 1981-08-28 | 1982-08-27 | Pcm signal recording and reproducing apparatus |
| DE8282107912T DE3270767D1 (en) | 1981-08-28 | 1982-08-27 | Pcm signal recording and reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135716A JPS5837809A (ja) | 1981-08-28 | 1981-08-28 | Ｐｃｍ録音再生装置 |
Related Child Applications (8)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156521A Division JPS5837806A (ja) | 1981-09-30 | 1981-09-30 | Ｐｃｍ録音再生装置のデ−タ同期信号検出回路 |
| JP15652281A Division JPS5837807A (ja) | 1981-09-30 | 1981-09-30 | Ｐｃｍ録音再生装置 |
| JP5887882A Division JPS5837819A (ja) | 1982-04-07 | 1982-04-07 | Ｐｃｍ録音再生装置のビツト判定回路 |
| JP5887982A Division JPS5837820A (ja) | 1982-04-07 | 1982-04-07 | Ｐｃｍ録音再生装置の連続ミュ−ティングカウンタ回路 |
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| JP6001082A Division JPS5837823A (ja) | 1982-04-09 | 1982-04-09 | Ｐｃｍ録音再生装置の水平同期信号幅検出回路 |
| JP6000982A Division JPS5837822A (ja) | 1982-04-09 | 1982-04-09 | Ｐｃｍ録音再生装置 |
| JP6001182A Division JPS5837824A (ja) | 1982-04-09 | 1982-04-09 | Ｐｃｍ録音再生装置の水平同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837809A true JPS5837809A (ja) | 1983-03-05 |
| JPS6330707B2 JPS6330707B2 (ja) | 1988-06-20 |
Family
ID=15158207
Family Applications (1)
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|---|---|---|---|
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Country Status (6)
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Family Cites Families (9)
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| JPS5815843B2 (ja) * | 1979-11-16 | 1983-03-28 | 株式会社東芝 | 再生信号処理方式 |
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| JPS5724005A (en) * | 1980-07-17 | 1982-02-08 | Sony Corp | Digital signal processor |
-
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- 1981-08-28 JP JP56135716A patent/JPS5837809A/ja active Granted
-
1982
- 1982-08-18 AU AU87272/82A patent/AU548643B2/en not_active Ceased
- 1982-08-19 US US06/409,552 patent/US4507687A/en not_active Expired - Fee Related
- 1982-08-27 CA CA000410338A patent/CA1193359A/en not_active Expired
- 1982-08-27 EP EP82107912A patent/EP0074039B1/en not_active Expired
- 1982-08-27 DE DE8282107912T patent/DE3270767D1/de not_active Expired
Also Published As
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|---|---|
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| CA1193359A (en) | 1985-09-10 |
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