JPS5837819A - Ｐｃｍ録音再生装置のビツト判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はビデオテープレコーダ（以下ＶＴＲと呼ぶ）又
はその一部を利用して、標準テレビジョン信号に準拠し
たＰＣＭ信号全録音再生するＰ−０Ｍ録音再生装置に用
いるビット判定回路に関し、実際に再生さ′ｎたＰＣＭ
信号中の水平同期信号とデータ同期信号の間が、予め定
めらｎｆ７ｃフォーマットに対して何ビットずｎている
かを判定するようにしたものである。

通常ＳＰＯＭ録音再生装置においては、ＶＴＲ筐たはＶ
ＴＲの一部を利用して、標準テレビジョン信号゛に準拠
したＰＯＭ信号を録音再生するようにしている。

このようなＰＧＭ録音再生装置においては、記録媒体で
あるＶＴＲ用テープの傷やほこりの゛付着によってドロ
ップアウトが生じ、誤った信号が再生さｎるという問題
がある。この誤っ念信号が再生さｎたデータ信号中に生
じた場合、そｎがある確率の範囲内の誤りであｎば、周
知の誤り訂正符号により、完全に訂正することができる
から、実用上問題ｉ’；ｃｚい。ところが、誤っ邂信号
が同期信号の部分に発生すると、こＡ’！に訂正する手
段が全くないため、ＰＯＭ信号処理系の各回路の同期が
とｎなくなり、雑音を発生するという間匝がある。

すなわち、この種のＰＣＭ録音再生装置においてに、記
録時にインターリーブという操作によりデータの時間的
並び換えを行ない、再生時にデ・インターリーブという
操作によりデータを元の信号配列に戻す処理を行なうよ
うにしているが、水平同期信号が乱ｎると、水平同期信
号とＰＣＭデータ信号との間の時間関係が乱扛、本来２
４５水平信号期間存在する筈のデータ信号がその期間正
しく再生処理さｎなくなってしまい、その結果、デ・イ
ンターリーブ時及びデータ誤り訂正時に大きな雑音を発
生するという問題がある。

本発明はこのような問題を解決するために、実際に再生
さｎ＊　Ｐ　ＣＩ信号中の水平同期信号とデータ同期信
号のビット数をカウントし、こｎがフォーマットにおけ
る正しいビット数に対してどの程度ずｎているかを判定
するようにしたＰＣＭ録音再生装置のピット判定回路を
提供するものである。

以下、不発明の一実施例を図面とともに説明する。

ま−ず、８不電子機械工業会で決めらｎた民生用ＰＣＭ
エンコーダ・デコータファイルに示さｎたＰＣＭ信号フ
ォーマットについて第１図、第２図とともに説明する。

第１図ａに奇数フィールド、第１図すは偶数フィールド
の信号配列全示すものでちり、そｎぞｎ３Ｈ（Ｈｌｄｌ
“水平信号期間）の垂直同期信号と、その前後３Ｈづつ
の等化パルス信号と、１Ｈの制殻ブロックと、２４５Ｈ
のデータブロックとを備えており、第ｉ図ａの奇数フィ
ールドの場合にはＰＣＭデータ信号の終端から７．６Ｈ
経過後に、また第１図すの偶数フィールドの場合にはＰ
ＣＭデータ信号の終端から７Ｈ経過後に、そｎぞｒ等化
パルス信号が現れる。第１図ｃ、　　ｄはそｎぞｎ第１
図ａ、　　ｂの垂直同期信号、等化パルス信号の詳細を
示したものである。

一方、第２図ａ　（４Ｐ　ＯＭ信号フォーマットの水平
信号部のピッ′ト単位の信号配列を示すものであり、４
ビツトの白基準信号のあとに５ビツトあけて１３ビツト
の水平同期信号が配置さｎ、その後１３ピツトあけて、
４ビツト（”１０１０”　）のデータ同期信号が配置さ
ｎｌここから１２８ビツトのＰＣＭデータ信号が配置さ
ｎｌさらに１ビツトあけて次の白基準信号が配置さｎて
いる。′したがって第２図ａにも示すように１水平信号
区間は１６８ビツトで構成さ牡ている。

第２図す、　　ｃは、そｔぞｎ第２図ａに示すＰＣＭ信
号をレベルにでスライスし、で得たデータ信号と、レベ
ル１でスライスして得た同期信号を示すものである。な
お、データ信号とにデータ同期信号とＰＣＭデータ信号
を含むものとする。

第３図は本発明を用いた一実施例の全体構成を示し、第
４図〜第１８図は第３図の各ブロックの具体構成を示す
ものである。以下第３図〜第１８図にそってこの実施例
の構成全説明する。

第３図において、人は第２図すに示したデータ信号の印
加さｎる入力端子、Ｂは第２図Ｃに示した同期信号の印
加さ扛る入力端子、０はマスタークロック信号の入力端
子である。１７は入力端子ムに印加さ汀たデータ信号と
入力端子Ｃに印カロさｎたマスタークロック信号とに基
づいてＰＣＭ信号打抜き用のクロック信号Ｈを発生する
クロック信号発生回路である。１８はクロック信号Ｈに
よって入力端子ムに印加さ；ｊしたデータ信号を打抜き
ディ、ジタル化さｎたデータ信号ｐを発生するデータ信
号発生回路、１９はクロック信号Ｈによって入力端子Ｂ
に印加さｎた同期信号を打抜き、ディジタル化さｎた同
期信号Ｘ−ｔ＜発生する同期信号発生回路である。

データ信号遅延回路１は、データ信号りとクロック信号
ＨＱ入力とし、データ信号に＋を所定ビット遅延させる
ものであり、その出力信号は出力端！ 子１ｆ介して後段のディジタル信号処理部（図示せず）
へ導かｎる。このデータ信号遅延回路１は第４図に示す
ように、縦続接続さｎた８ビツトのシフトレジスター−
１，１−２，１＝３．　１−４　−で構成することがで
き、各シフトレジスター−１〜１−４のクロック端子Ｏ
Ｋにクロック信号Ｈを印加することにより、データ信号
りを所定ピント遅延させる。

同期信号遅延回路２は、同期信号Ｅとクロック信号Ｈを
人力とし、同期信号Ｅｆ所定ビット遅延させるものであ
り、その出力信号工は後述する水平同期信号発生回路′
８に供給さ扛る。同期信号遅延回路３Ｉｒｓ、、水平同
期信号発生回路８の出力信号Ｊとクロック信号Ｈに基づ
いて、水平同期信号発生回路８の出力信号Ｊを所定ピッ
ト遅延させるものである。

こｎらの同期信号遅延回路２，３は第６図に示すように
、８ビツトのシフトレジスタ２−１．２−２．　２−３
．　　とＤ型フリップ７０ッグ２−４゜３−１全縦続接
続したもので構成さｎ１各シフトレジスタ２−１〜２−
３、Ｄ型フリップフロップ２−４．３−１のクロック端
子ＧＫにクロック信号Ｈを供給し、シフトレジスタ２−
１のムＢ入力端子に同期信号Ｒを供給することにより、
Ｄ型フリップフロップ２−４．３−１の図示の端子から
出力信号Ｉ　（Ｉ、と工２とＩ５）と出力信号ＫＱ出力
するものである。なお、この実施例では２つの同期信号
遅延回路２，３を用いているが、こｎら全体でひとつの
同期信号遅延手段を構成している。

要するにデータ信号遅延回路１と同期信号遅延回路２，
３の遅延段数を等しくし、こｎらで後述する水平同期信
号の誤り訂正に必要な時間だけデータ信号と同期信号を
遅延させｎばよい。

ミューティング制御回路４は、水平同期信号発生回路８
の出力信号Ｊを同期信号遅延回路３を介して得た水平同
期信号Ｋｉ大入力し、水平同期信号発生回路（後述する
ようにミューティング制御信号発生回路としての機能も
含まｎている）８の出力するミューティング制御信号り
に基づいて上記入力信号Ｋｉ断続制呻するものであり、
その出力信号は出力端子Ｇを介して後段のディジタル信
号処理部へ導かｎ１前述の出力端子Ｆからのデータ信号
の再生処理に使用さｎる。このミューティング回路４は
、水平同期信号の位置がデータ信号との相対関係におい
て正規の位置から著しく変化している場合に、この誤っ
た水平同期信号を遮断してディジタル信号処理部へ伝送
さｎないように制御し、そｎ以外のときにに正しい、あ
るいは正しく訂正さ扛た水平同期信号をディジタル信号
処理部へ伝送するように制御するものである。

このミューティング回路４は、第６図に示すように、水
平同期信号発生回路８の出力信号”　（ＩＪ１ｓＬｚ＋
Ｌｓ）を入力とするＮＯＲゲート４−１と、その出力を
反転するインバータ４−２と、同期信号遅延回路３の出
力する同期信号にとインノ（−夕４−２の出力信号全入
力とするＡＮＤゲート４−３とで構成さｎており、各ゲ
ート４−１．４−２゜４−３から出力信号Ｇ、　　Ｊν
　Ｍが出力さｎる。。

データ信号開閉回路６は、データ零検出回路１４の出力
信号Ｐ１水平同期信号幅検出回路１６の出力信号０１連
続ミユ一テイングカウンタ回路１６の出力信号Ｈにより
、データ信号Ｄｆｆ：開閉制御するものである。具体的
には第７図に示すようにＮＯＲゲート＋５−１と、ＯＲ
ゲート６−２とで構成さｎ１上記出力信号Ｐ、　　Ｏ，
Ｈのいずｎか１つでも満足しないとＮＯＲゲニ）６−１
が開かず、データ信号り全通過させないように制御する
。いいかえｎば、第２図ａ、　　ｂ、　　ｃから明らか
なように正しいＰＣＭ信号フォーマット通りであｎば水
平同期信号幅（ｉ−＋の区間）が１３ビツト、その始端
ｉとデータ同期信号までの区間のデータはすべて零であ
るから、こｎｉ水平同期信号幅検出回路１６、データ零
検出回路１４で検出し、こｎらがフォーマット通り、で
あｎはデータ信号開閉回路を開いてデータ信号Ｄｉ通過
させ、正しくないときには遮断することにより、後段で
のデータ同期信号の検出を行なうかどうかをゲート制菌
するものである。なお、連続ミューティングカウンタ回
路１６は、ミューティング回路４からの信号ｋに基づき
、連続してデータ信号開閉回路６がデータ信号りを遮断
しないよう、データ信号開閉回路６を開くように制御す
るためのものである０上記デ一タ零検出回路１４、水平
同期信号幅検出回路１５、連続ミューティングカウンタ
回路１６は、入力さ；ｎだデータ信号および同期信号に
基づいて、入力さｎたＰＣＭ信号がＰＣＭ信号フォーマ
ット通りであるか否かを検出するＰＧＭ信号フオーマッ
ト検出手段を構成しており、上記各回路１４，１５，１
６はそｎぞｎ第１６図、第１７図。

第１８図のような回路で構成できる。

第１６図において、１４−１は単安定マルチバイブレー
タ、Ｒ１４−＋　ｒ　　０１４−１はその時定数を決め
る抵抗及びコンデンサ、１４−２．　１４−３ＵＯＲゲ
ート及びＮＯＲゲート、１４−４はＤ型フリッフ７０ッ
ｆ、１４−ｔｓ、　　１４−６はフリップフロップを構
成するＮＯＲゲートである。

第１７図において、１５−１は単安定マルチバイブレー
タ、Ｒ１５−１ｒ　　０１５−＋はその時定数を決定す
る抵抗及びコンデンサ、１５−２はインバータ、１５−
３．１５−４ｆ’ｌＯＲゲート及びＮＯＲゲート、１５
−５はＤ型フリップフロップ、１５−６゜１５−７（ｒ
Ｌフリップフロップを構成ｆるＮＯＲゲートである。

第１８図において、１６−１はムＮＤゲート、１６−２
．１６−３は単安定マルチバイブレータ、”ｊ　６−１
ｒ　　ＣＩ　６−１１　Ｒｊ　６−２　ｒ　　ｃ、　６
−２はその時定数を決める抵抗及びコンデンサである。

データ同期信号検出回路６（第３図）は、データ信号開
閉回路６の出力信号Ｑの中のデータ同期信号（”１０１
０”　）を検出するものであり、具体的には第８図に示
すようにＤ型フリップフロップ回路６−１〜６−７とＮ
ＯＲゲート６−４で構　・成することができる。

水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路７は、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出方する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（ｉ−ｍまｆｃは
ｊ−ｍ）が正しいビット数であるか否か、誤っている場
合にはどの程度誤っているかを判定するものであり、具
体的には第９図のような回路で構成できる。

第９図において、７−１はＯＲゲート、７−２゜７−３
はフリップフロップを構成するＮＯＲゲート、７−４は
単安定マルチバイブレータ、Ｒ７−１１０７−＋　Ｕそ
の時定数を決める抵抗及びコンデンサ、７−６［ＮＯＲ
ゲート、７−６〜７−１０ＵＤ型フリップフロップであ
る。こｎらのＤ型フリップフロップ７−６〜７−１０は
カウンタを構成しており、Ｕ１〜■８からカウント結果
が出力さｎｌ　こｎが水平同期信号発生回路８に伝送さ
ｎる。

水平同期信号発生回路８は、判定回路７での判定結果に
基づいて、正しいときには正しいま筐の水平同期信号Ｊ
’（Ｈ発生し、誤っているときには正しく訂正した水平
同期信号Ｊｉ全発生る水平同期信号発生回路であり、訂
正可能な範囲を＋１ビツトとした場合には第１０図のよ
うな回路で構成できる。なお、前述のようにこの実施例
において水平同期信号発生回路８はミューティング制御
信号ＭＬ１＋　　Ｌ２ｔ　　Ｌｓ）　全発生する機能も
備えている。

第１０図において、８−１．　８−２．　８−３は、判
定回路７からの信号Ｕ　（Ｕ、〜Ｕａ）ｅ入力とし、そ
ｎぞｎ水平同期信号が正しい位置から＋１ビツトずｎて
いるとき、正しいとき（０ビツトずｎでいると’ｑＬ−
１ビットずｎているとキラ検出するＮＯＲゲート、８−
４〜８−６はＤ型フリップフロップ、８−７．８−８は
ＮＯＲゲート及びＯＲゲー１”、８−９ｎ単安定マルチ
バイブレータ、Ｒ８−１＋０８−、　Ｕその時定数を決
める抵抗及びコンデンサ、８−１０〜８−１３はトライ
ステートゲート回路、８−１４はインバータ回路である
。

制御ブロック検出回路９は、クロック信号Ｈとデータ信
号りと後述する垂直同期信号等化パルス信号側（財）回
路１２の出力Ｙを入力として、第１図に示した制（財）
ブロック全検出するものであり、具体的には第１１図の
ような回路で構成できる。第１１図において、９−２〜
９−５．９−９はＤ型フリップフロップ、９−１１［４
ピントシフトレジスタ、９−１２は単安定マルチバイブ
レータ、Ｒ９−１・Ｃ９−＋　ｉその時定数を決定する
抵抗及びコンデンサ、９−１はＯＲゲート、９−６．９
−７にエクスクル−シブＯＲゲート、９−８はＮＯＲゲ
ートである。

データブロック制御回路１ｏば、上記制御ブロック検出
回路９の出力Ｗと、クロック信号Ｈと、垂直同期信号検
出回路１１からの垂直同期信号Ｘを入力として、前述の
水平同期信号発生回路８の制御信号Ｖ及び側副回路１２
０制（財）信号２を出力するものであり、第１２図のよ
うに、フリップフロップを構成するＮＯＲゲート１０−
１．１０−２と、ＯＲゲー）１０−３と、インノ（−夕
１０−４と、Ｄ型フリップフロップ１ｏ−６で構成でき
る。

上記制■プロッタ検出回路９とデータブロック制（財）
回路１０は、訂正処理する水平同期信号が第１図に示し
たデータブロックの信号のみであるから、データブロッ
クにおいてのみ水平同期信号の訂正処理を行ない、その
他の期間では訂正処理を行なわないようにすることによ
って、誤動作を防止するために設けたものである。

垂直同期信号検出回路１１は、第１図〜に示した垂直同
期信号を検出するものであり、具体的には第１３図のよ
うな回路で構成できる。第１３図において、１１−１は
４ビツトカウンタ、１１−３゜１１−６ｉｄＤ型フリツ
プフロツプゝ、１１−ｆｌＪ単安定マルチバイブレータ
、Ｒ１１−Ｊｒ　　ｃｌｌ・−１にその時定数を決定す
る抵抗及びコンデンサであり、第１図ｃ、ｄに示した垂
直同期信号部の長さ全検出して検出出力ｘｌ出力するも
のである。

垂直同期信号等化パルス信号側（財）回路１２は、第１
図に示した垂直同期信号及び等化パルス信号全検出し、
上記制御ブロック検出回路９及び水平同期信号検出回路
１３を制御する信号Ｙを出力するものであり、具体的に
は第１４図のような回路で構成できる。第１４図におい
て１２−１．１２−２はフリップフロップを構成するＮ
ＯＲゲート、１２−３に単安定マルチバイブレーク、Ｒ
４２−１＋０１２−１ｕその時定数を決定する抵抗及び
コンデンサである。

水平同期信号検出回路１３は第２図に示す水平同期信号
を検出するもので、具体的には第１６図に示すようにＯ
Ｒゲート１３−１、シフトレジスタ１３−２、その出力
の論理和をとるＯＲゲート１３−４と、インバータ１３
−３で構成することができ、ＯＲゲート１３−４から水
平同期信号検出出力Ｔが判定回路７、データ零検出回路
１４、水平同期信号幅検出回路１６、水平同期信号発生
回路８に供給さｆる。

次に上記実施例の動作を説明する。

入力端子ム、Ｂに印加さｎたデータ信号及び同期信号は
そｎぞｎデータ信号遅延回路１及び同期信号遅延回路２
に供給さｎて所定時間遅延さｎる。

一方データ信号Ｄ（ｄデータ信号開閉回路６のＮＯＲゲ
ート５−１にも供給さｎる。そしてＰＣＭ信号フォーマ
ット検出手段１４〜１６でＰＧＭ信号フォーマット通り
の信号であると判断さｒた場合には、そｎらの出力Ｎ、
　　Ｏ，Ｐがすべて”０”になり、ＯＲゲート６−２の
出力は°′０″になる。

このためＮＯＲゲート５−１が開き、データ信号りが出
力Ｑとして出力さｎる。Ｎ、　　Ｏ，Ｐのいずｎか１つ
でも“１”になるとＮＯＲゲート６−１が閉じ、データ
信号りは遮断さｎる。

このデータ信号開閉回路６の出力Ｑは、第８図に示すよ
うにデータ同期信号検出回路６のＤ型フリップフロッグ
６−１に供給さｎｌ　３個のＤ型フリップフロップ６−
１〜６−３とＮＯＲゲート６−４の働きにより、入力さ
ｎｆＣデータ信号信号中のデータ同期信号（”１０１０
　、）ｌ検出し、データ同期信号Ｒを出力する。

このデータ同期信号Ｒは、第９図に示すピント判定回路
７のＯＲゲート７−１に供給さｎ、水平同期信号検出回
路１４の出力する水平同期信号Ｔの立上りからデータ同
期信号Ｒが入力さｎるまでの期間ＮＯＲゲート７−５を
開き、クロック信号Ｈｉカウンター７−６〜７−１０へ
導くことにより、水平同期信号Ｔからデータ同期信号Ｒ
までの期間全カウントする。そのカウント結果ハ馬〜Ｕ
６の■信号に蓄積さｎている。なお、ξ信号は水平同期
信号Ｔからある期間後、即ち”１０１０”のデータ同期
信号が検出さｎるべき期間後に発生する信号で、上記カ
ウンタ７−６〜７−１０をリセットさせる信号である。

上記ピット判定回路７の出力信号Ｕは第１０図の水平同
期信号発生回路のＵ１〜Ｕ８へ供給さｎ、正規のＰＣＭ
フォーマットに対して水平同期信号が一１ビットずｎて
いる場合をＮＯＲゲート８−１によって正規の水平同期
信号の場合′ｊｋＮＯＲゲ−ト８−２によって、正規の
ＰＣＭフォーマットに対して水平同期信号が＋１ビツト
ずｎている場合を８−３によってそ几ぞｎ検出し、こ扛
らのＮＯＲゲート８−１〜８−３の出力が第９図に示讐
信号Ｓ全クロック信号としてフリップフロッグ８−４〜
８−６に蓄えらｎる。なお、信号Ｓはデータ同期信号Ｒ
印加時にゞ０”から１″になる信号である。

この動作を更に詳しく説明すると、例えば−１ビツトず
ｎている得９１．Ｎ　ＯＲゲート８−１の出力がＩｔ１
ツフとなり、ＮＯＲゲート８−２．８−３の出力は”Ｏ
”であるため、クリップフロップ８−４の出力ζが°゛
０”となり、トライステートゲート回路８−１０が開き
、工１がＪへ出力さｎる０当然この場合、フリップフロ
ップ８−６の出力Ｑ１フリップフロップ８−６の出力可
がｔｔ　１．　ｔｊであるため、トライステートゲート
回路８−１１．８−１２に閉じている。なお、トライス
テートゲート回路８−１０〜Ｂ−１３が閉じている゛と
いうことは、こｎらのトライステートゲート出力がフロ
ーティングラインになっていることを意味している。

−１ビツトずｎでいる場合、第６図で示したようにＮＯ
Ｒゲート４−１の入力信号Ｌ１が゛１パであるため、Ｍ
は０”、よってγはＪｌ＋となりトライステートゲート
回路８−１３は閉じている。

同様の動作に工ってＯビットずｎている場合（正しい場
合）にＵＩ２がＪへ出力さｎ１＋１ピツトナｎている場
合には工３がＪへ出力さｎる。ＮＯＲゲート８−７、Ｏ
Ｒゲート８−８はフリップフロップ８−４〜８−６のク
リア端子、プリセット端子へ印加する信号を発生させる
。

このようにして発生さｎた水平同期信号発生回路出力信
号Ｊ（ｄ、前述の第６図に示した同期信号遅延回路３の
Ｊへ印加さＢ、Ｄ型フリップフロップ３−１によって遅
延さｎ１信号にとして出力さｎる。この信号には第６図
のＡＮＤゲート４−３の一方の入力端に印加さｎる。一
方第１０図に示す信号Ｌ１ｊ　Ｌ２　ｒ　Ｌｓは第６図
に示すミューテインダ回路４のＮＯＲゲート４−１の入
力端に印加さ几る。ここｆｔａ１＋　ＩＩ２．　Ｌｓ　
Ｑ：）いずｎか１つが”　１　”　（７）とき、すなわ
ちデータと同期信号の関係が±１ビット以内でずｎるか
、または正しい場合、その出力Ｍは９゛０”となる。す
るとγは１″であり、ムＮＤゲート４−３が開いて信号
Ｋがその一１１信号Ｇとして出力さｎ１訂正さｎた、あ
るいは正しい水平同期信号がそのまま、信号Ｇとして出
力さｎる。もし、Ｌｌ、Ｌ２．Ｌｓが全て”Ｏ”の場合
、すなわち、データと同期信号の関係が±２ビット以上
ずｎている場合、Ｍが（（１２７、ｒ　カｔ（ｏ　ｌ’
　トｙす、信号Ｇは常に”Ｏ”となり、信号に全ミュー
ティングする。

第１１図に示す制御ブロック検出回路９のＯＲゲート９
−１には、データ信号発生回路１８からのデータ信号り
と、垂直同期信号、等化］（ルス信号制御回路１２から
の出力信号Ｙとが入力さｎ、制御ブロック内にＰＣＭフ
ォーマット規格で決めらｎて入っている？（＊　１ｏ　
ｏ　５２ピツトノぐターンをクロック信号Ｈに基づいて
フリップフロップ９−２〜９−５及びゲート回蕗９−ｅ
５〜９−８及びクリップフロップ９−９、ゲート回路９
−９により検出し、その”１１０ｏ”バメーンのく９返
えし全カウンタ９−１１で検出し、その出力を単安定マ
ルチバイブレータ９−１２へ入力し、出力信号Ｗ會得る
。

第１２図はデータブロック制御回路１０を示すものであ
り、前述の制御ブロック検出回路９の出力信号Ｗと後述
の垂直同期信号検出回路１１の出力Ｘとを入力とし、Ｎ
ＯＲゲート１．０−１．１０−２で構成さｎたクリップ
フロップを動作させる。

Ｖ１＋Ｖ２はＯＲゲート１ｏ−３の出力信号であり、垂
直同期信号入力時にＸが１”となり、ｖｌが１”、ｖ２
がｔゝ０”となる。この状態に信号Ｗが印加さ扛るまで
続き、第１０図に示す水平同期信号発生回路８が、ＰＣ
Ｍ信号中のＰＣＭデータ信号部においてのみ動作するよ
うにしたものである。

第１３図に示す垂直同期信号検出回路１１は、クロック
信号Ｈ及び入力端子Ｂに印加さｆる同期信号Ｂ（こ−ｒ
Ｌは同期信号発生回路１９の出力信号Ｘでもよい）を入
力として、第１図Ｃ２ｄに示す垂直同期信号の“０”期
間を計数することにより垂直同期信号の検出を行なって
いる。１１−１はゝＯ”期間カウンターでアリ、単安定
マルチバイブレータ１１−５、Ｄ型フリップフロップ回
路１１−６により、一度垂直同期信号を検出するとその
検出をゲート１１−７の出力で閉じるーよう構成してい
る。

第１４図に示す垂直同期信号、等化パルス信号制御回路
１２は前述の垂直同期信号検出回路１１の出力信号Ｘと
、データブロック制御回路９の出力信号と全入力として
、′上記信号Ｘ入力端一定時間信号Ｙを発生させるもの
である。

第１６図に示す水平同期信号検出回路１３は、前述の信
号Ｙと同期信号Ｘとを入力とするＯＲゲート１３−１の
出力信号をフリップフロップ１３−２へ印加し、水平同
期信号をクロック信号Ｈで計数処理し、水平同期信号検
出出力Ｔｆ発生するものである。なおデータブロック期
間は信号ＹがゝＯ”となり、計数を行なわない。

第１６図に示すデータ零検出回路１４は、水平同期信号
検出出力Ｔで単安定マルチバイブレータ１４−１を動作
させ、第２図に示すｍ１ピ・ノド位置まで単安定マルチ
バイブレータ１４−１から出力ζ全出力し、その期間、
データ信号２とクロック信号Ｈとにより、データが零で
ある時にはＯＲゲート１４−２の出力を”０”とし、Ｄ
型フリップフロップ１４−４の出力Ｑ’＆”Ｏ”とする
。その後、データ同期信号検出信号ξが第９図に示す判
定回路１７から印加さｎる。その結果、上記の如く、デ
ータが水平同期信号検出出力Ｔから判定回路出力まで零
であると、出力Ｐは′Ｏ”となり、もし、その期間にデ
ータが°゛１″になる部分があると、Ｄ型フリップフロ
ップ１４−４の出力ＱＵ″１”となり、出力Ｐは１″と
なる。

第１７図に示す水平同期信号幅検出回路１５は、単安定
マルチパイプレーク１５−１により、水平同期信号検出
出力Ｔが発生してから第２図にｊで示す期間まで単安定
マルチバイブレータバー１の出力Ｑを　Ｏにし、その期
間、同期信号！及びクロック信号ＨをＯＲゲート１６−
３、ＮＯＲゲ７Ｍ５−４に印加させる。上記Ｔがらｊ′
！での期間°ゝ０”であると、Ｄ型フリップフロップ１
６−６０Ｄ入力は１０”とｙＢ、信号ξが印加さｎてい
る間、出力ｏＨ”Ｏ”となる。

一方、もし、上記Ｔからｊまでの期間水平同期信号の幅
が足ｖｙ＜、”１”であると、Ｄ型クリップフロップ１
６−５のＤ入力は”１”とすり、出力０は′１”となる
。なお、ここではＴがらｊまでを水平同期信号の幅とし
て検串しているが、ｊエフも数ピ２ト短かく設定しても
実際には問題無い。

第１８図に示す連続ミューティングカウンタ回路１６は
、第６図に示すミューティング回路４がらの信号Ｍが”
１”として印加さｎた後、約１水平期間後に単安定マル
チバイブレータ１６−３の出力可ｆ　”Ｏ”にする。こ
ｎにより、次の水平期間では出力ＮがｔＯ”となる。し
たがってミューティング回路４からの出力Ｖがｕ　１Ｆ
）の期間が２回連続しても、信号Ｎは１回目の１水平期
間のみ゛（１”になるが次の１水平期間では０”になる
。

なお、上記実施例では水平同期信号とデータ同期信号の
間が±１ピットずｎているときに訂正を行ない、±２２
ピツト上ずｎたときにミューティング金かけるようにし
たが、たとえば第１０図に示すＮＯＲゲート８１〜８−
３の数を増やし、こｎに応じてＤ型フリップフロップ８
−４〜８−６の数を増やすなどすｎば、±２２ピツト上
ず１″した場合の訂正も容易に行なえる。このような回
路変更は稽業者にとって自明であるから、ここでの詳し
い説明は省略する。

また、上記実施例では６２６本ライうのＮＴＳＣ方式の
標準テレビジョン信号に準拠したＰＣＭ信号について説
明したが、６２６本ラインのＰＡＬ・ＢＥ（，４Ｍ方式
の標準テレビジョン信号に準拠したＰＣＭ信号について
も、同様に実施できることはいうまでもない。

以上のように本発明は実際に再生さｎたＰＣＭ信号中の
水平同期信号とデータ同期信号の間のビット数をカウン
トし、こｎがＰＣＭ信号フォーマットにおける正しいビ
ット数に対してどの程度ずｎているか全判定するように
したものであるから、たとえばこの判定結果を利用して
、水平同期信号とデータ同期信号の相対関係が正しいと
判定さｎた場合には再生さ′ｎた水平同期信号をそのま
ま信号処理系に伝送し、予め定めらｎた所定の範囲内で
誤っていると判定さｎた場合には誤った水平同期信号を
正しい水平同期信号に訂正して信号処理系に伝送し、さ
らに水平同期信号が予め定めらｎた所定の範囲以上誤っ
ている場合には、再生さｎた水平同期信号全体を遮断す
る等の制御が行なえ、ＰＧＭ信号再生時の雑音を確実に
除去するととができる。

【図面の簡単な説明】

第１図ａ〜ｄ、第２図ａ　−ｃはＰＣＭ信号１７）７オ
ーマツト全示す図、第３図は本発明の一実施例を示すブ
ロック図、第４図〜第１８図は第３図の各部の具体構成
を示すブロック図である。 １・・・・・・データ信号遅延回路、２，３・旧・・同
期信号遅延回路、４・・・・・・ミューティング回路、
５・・・・・・データ信号開閉回路、６・・・・・・デ
ータ同期信号検出回路、７・・・・・・判定回路、８・
・・・・・水平同期信号発生回路及びミューティング制
御信号発生回路、９・・・・・・１制（財）ブロック検
出回路、１ｏ・・・・・・データブロック制御回路、１
１・・・・・・垂直同期信号検出回路、１２・・・・・
・垂直同期信号、等化パルス信号制御回路、１３・・・
・・・水平同期信号検出回路、１４・・・・・・データ
零検出回路、１６・・・・・・水平同期信号幅検出回路
、１６・　・・・・・・連続ミューテインダカウンタ回
路、１７・・・・・・クロック再生回路、１８・・・・
・・データ信号発生血路、１９・・・・・・同期信号発
生回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名墨　
６　飄 ４ 第８図

Claims (1)

【特許請求の範囲】
1. 標準テレビジョン信号に準拠した実際に再生さｔたＰＣ
   Ｍ信号中の水平同期信号から上記実際に再生さｎたＰ　
   ’ＣＭ信号中のデータ同期信号までの期間クロック信号
   を入力するゲート手段と、上記クロック信号をカウント
   するカウンタと、上記カウンタがカウンＩｆ開始してか
   らＰＣＭ信号フォーマットにおける水平同期信号とデ−
   タ同期信号の間に相当する時間が経過した時に上記カウ
   ンタをリセットする手段とを備え、上記カウンタのリセ
   ット直前のカウント結果を利用して、上記実際に再生さ
   ｎたＰＣＭ信号中の水平同期信号からデータ同期信号ま
   でのビット数を判定するようにしｆＣ，Ｐ　ＯＭ録音再
   生装置のビット判定回路。