JPS5837823A - Ｐｃｍ録音再生装置の水平同期信号幅検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はビデオチーブレコーダ（以下ＶＴＲと呼ぶ）又
はその一部を利用して、−標準テレビジョン信号に準拠
したＰｄＭ信号を録音再生するＰＣＭ録音再生装置に用
いる水平同期信号幅検出回路に関し、実際に再生された
Ｐ（、ｖｌ信号中の水平同期信号の幅が、予め定められ
たフォーマットの幅と一致しているかどうかを検出する
ようにしたものである。

・　通常、ＰＣＭ録音再生装置においては、ＶＴｆｌま
たはＶＴＲの一部を利用して、標準テレビジョン信号に
準拠したＰＣＭ信号を録音再生するようにしている。

このよりなＰＯＭ録音再生装置においては、記録媒体で
あるＶＴｋＬ用テープの謳やほこりの付着によってドロ
ップアウトが生じ、瞑った信号が再生されるという問題
がある。この誤った信号が再生されたデ〜り信号中に生
じた場合、それがある確率の範囲内の誤シであれば、周
知の誤９訂正符号により、完全に訂正することができる
から、実用上問題はない。ところが、誤った信号が同期
信号の部分に発生すると、これを訂正する手段が全くな
いため、ＰＣＭ信号処理系の各回路の同期がとれなくな
り、雑音を発生するという問題がある。

すなわち、この種のＰＣＭ録音再生装置においては、記
録時にインターリーブという操作によりデータの時間的
並び換えを行ない、再生時にデ・インターリーブという
操作によりデータを元の信号配列に戻す処理を行なうよ
うにしているが、水平開゛期信号が乱れると、水平向Ｉ
ＪＡ信号とＰＣＭデータ信号との間の時間関係が乱れ、
本来２４６水モ信号期間存在する筈のデータ信号がその
期間正しく再生処理されなくなってしまい、その結果、
デ・インターリーブ時及びデータ誤り訂正時に大きな雑
音を発生するという問題がある。

本発明はこのような問題を解決するために、実原に再生
された水平同期信号の幅がフォーマットで決められた幅
に一致するが否かを検出し、一致するときと、しないと
きとで互に異なる論理出方を発生し、この論理出力をＰ
ＣＭ信号の再生処理９制御信号として用いるようにし＆
ＰＣＭ録音再−生装置の水平同期信号幅構出回路を提供
するものである。

以下、本発明の一実施例を図面とともに説明する。　　
・ ＰＣＭエンコーダ・デコータファイルＫ　示すｈ　ｆｔ
−ＰＣＭ信号フォーマットについて第１図１ｗ、２図と
ともに説明する。

第１図ａは奇数フィールド、第１図すは偶数フィールド
の信号配列を示すものであり、それぞれｓｆ（（Ｍは１
水平信号期間）の垂直同期信号と、その前後３Ｈづつの
等化パルス信号と、１Ｈの制御ブロックと、２４６Ｈの
データブロックとを備えており、第１図ａの奇数フィー
ルドの場合にはＰＣＭデ；り信号の終端から７．５Ｊ（
経過後に、また第１図すの偶数フィールドの場合にはＰ
ＣＭデータ信号の終端から飛経過後に、それぞれ等化パ
ルス信号が現われる。第１図ｃ、ｄはそれぞれ第１図ａ
、ｂの垂直同信号、等化パルス信号の詳細を示−したも
のである。

一方、第２図ａはＰＣＭ信号フォーマットの水平信号部
のビット単位の信号配列を示すものであり、４ビツトの
白基準信号のあとに５ビツトあけて１３ピツ＋の水平同
期信号が１己置され、その後１３ビツトあけて、４ビツ
ト（’１０１０”）のデータ同期信号が配置され、ここ
から１２８ビツトのＰＣＭデータ信号が配置され、さら
に１ビツトあけて次の白基準信号が配置されている。し
たがって第２図ａにも示すように１水平信号区間は１６
８ビツトで構成されている。

第２図す、ｃは、それぞれ第２図ａに示すＰＣＭ（Ｎ号
’ｔ−レベルにでスライスして得たデータ信号と、レベ
ル１でスライスして傅た同期信号を示すものである。な
お、データ信号とはデータ同期信号とＰＣＭデータ信号
を含むものとする。

第３図は本発明を用いた一実施例の全体構成を示し、第
４図〜第１８図は第３図の各ブロックの具体構成を示す
ものである。以下第３図〜第１８図にそってこの実施例
の構成を説明する。

第３図において、Ａは第２図すに示したデータ信号の印
加される入力端子、Ｂは第２図Ｃに示した同期信号の印
刀目される入力端子、Ｃはマスタークロック信号の入力
端子である。１７は入力端子Ａに印加されたデータ信号
と入力端子Ｃに印加されたマスタークロック信号とに基
づいてＰＣＭ信号打抜き用のクロック信号Ｈを発生する
クロック信号発生回路である。１８はクロック信号Ｈに
よって入力端十人に印加されたデータ信号を打抜きディ
ジタル化されたデータ信号りを発生するデータ信号発生
回路、１９はクロック信号Ｈによって入力端子Ｂに印加
された同期信号を打抜き、ディジタル化され念同期信号
Ｅを発生する同期信号発生回路である。

データ信号遅延回路１は、データ信号りとクロック信号
Ｈを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Ｆを介して後段のデ
ィジタル信号処理部（図示せず）へ導かれる。このデー
タ信号遅延回路１は第４図に示すように、縦続接続され
た８ビツトのシフトレジスタ１−１　、１−２　、１−
３　、１−４で構成することができ、各シフトレジスタ
１−１〜１−４のクロック端子ＣＫにクロック信号Ｈを
印加することによシ、データ信号ｐを所定ビット遅延さ
せる。

同期信号遅延回路２は、同期信号Ｅとクロック信号Ｈを
入力とし、同期信号Ｅを所定ビット遅延させるものであ
り、その出力信号Ｉは後述する水平同期信号発生回′Ｎ
！８に供給される。同期信号遅延回路３は、水平同期信
号発生回路８の出力信号Ｊとクロック信号Ｈに基づいて
、水平同期信号発生回路８の出力信号Ｉを所定ピット遅
延させるものである。

こ扛らの同期信号遅延回路２，３は第５図に示すように
、８ピツトのシフトレジスタ２−１．２−２．２−３と
Ｄ型７リツグフロツグ２−４．３−１を縦続接続したも
ので構成あｎ１各シフトレジスタ２−１〜２−３、Ｌ）
型７リツグフロツグ２−４゜３−１のクロック端子ＧＫ
にクロック信号Ｈを供給し、シフトレジスタ２−１の、
ＡＢ入力端子に同期信号Ｅを供給することにより、Ｄ型
７リツグフロツグ２−４．３−１の図示の端子から出力
信号１（Ｉ、とＩ２とＩ３）と出力信号にを出力するも
のである。なお、この実施例では２つの同期信号遅延回
路２，３を用いているが、これら全体でひとデータ信号
遅延回路１と同期信号遅延回路２．３の遅延段数を等し
くシ、これらで後述する水平同期信号の誤り訂正に必要
な時間だけデータ信号と同期信号を遅延させればよい。

ミューティング制御回路４は、水平同期信号発生回路８
の出力信号Ｉを同期信号遅延側４３を介して、得念水平
同期信号Ｋを入力とし、水平同期信号発生回路（後述す
るようにミューティング制御信号発生回路としての機能
も含まれている）８の出力するミューティング制御信−
ＩＬに基づいて上記入力信号Ｋを断続制御するものであ
り、その出力信号は出力端子Ｇを介して後段のディジタ
ル信号処理部へ導かれ、前述の出力端子Ｆからのデータ
信号の再生処理に使用される。このミューティング回路
４は、水平同期信号の位置がデータ信号との相対関係に
おいて正規の位置から著しく変化している場合に、この
誤った水平同期信号を遮断してディジタル信号処理部へ
伝送されないように制御し、それ以外のときには正しい
、あるいは正しく訂正された水平同期信号をディジタル
信号処理部へ伝送するように制御するものである。

このミューティング回路４は、第６図に示すように、水
平同期信号発生回路８の出力信号Ｌ（Ｌｌ。

Ｌ２．Ｌ３）を入力とするＮＯＲゲート４−１と、その
出力を反転するインバータ４−２と、同期信号遅延回路
３の出力する同期信号にとインバータ４−２の出力信号
を入力とするＡＩｔＤゲート４−３とで襦成さ扛ており
、６各ゲート４−１．４−２゜４−３から出力信号Ｇ、
Ｊ、Ｍが出力される。

データ信号開閉回路５は、データ零検出回路１４の中力
信号Ｐ、水平同期信号幅検出回路１６の出力信号０．連
続ミューティングカウンタ回路１６の出力信号Ｎにより
、データ信号りを開閉制御するものである。具体的には
第７図に示すようにＮＯＲゲート５−１と、ＯＲゲート
５−２とで構成され、上記出力信号Ｐ、Ｏ，Ｎのいずｎ
か１つでも満足しないとＮＯＲゲート５〜１が開かず、
データ信号りを通過させないように制御する。いいかえ
れば１．第２図ａ、ｂ、ｃから明らかなように正しいＰ
ＣＭ信号フォーマット通りであれば水平同期信号幅（ｉ
−ｊの区間）が１３ビツト、その始端ｉ゛とデータ同期
信号までの区間のデータはすべて零であるから、これを
水平同期信号幅検出回路１５、データ零検出回路１４で
検出し、これらがフォーマット通りであればデータ信号
開閉回Ｎｒを開いてデータ信号りを通過させ、正しくな
いときには遮断することによシ、後段でのデータ同期信
号の検出を行なうかどうかをゲート制御するものである
。なお、連続ミューティングカウンタ回＠１６は、ミュ
ーティング回ｗｒ４からの信号Ｍに基づき、連続してデ
ータ信号開閉回路５がデータ信号りを遮断しないよう、
データ信号開閉回路６を開くように制御するためのもの
である。

上記データ零検出回路１４．水平同期信号幅検出回路１
６．連続ミューティングカウンタ回路１６は、入力され
たデータ信号および同期信号に基づいて、入力されたＰ
ＣＭ信号がＰＣＭ信号フォーマット通りであるか否かを
検出するＰＣＭ信号フォーマット検出手段を構成してお
り、上記各回路１４．１５．１６はそれぞれ第１６図、
第１７１閑。

第１８図のような回路で構成できる。

第１６図において、１４−１は単安定マルチバイブレー
タ、Ｒ１４−１ｔ　　１４−１はその時定数を決める抵
抗及びコンデ／す、１４−２．１４−３はＯＲゲート及
びＮＯＲゲーデー１４−４はＤ型フリップ７０ツブ、１
４−５．１４−６はフリップ７０ツブを構成するＮ０ｆ
ｔゲートである。

第１７図において、１５−１は単安定マルチバイブレー
タ、Ｒ１５−１ｔ　０１５−１はその時定数を決定する
抵抗及びコンデンサ、１５−２はインバータ、１５−３
．１５−４はＯＲゲート及びＮＯＲゲート、１６〜６は
Ｄ型フリップ７０ツブ、１６−６．１５７７は７リノグ
７０ツグを構成するＮＯＲゲートである。

第１８図において、１６−１はＡＮＤゲート、１６−２
　、１６−３は単安定４ルチバイプレーク、ＣＲＣ １６−１１１６−１・　１６−２・　１６−２はその時
定数を決める抵抗及びコンデンサである。

データ同期信号検出回路ａ（＃３図）は、デー信号（”
１０１０”）を検出するものであり、具体的には第８図
に示すようにＤ型フリノグフロッグ［ｏ］Ｍ６−１〜ｅ
−７と１’（ＯＲゲー）６−４で構成することができる
。

水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路７は、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出力する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（１−ｗｍまたは
１〜ｍ）が正しいピット数であるか否か、誤っている場
合にはどの程度誤っているかを判定するものであシ、具
体的には第９図のような回路で構成できる。

第９図において、７−１はＯＲゲート、７−２゜７−３
はフリップ７０ツブを構成するＮＯＲゲート、７〜４は
単安定マルチバイブレータｔ　Ｒ７，１＊Ｃ７，１はそ
の時定数を決める抵抗及びコンデンサ、７−６はＮＯＲ
ゲート、７−６〜７−１０はＤ型フリップ７０ツブであ
る。これらのり、型フリップ７０ツブ７−６〜７−１０
はカウンタを構成しておりＵ１〜Ｕ８からカウント結果
が出力され、これが水平同期信号発生回路８に伝送さｎ
る。

水平同期信号発生回路８は、判定回路７での判定結果に
基づいて、正しいときには正しいままの水平同期信号Ｉ
を発生し、誤っている牛きには１ｆＥ−しく訂正した水
平同期信号Ｉを発生する水平同期信号発生回路であり、
訂正可能な範囲を＋１ビツトとした場合には第１０図の
ような回路です成で゛きる。なお、前述のようにこの実
施例において水平同期信号発生回路管はミューティング
利岬信号Ｌ（Ｌｌ、Ｌ２．Ｌ３）を発生する機能も９ｍ
えている。

第１０図において、８−１　、８−２　、８−３は、判
定回路７からの信号Ｕ（Ｕ１〜Ｕ８）を入力とし、それ
ぞれ水平同期信号が正しい位置から＋１ビツトずれてい
るとき、正しいとき（０ピツトずれているとき）、−１
ビツトずれているときを検出するｉ（ＯＲゲート、８−
４〜８−６はＤ型フリノフ゛フロッグフロップｓ−７，
８−ａはＮＯＲゲート及びＯＲゲー）、８−９は単安定
マルチノくイブレータ、Ｒ８−１９０８−１はその時定
数を決める抵抗及びコンデンサ、８−１０〜８−１３は
トライステートゲート回路、８−１４はインノ（−夕回
路である。

制御ブロック検出回路９は、クロック信号Ｈとデータ信
号りと後述する矯直同期信号等化）（ルス信号・制御回
路１２の出力Ｙを入力として、第１図に示した制御ブロ
ックを検出するものであり、具体的には第１１図のよう
な回路で構成できる。第１１図において、９−２〜９−
５．９−９はｐ型７リツプフロツグ、９−１１は４ビツ
トイフトレジスタ、９−１２は単安定マルテノ；イブレ
ータ、Ｒ９−１＄０９−１はその時定数を決定する抵抗
及びコンデンサ、９−１はＯＲゲー）、、９−６．９＝
７はエクスクル−シブＯＲゲート、９−８はＮＯＲゲー
トである。

データブロック制御回路１０は、上記制御フ゛ロック検
出回路９の出力Ｗと、クロック信号Ｈと、垂直同期信号
検出回路１１からの垂直同期信号Ｘを入力として、前述
の水平同期信号発生回路８の制御信号■及び制御回路１
２の肌ｊ＃信号Ｚを出力するものであり、第１２図のよ
うに、フリソプフ０７プヲ信成するＩＭ’　（Ｊ　Ｒゲ
ー）１０−１．１０−２と、Ｏｆｔｆｔゲル０−３と、
インバ〜り１〇−４と、Ｄ型フリップ７０ツブ１０〜６
で構成できる。

上記１１ＪＸ］ブロック検出回路９とデータブロック制
御回路１ｏは、訂正処理する水平同期信号が第１図に示
したデータブロックの箔号のみであるからデータブ５ツ
クにおいてのみ水平同期信号の訂正処理を行ない、その
他の期間では訂正処理を行なわないようにすることによ
って、誤動作を防止するために設けたものである。

垂直同期信号検出回路１１は、第１図に示した垂直同期
信号を検出するものであり、具体的には第１３図のよう
な回路で構成できる。第１３図において、１１−１は４
ビツトカウンタ、１１−３゜１１−６はＤ型フリップ７
０ツブ、１１−６は単安定マルチバイブレータ、Ｒ１１
−１９１１−１はその時定数を決定する抵抗及びコンデ
ンサであり、出して検出出力を出力するものである。

垂直同期信号等化パルス信号制御回路１２は、第１図に
示した垂直同期信号及び等比パルス信号を検出し、上記
ｌ！＋１　ｒｌブロック検出回路９及び水平開ＪＪＡ信
号検出回路１３を制御する信号Ｙｉ高出力るものであり
、具体的には第１４図のような回路で構成できる。・第
１４図において１２−１．１２−２はフリラグフロッグ
を構成するＮＯＲゲート１２−３は単安定マルチバイブ
レータ、Ｒ１２−１１ＣＩ２−１はその時定数を決定す
る抵抗及びコンデンサである。

水平同期信号検出回路１３は第２図に示す水平同期信号
を検出するもので、具体的には第１５図に示すようにＯ
Ｒゲート１３−１、シフトレジスタ１３−２、その出力
の論理和をとるＯＲゲート１３−４と、インバータ１３
−３で構成することができ、ＯＲゲー）１３−４から水
平同期信号検出出力Ｔが判定回路７、データ零検出回路
１４、水平同期信号幅検出口ｗ！ｒ１５．水干同勘信号
発生回路８に供給さ扛る。

次に上記実施例の動作を説明する。

入力端子Ａ、Ｈに印加されたデータ信号及び同期信号は
それぞれデータ信号遅延回路１及び同期信号遅延回路２
に供給されて所定時間遅延さ扛る。

一方データ信号りはデータ信号開閉回路５のＮＯＲゲー
ト６−１にも供給される。そしてＰＣＭ信号フォーマッ
ト検出手段１４〜１６でＰＣＭ信号フォーマット通りの
信号であると判断された場合には、それらの出力Ｎ、Ｏ
，Ｐがすべてｏ”になり、ＯＲゲート６−２の出力は”
ｏ″になるこのためＮＯＲゲート６−１が開き、データ
信号りが出力Ｑとして出力される。Ｎ、（＞、Ｐのいず
ｎか１つでも１″になるとＮＯＲゲート６−１が閉じ、
データ信号開閉回路５の出力Ｑは、第８図に示すように
デニタ同期信号検出回路６のＤ型フリップフワノプ６−
１に供給され、３個のＤ型７リツプフロソプ６−１〜６
−３とｒＪ　ＯＲゲート６−４の働きにより、入力され
たデータ信号Ｑの中のデータ同期信号（”１０１０”）
を検出踵データ同期信号ａを出力する。

このデータ同期信号Ｒは、第９図に示す判定回路７のＯ
Ｒゲート７−１に供給され、水平同期信号検出回路１４
の出力する水平同期信号′ｆの立上りからデータ同期信
号Ｒが入力されるまでの期間ＮＯＲゲート７−６を開き
、クロック信号Ｈをカウンター７−６〜７−１０へ導く
ことにより、水平同期信号Ｔからデータ同期信号Ｈまで
の期間をカウントする。そのカウント結果はσ１〜Ｕ８
のＵ信号に蓄積されている。なお、ξ信号は水平同期信
号Ｔからあ・る期間後、即ち°１０１ｏ”のデータ同期
信号が検出されるべき期間後に発生する信号で、上記カ
ウンタ７−６〜７−１０’ｉリセツトさせる信号である
。

上記ビット判定回路７の出力信号σは第１０図の水平同
期信号発生回路のＵ１〜Ｕ８へ供給され、正規のＰＣｍ
７オーマツトに対して水平同期信号が一１ビットずれて
いる場合−１ＮＯＲゲート８−１によって正規の水平同
期信号の場合をＮｏｎ（ゲ−）８−２によって、正規の
ＰＣＭ７オーマット１　　　　　Ｋ対して水平同期信号
が＋１ビツトずｒている場合を８−３によってそれぞれ
検出し、これらのＮＯＲゲート８〜１〜８−３の出力が
第９図に示す信号Ｓをクロック信号としてノリツブフロ
ップ、８−４〜８−６に蓄えられる。なお、信号Ｓはデ
ータ同期信号ＲＦＩ］’）ＪＤ時に°０″から１°′に
なる信号である。　　　　　・ この動作を更に詳しく説明すると、例えば−１ピツトず
れている場合、ＮＯＲゲート８−１の出力が１°″とな
り、ＮＯＲゲート８−２　、８−３の出力”１”である
ため、フリップ７０ッグ８−４の出力Ｑが”ｏ”となり
、トライステートゲート回路８−１０が１用き、■、が
Ｉへ出力さｎる。

当然この場合、ノリツブフロップ８〜５の出力Ｑ７リノ
グフロノプ８−６の出力Ｑが１″であるため、トライス
テートゲート回ｗ！８−１１１８−６２は閉じている。

なお、トライステートゲート回路８−１０〜８−１３が
閉じているということは、これらのトライステートゲー
ト出力が７０−ティングラインになっていることを意味
している１゜の入力信号Ｌ１　が°１″′であるため、
Ｍは°ｏＩＩよってｒは１．″となりトライステートゲ
ート回路８−１３は閉じている。同様の動作によって０
ピツトずれている場合（正しい場合）には工、が■へ出
力され、＋ビットずｎでいる場合には工。

がエヘ出力さｎる。Ｎ０ｆｔゲート８−７、ＯＲグー）
８−８はフリップフロップ８−４〜ｓ−ａのクリア端子
、プリセット端子へ印加する信号を発生させる。

このようにして発生された水平同期信号発生回路出力信
号Ｉは、前述の第６図に示した同期信号遅延回路３の１
へ印加さ３．Ｄ型フリソゲフロップ３−１によって遅延
され、信号にとして出力される。この信号には第６図の
ＡＮＬ）ゲート４−３の一方の入力端に印加される。一
方策１ｏ図に示す信号Ｌ１．Ｌ２．Ｌ３は第６図に示す
ミューティング回路４のＮｏｔ（グ〜ト４−１の入力端
に印加される。ここでＬｌ、Ｌ２．Ｌ３・のいずれか１
つが°°１°。

のとき、すなわちデータと同期１百号の関係が±１１ピ
ツト内でずれるか、または正しい場合、その出力Ｍは°
０”となる。するとｒは°１”であり、ＡｒＪＤゲート
４−３が開いて信号Ｋがそのまま信号Ｇとして出力され
、訂正された、りるいは正しい水平同期信号がそのまま
、信号Ｇとして出力される。もり、Ｌｌ、Ｌ２．Ｌ３が
全て°Ｏ”の場合、すなわち、データと同期信号のＩＡ
係が±２２ピツト上ずれている場合、Ｍがｇ　、、　＋
＋　、！がＯ”となシ、信号Ｇは常に０”となり、信号
Ｋをミューティングする。

第１１図に示す制御ブロック検ｌ１４１１回路９の０１
（ゲート９−１には２、データ信号発生回路１８からの
データ信号りと、世直同期信号１等化〕（ルス信号制御
回路１２からの出力信号Ｙとが入力され、制御ブロック
内にＰＣＭフォーマット規格で決められて入っている。

１１００”ピノトノくターンをクロック信号Ｈに基づい
てフリツＡ７０ノグ９−２〜９−６及びゲート回路９−
６〜９−８及び７リツプフロツグ９−９．ゲート回路９
−９により検出踵その”１１００°′パターンのくり返
えしをカウンタ９−１１で検出し、その出力ヲ巣安定マ
ルチバイブレータ９−１２へ入力し、出力信号Ｗを得る
。

第１２図はデータブロック制御回路１０を示すものであ
り、前述の制御ブロック検出回路９の出力信号Ｗと後述
の垂直同期信号検出回路１１の出力Ｘとを入力とし、Ｎ
ＯＲＯＲグー０−１．１０−２で構成されたノリツブフ
ロップを動作させる。

ｖｌ、ｖ２はＯＲケ−）　１０−３＋７）ＩＪｌｊ力信
号であり、垂直同期信号入力時にＸが”１°″となり、
Ｖｌが°１”、ｖ２が°０”となる。この状態は信号Ｗ
が印加されるまでｄき、４１０図に示す水平同期信号発
生回路８が、ＰＣＭ信号中のＰＣＮ１データ１５号部に
おいてのみ動作するようにしたものである。

第１３図に示す垂直同期信号検出口ｗ５１１は、クロッ
ク信号Ｈ及び入力端子Ｂ　Ｋ印加される同期信号Ｂ（こ
れは同期信号発生回路１９の出力信号でもよい）を入力
として、第１図ｃ、ｄに示す垂直同期信号の°０”期間
を計数することにより垂直同期信号の検出を行なってい
る。１１−１は“０”期間カウンターであり、単安定マ
ルチバイブレータ１１−５、Ｄ型フリップ７０ツブ回ｗ
５１１−６により、一度垂直同期信号を検出するとその
検出をゲート１１−７の出力で閉じるよう摺成している
。。

第１４図に赤す垂直同期信号、等比パルス信号制御回路
１２は前述の垂直同期信号検出回ｗ５１１の出力信号Ｘ
と、データブロック制御回Ｎｒ９の出力信号とを入力と
して、上記信号Ｘ入力端一定時間信号Ｙを発生させるも
のである。

第１６図に示す水平同期信号検出回路１３は、前述の信
号Ｙと同期信号　とを入力とするＯＨゲ−）１３−１の
出力信号を７リツプフロツグ１３−２へ印加し、水平同
期信号をクロック信号Ｈで計数処理し、水平同期信号検
出出力Ｔを発生するものである。なおデータブロック期
間は信号Ｙが”０”となり、計数を行なわない。

第１６図に示すデータ苓検出回路１４は、水平同期１８
号恢出出力Ｔで単女定マルチバイブレータ１４−１を動
作させ、第２図に示すｍ１ビット位置まで単安定マルチ
バイブレータ１４−１から出力Ｑを出力し、その期間、
データ信号Ｅとクロック信号Ｈとにより、データが零で
ある時にはＯＲゲート１４−２の出力を＠ｏ”とし、Ｄ
型フリノグフロップ１４−４の出力Ｑを′０”とする。

その後、データ同期信号検出信号ξが第９図に示す判定
回路１７から印加される。その結果、上記の如く、デー
タが水平同期信号検出出力Ｔがら判定回路出力まで苓で
あると、出力Ｐは”０°″となり、も踵その期間にデー
タが°１”になる部分があると、Ｄ型フリップ７０ツブ
１４−４の出力Ｑは゛”１”となシ、出力Ｐは°１°″
となる。

第１７図に示す水平同期信号幅検出回路１５は、単安定
マルチバイブレータ１５−１により、水平同期信号検出
出力Ｔが発生してから第２図にｊで示す期間まですなわ
ち第２図のｉ　−ｙ　ｊの期間単安定マルチバイブレー
タバー１の出力Ｑを′°０°′にし、その期間、同期信
号Ｅ及びクロック信号ＨをＯＨゲート１５−３、ＮＯＲ
ゲー）１５−４に印加させる。上記ｉからｊまでの期間
″ｏ″であると、Ｄ型フリッグ７０ツブ１６−５のＤ入
力は“０”となり、信号ξが印加されている間、出力０
は”０°″となる。

一方、もし、上記ｌからｊｉでの期間水平同期信号の幅
が足りなく、””であると、Ｄ型フリップ７０ツブ１６
−５のＤ入力は”１”となり、出力０は”１”となる。

なお、ここではｉから１までを水平同期信号の幅として
検出しているが、ｊよりも数ピット短かく設定しても実
際には問題無い。

第１８図に示す連続ミューティングカウンタ回路１６は
、第６図に収すミューティング回路４からの信号Ｍが”
１．”として印加された後、約１水平期間後に単安定マ
ルチバイブレータ１６−３の出力Ｑを”０″にする。こ
れにより、次の水平期間では出力Ｎが０″となる。した
がってミー−７４７７回路４からの出力Ｍが′１″′の
期間が２回連続しても、信号Ｎは１回目の１水平期間の
み１”になるが次の１水平期間では”０”になる。

なお、上記実施例では水平同期信号とデータ同期信号の
間が±１ビットずれているときに訂正を行ない、±２ビ
ット以上ずれたときにミューティングをかけるようにし
たが、たとえば第１０図に示すＮＯＲＯＲゲルト８１〜
３の＆ｌ−増やし、こｎに応じてＤ型フリソゲフロップ
８−４〜８−６のｄｔ増やすなどすれば、±２ビット以
上ずｎた揚台の訂正も容易に行なえる。このような回路
変更は当業者にとって自明であるから、ここでの詳しい
説明は省略する。

また、上記実施例では６２６本ラインのＮＴＳＣ方式の
標準テレビジョン信号に準拠したＰＣＭ信号について説
明したが、６２６本ラインのＰＡＬ・５ＥＣＡＮ方式の
標準テレビジョン信号に準拠したＰＣＭ信号についても
、同様に実施できることはいうまでもない。

以上のように本発明は実際に再生さｆＬｆｃＰＣＭ信号
中の水平同期信号の幅がＰＣＭ信号フォーマットにおけ
る幅に一致するかどうかを検出し、一致するときとしな
いときとで互に異なる論理出ヵ全発生するようにしたも
のであるから、この論理出力をＰＣＭ信号の再生処理系
における市１ｊ御信づ′として用いることにより、水平
同期信号の乱れによる雑音の発生等を確実に防止するこ
とができる。

【図面の簡単な説明】

第１図ａ−ｄ、第２図ａ　”−ＣはＰＣＭ信号のフォー
マントを示す図、第３図は本発明の一実施１クリを示す
ブロック図、第４図〜第１８図は−・第３図の各部の具
体構成を示すブロック図である。 １・・・・・・データ信号遅延回路、２，３・・・・・
・回期信号遅延回路、４・・・・・・ミューティング回
路、５・・・・・・データ信号開閉回路、６・・・・・
データ同期信号検出Ｉ！１′！Ｊ路、７・・・・・判定
回路、８・・・・・水平同期信号発生回路及びミューテ
ィング制御信号発生回路、９−・・・・制御ブロック検
出回路、１０・・・・・・データブロック制御回路、１
１・・・・・・垂直同Ｊυ］信号検出回路、１２・・・
・・・垂直回期信す、等化パルス信号制御回路、１３・
・・・・水平同期信号検出回路、１４・・・・・　デ〜
り零検出回路、１５・・・・・・水平同期信号幅検出回
路、１６・・・・・連続り再生回路、１８・・°・・デ
ータ信号発生回路、１９・・・・・同期信号発生回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１６
ｔｉ！ ４ ヒーーーーーーー〜−Ｊ 第　８５１Ｉ

Claims (1)

【特許請求の範囲】
1. 標準テレビジョン信号に準拠した実際に再生されたＰＣ
   Ｍ信号中の同期信号、水平同期信号と、クロック信号と
   を入力とし、上記実際に再生されたＰＣＭ信号中の水平
   同期信号の立下り時から、ＰＣＭ信号フォーマットにお
   ける水平同期信号幅に相当する期間が経過するまで、上
   記実際に再生された水平同期信号の論理レベルが′０”
   であるか否かを検出し、上記期間におけるすべての論理
   レベルが′Ｏ″であるときの・）所定の論理出力を発生
   する論理回路を備えたＰＣＭ録音再生装置の水平同期信
   号幅検出＠路。