JPS5837820A - Pcm録音再生装置の連続ミュ−ティングカウンタ回路 - Google Patents
Pcm録音再生装置の連続ミュ−ティングカウンタ回路Info
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- JPS5837820A JPS5837820A JP5887982A JP5887982A JPS5837820A JP S5837820 A JPS5837820 A JP S5837820A JP 5887982 A JP5887982 A JP 5887982A JP 5887982 A JP5887982 A JP 5887982A JP S5837820 A JPS5837820 A JP S5837820A
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- circuit
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- output
- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/22—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビデオチープレコーグ(以下VTR,!:呼ぶ
)又はその一部を利用して、標準テレビジョン信号に準
拠したPOM信号を録音再生するPCM録音再生装置に
用いる連続ミー−ティングカウンタ回路に関し、PCM
信号中の水平同期信号とデータ信号とが予め定められた
ピット数以上ずれているときにミューティング用の信号
を発生し、この信号によってPCM信号再生糸を開部制
御するようにするとともに、上記水平同期信号とデータ
信号の間が予め定められたピント以上ずれた状態が2回
以上連続した場合、1回目の水平期間のみミューティン
グ用の信号を発生することにより、PCM信号再生系が
連続的に開閉されるのを防止するようにしたものである
。
)又はその一部を利用して、標準テレビジョン信号に準
拠したPOM信号を録音再生するPCM録音再生装置に
用いる連続ミー−ティングカウンタ回路に関し、PCM
信号中の水平同期信号とデータ信号とが予め定められた
ピット数以上ずれているときにミューティング用の信号
を発生し、この信号によってPCM信号再生糸を開部制
御するようにするとともに、上記水平同期信号とデータ
信号の間が予め定められたピント以上ずれた状態が2回
以上連続した場合、1回目の水平期間のみミューティン
グ用の信号を発生することにより、PCM信号再生系が
連続的に開閉されるのを防止するようにしたものである
。
以下、本発明の一実施例を図面とともに説明する。
まず、日本電子機械工業会で決められた民生用PCMエ
ンコーダ・デコータファイルに示されたPCM信号フォ
ーマントについて第1図、第2図とともに説明する。
ンコーダ・デコータファイルに示されたPCM信号フォ
ーマントについて第1図、第2図とともに説明する。
第1図ILは奇数フィールド、第1図すは偶数フィール
ドの信号配列を示すものであり、それぞれ3H(Hに1
水平信号期間)の垂直同期信号と、その前後3Hづつの
等化パルス信号と、1Hの制御ブロックと、245Hの
データブロックとを備えており、第1図aの奇数フィー
ルドの場合にはPCMデータ信号の終端から−t s
H経過後に、また第1図すの偶数フィールドの場合には
PCMデータ信号の終端から7H経過後に、それぞれ等
化パルス信号が現れる。第1図c、dはそれぞれ第1図
a、bの垂直同期信号、等化パルス信号の詳細を示した
ものである。
ドの信号配列を示すものであり、それぞれ3H(Hに1
水平信号期間)の垂直同期信号と、その前後3Hづつの
等化パルス信号と、1Hの制御ブロックと、245Hの
データブロックとを備えており、第1図aの奇数フィー
ルドの場合にはPCMデータ信号の終端から−t s
H経過後に、また第1図すの偶数フィールドの場合には
PCMデータ信号の終端から7H経過後に、それぞれ等
化パルス信号が現れる。第1図c、dはそれぞれ第1図
a、bの垂直同期信号、等化パルス信号の詳細を示した
ものである。
一方、第2図aはPGM信号フォーマットの水平信号部
のビット単位の信号配列を示すものであり、4・ビット
の白基準信号のあとに6ピノトあけて13ビツトの水平
同期信号が配置され、その後13ビツトあけて、4ビツ
ト(“101e)”)のデータ同期信号が配置され、こ
こから128ビツトのPCMデータ信号が配置され、さ
らに1ピツ、トあけて次の白基準信号が配置されている
。したがって第2図aにも示すように1水平信号区間は
168ビツトで構成されている。
のビット単位の信号配列を示すものであり、4・ビット
の白基準信号のあとに6ピノトあけて13ビツトの水平
同期信号が配置され、その後13ビツトあけて、4ビツ
ト(“101e)”)のデータ同期信号が配置され、こ
こから128ビツトのPCMデータ信号が配置され、さ
らに1ピツ、トあけて次の白基準信号が配置されている
。したがって第2図aにも示すように1水平信号区間は
168ビツトで構成されている。
第2図す、cは、それぞれ第2図aに示すPCjM信号
をレベルにでスライスして得たテ゛−タ信号と、レベル
lでスライスして得た同期信号を示すものである。なお
、データ信号とはデ−タ同期信号とPCMデータ信号を
含むものとする。
をレベルにでスライスして得たテ゛−タ信号と、レベル
lでスライスして得た同期信号を示すものである。なお
、データ信号とはデ−タ同期信号とPCMデータ信号を
含むものとする。
第3図は本発明を用いた一実施例の全体構成を示し、第
4図〜第18図は第3図の各グロックの具体構成を示す
ものである。以下第3図〜第18図にそってこの実施例
の構成を説明する。
4図〜第18図は第3図の各グロックの具体構成を示す
ものである。以下第3図〜第18図にそってこの実施例
の構成を説明する。
第3図において、ムは第2図すに示したデータ信号の印
加される入力端子、Bは第2図Cに示した同期信号の印
加される入力端子、Cはマスタークロック信号の入力端
子である。1子は入力端子ムに印加されたデータ信号と
入力端子Cに印加されたマスタークロック信号とに基づ
いてPCM信号打抜き用のクロック信号Hを発生するク
ロック信号発生回路である。18はクロック信号Hによ
って入力端子ムに印加されたデータ信号を打抜きディジ
タル化されたデータ信号りを発生するデータ信号発生回
路、19はクロック信号Hによって”入力端子Bに印加
された同期信号を打抜き、ディジタル化された同期信号
Eを発生する同期信号発生回路である。
加される入力端子、Bは第2図Cに示した同期信号の印
加される入力端子、Cはマスタークロック信号の入力端
子である。1子は入力端子ムに印加されたデータ信号と
入力端子Cに印加されたマスタークロック信号とに基づ
いてPCM信号打抜き用のクロック信号Hを発生するク
ロック信号発生回路である。18はクロック信号Hによ
って入力端子ムに印加されたデータ信号を打抜きディジ
タル化されたデータ信号りを発生するデータ信号発生回
路、19はクロック信号Hによって”入力端子Bに印加
された同期信号を打抜き、ディジタル化された同期信号
Eを発生する同期信号発生回路である。
データ信号遅延回路1は、データ信号りとクロック信号
Hを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Fを介して後段のデ
ィジタル信号処理部(図示せず)へ導かれる。このデー
タ信号遅延回路1は第4図に示すように、縦続接続され
た8ビツトのシフトレジスタ1−1.1−2.1−3.
1−4で構成することができ、各シフトレジスタ1−1
〜1−4のクロック端子OKにクロック信号■を印加す
ることにより、データ信号りを所定ビット遅延させる。
Hを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Fを介して後段のデ
ィジタル信号処理部(図示せず)へ導かれる。このデー
タ信号遅延回路1は第4図に示すように、縦続接続され
た8ビツトのシフトレジスタ1−1.1−2.1−3.
1−4で構成することができ、各シフトレジスタ1−1
〜1−4のクロック端子OKにクロック信号■を印加す
ることにより、データ信号りを所定ビット遅延させる。
同期信号遅延回路2は、同期信号Eとクロック信号Hを
入力とし、同期信号Eを所定ビット遅延させるものであ
り、その出力信号工は後述する水平同期信号発生回路8
に供給される。同期信号遅延回路3は、水平同期信号発
生回路8の出力信号Jとクロック信号Hに基づいて、水
平同期信号発生回路8の出力信号Jを所定ビット遅延さ
せるものである。
入力とし、同期信号Eを所定ビット遅延させるものであ
り、その出力信号工は後述する水平同期信号発生回路8
に供給される。同期信号遅延回路3は、水平同期信号発
生回路8の出力信号Jとクロック信号Hに基づいて、水
平同期信号発生回路8の出力信号Jを所定ビット遅延さ
せるものである。
これらの同明信号遅延′回路2,31d第6図に示すよ
うに、8゛ピツトのシフトレジスタ2−1゜2−−2.
2−3とD型フリップフロップ2−4゜3−1を縦続接
続したもので構成され、各シフトレジスタ2−1〜2−
3. Dffqクリップフロップ2−4.3−1のク
ロック端子OKにクロック信号Hを供給し、ジフトレジ
スタ2−1のムB入力端子に同期信号Eを供給すること
により、Dy、4フリップフロップ2−4.3−1の図
示の端子がら出力信号X (1,と工2とI3)と出力
信号Kを出力するものである。なお、この実施例で(/
i2つの同明信号遅延回路2,3を用いているが、これ
ら全体でひとつの同期信号遅延手段を構成している。
うに、8゛ピツトのシフトレジスタ2−1゜2−−2.
2−3とD型フリップフロップ2−4゜3−1を縦続接
続したもので構成され、各シフトレジスタ2−1〜2−
3. Dffqクリップフロップ2−4.3−1のク
ロック端子OKにクロック信号Hを供給し、ジフトレジ
スタ2−1のムB入力端子に同期信号Eを供給すること
により、Dy、4フリップフロップ2−4.3−1の図
示の端子がら出力信号X (1,と工2とI3)と出力
信号Kを出力するものである。なお、この実施例で(/
i2つの同明信号遅延回路2,3を用いているが、これ
ら全体でひとつの同期信号遅延手段を構成している。
要するにデータ信号遅延回路1と同期信号遅延回路2.
3の遅延段数を等しくし、これらで後述する水平同期信
号の誤り訂正に必要な時間だけデータ信号と同期信号を
遅延させればよい。
3の遅延段数を等しくし、これらで後述する水平同期信
号の誤り訂正に必要な時間だけデータ信号と同期信号を
遅延させればよい。
ミューティング制御回路4は、水平同期信号発生回路8
の出力信号Jを同期信号遅延回路3を介[7て得た水平
同期信号Kを入力とし、水平同期信号発生回路(後述す
るようにミューティング制御信号発生回路としての機能
も含まれている)8の出力するミ、lL−ティング制御
信号りに基づいて上記入力信号Kを断続制御するもので
あり、その出力信号は出力端子Gを介して後段のディジ
タル信号処理部へ導かれ、前述の出力端子F゛からのデ
ータ信号の再生処理に使用される。このミューティング
回路4は、水平同期信号の位置がデータ信号との相対関
係において正規の位置から著しく変化している場合に、
この誤った水平同期信号を遮断してディジタル信号処理
部へ伝送されないように制御し、それ以外のときには正
しい、あるいは正しく訂正された水平同期信号をディジ
タル信号処理部へ伝送するように制御するものである。
の出力信号Jを同期信号遅延回路3を介[7て得た水平
同期信号Kを入力とし、水平同期信号発生回路(後述す
るようにミューティング制御信号発生回路としての機能
も含まれている)8の出力するミ、lL−ティング制御
信号りに基づいて上記入力信号Kを断続制御するもので
あり、その出力信号は出力端子Gを介して後段のディジ
タル信号処理部へ導かれ、前述の出力端子F゛からのデ
ータ信号の再生処理に使用される。このミューティング
回路4は、水平同期信号の位置がデータ信号との相対関
係において正規の位置から著しく変化している場合に、
この誤った水平同期信号を遮断してディジタル信号処理
部へ伝送されないように制御し、それ以外のときには正
しい、あるいは正しく訂正された水平同期信号をディジ
タル信号処理部へ伝送するように制御するものである。
このミューティング回路4は、第6図に示すように、水
平同期信号発生回路8の出力信号L(L、 。
平同期信号発生回路8の出力信号L(L、 。
L2. L3)を入力とするNORゲート4−1と、そ
の出力を反転するインバータ4−2と、同期信号遅延回
路3の出力する同期信号にとインノクータ4−2の出力
信号を入力とするANDNOゲート3とで構成されてお
り、゛各デート4−1.4−2゜4−3から出力信号G
、J’、Mが出力される。
の出力を反転するインバータ4−2と、同期信号遅延回
路3の出力する同期信号にとインノクータ4−2の出力
信号を入力とするANDNOゲート3とで構成されてお
り、゛各デート4−1.4−2゜4−3から出力信号G
、J’、Mが出力される。
データ信号開閉回路6は、データ零検出回路14の出力
信号P、水平同期信号幅検出回路15の出力信号0、連
続ミー−テイングカクンタ回路16の出力信号Hにより
、データ信号りを開閉制御するものである。具体的には
第7図に示すようにNORゲート5−1と、ORゲート
6−2とで構成され、上記出力信号P、O,Hのいずれ
か1つでも満足しないとNORゲート6−1が開かず、
データ信号りを通過させないように制御する。いいかえ
れば、第2図a、b、cから明らかなように正しいPC
M信号フォーマント通りであれば水平同期信号幅(i−
jの区間)が13ビツト、その始端iとデータ同期信号
までの区間のデータはすべて零であるから、これを水平
同期信号幅検出回路15、データ零検出回路14で検出
し、これらがフォーマット通りであればデータ信号開閉
回路を開いてデータ信号りを通過させ、正しくないとき
には遮断することにより、後段でのデータ同期信号の検
出を行なうかどうかをゲート制御するものである。
信号P、水平同期信号幅検出回路15の出力信号0、連
続ミー−テイングカクンタ回路16の出力信号Hにより
、データ信号りを開閉制御するものである。具体的には
第7図に示すようにNORゲート5−1と、ORゲート
6−2とで構成され、上記出力信号P、O,Hのいずれ
か1つでも満足しないとNORゲート6−1が開かず、
データ信号りを通過させないように制御する。いいかえ
れば、第2図a、b、cから明らかなように正しいPC
M信号フォーマント通りであれば水平同期信号幅(i−
jの区間)が13ビツト、その始端iとデータ同期信号
までの区間のデータはすべて零であるから、これを水平
同期信号幅検出回路15、データ零検出回路14で検出
し、これらがフォーマット通りであればデータ信号開閉
回路を開いてデータ信号りを通過させ、正しくないとき
には遮断することにより、後段でのデータ同期信号の検
出を行なうかどうかをゲート制御するものである。
上記データ零検出回路14、水平同期信号幅検出回路1
6、連続ミューティングカクンタ回路16は、入力され
たデ:り信号および同期信号に基づいて、入力されたP
C,M信号がPCM信、号フォーマット通りであるか
否かを検出するPCM信号フォーマット検出手段を構成
しており、上記各回路14,15.16はそれぞれ第1
6図、第17図、第18図のような回路で構成できる。
6、連続ミューティングカクンタ回路16は、入力され
たデ:り信号および同期信号に基づいて、入力されたP
C,M信号がPCM信、号フォーマット通りであるか
否かを検出するPCM信号フォーマット検出手段を構成
しており、上記各回路14,15.16はそれぞれ第1
6図、第17図、第18図のような回路で構成できる。
第16図において、14−1は単安定マルチバイプレー
、夕* R14−1、014−1はその時定数を決める
抵抗及びコンデンサ、14−2.14−3はORゲート
及びNORゲート、14−4はD型フリップフロップ、
14−5 、14−6]フリツプフロツプを構成す
るNORゲートである。
、夕* R14−1、014−1はその時定数を決める
抵抗及びコンデンサ、14−2.14−3はORゲート
及びNORゲート、14−4はD型フリップフロップ、
14−5 、14−6]フリツプフロツプを構成す
るNORゲートである。
第17図において、15−1は単安定マルチバイブレー
タ、R15−1、C15−1はその時定数を決定する抵
抗及びコンデンサ、15−2はインバータ。
タ、R15−1、C15−1はその時定数を決定する抵
抗及びコンデンサ、15−2はインバータ。
15−3 、15−4はO″RRゲートNORゲート、
16−6はD型クリップフロップ、15−6゜16−7
はフリップフロップを構成するNORゲートである。
16−6はD型クリップフロップ、15−6゜16−7
はフリップフロップを構成するNORゲートである。
第18図において、16−1はANDゲート、16−2
.16−3は単安定マルチバイブレータ、16−1・
16−1・ 16−2・C16−2はその時定数をR,
OR 決める抵抗及びコ、ンデンサである。
.16−3は単安定マルチバイブレータ、16−1・
16−1・ 16−2・C16−2はその時定数をR,
OR 決める抵抗及びコ、ンデンサである。
データ同期信号検出回路6(第3図)は、データ信号開
閉回路6の出力信号Qの中のデータ同期信号(“101
0”)を検出するものであり、具体的には第8図に示す
ようにD型りリップフロップ回路6−1〜6−7とNO
Rゲート6−4で構成することができる。
閉回路6の出力信号Qの中のデータ同期信号(“101
0”)を検出するものであり、具体的には第8図に示す
ようにD型りリップフロップ回路6−1〜6−7とNO
Rゲート6−4で構成することができる。
水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路7は、クロック信号Hと、データ同期信号
検出回路6の出力するデータ同期信号Rと、水平同期信
号検出回路13の出力する水平同期信号Tを入力として
、水平同期信号とデータ同期信号の間(1〜mまたはj
−11)が正しいビット数であるか否か、誤っている場
合にはどの程度誤−1ているかを判定するものであり、
具体的には第9図のような回路で構成できる。
ット判定回路7は、クロック信号Hと、データ同期信号
検出回路6の出力するデータ同期信号Rと、水平同期信
号検出回路13の出力する水平同期信号Tを入力として
、水平同期信号とデータ同期信号の間(1〜mまたはj
−11)が正しいビット数であるか否か、誤っている場
合にはどの程度誤−1ているかを判定するものであり、
具体的には第9図のような回路で構成できる。
、第9図において、7−1はORゲート、7−2゜7−
3!d−フリ2ノブフロツプを構成するNORゲート、
7−4は単安定マルチバイブレータ、R7−1゜Cjq
−ILrX、その時定数を決める低抗碕びコンディサ、
7−6はNORゲート、了−6〜了−10はD望フリッ
プフロップである。これらのD9フリノフ。
3!d−フリ2ノブフロツプを構成するNORゲート、
7−4は単安定マルチバイブレータ、R7−1゜Cjq
−ILrX、その時定数を決める低抗碕びコンディサ、
7−6はNORゲート、了−6〜了−10はD望フリッ
プフロップである。これらのD9フリノフ。
フロノフ゛了−6〜7−1oはカウンタをi成t、てお
りUl−U8からカウント結果が出力され、これが水平
同期信号発生回路8に伝送される。 ′水平同期信号
検出回路8は、判定回路7での判定結果に基づいて、正
しいときには正しい捷まの水平同期信号Jを発生し、誤
っているときには正しく訂正した水平同期信号Jを発生
する水平同期 。
りUl−U8からカウント結果が出力され、これが水平
同期信号発生回路8に伝送される。 ′水平同期信号
検出回路8は、判定回路7での判定結果に基づいて、正
しいときには正しい捷まの水平同期信号Jを発生し、誤
っているときには正しく訂正した水平同期信号Jを発生
する水平同期 。
信号発生回路であり、訂正可能な範囲を+1ビツトとし
た場合には第10図のような回路で構成できる。なお、
前述のようにこの実施例において水平同期信号発生回路
8はミー−ティング制御信号第10図において、8’−
1、8−2、8’−3は、判定回路7からの信−号U(
Ul−L12)を入力とし、そハぞれ水平同期信号が正
しい位置から+1ビツトずれているとき、正しいとき(
0ビツトずれているとき)、−1ピツトずれているとき
を検出するNORゲート、8−4〜8−6はD型フリッ
プフロップ、8−7.8−8はNORゲート及びORゲ
”−ト、8−9は単安定マルチバイブレータ1R8−1
,08−1はその時定数を決める抵抗及カ′コンデンサ
、8−10〜8−13はトライステートゲート回路、5
−14tdインバ一タ回路である。
た場合には第10図のような回路で構成できる。なお、
前述のようにこの実施例において水平同期信号発生回路
8はミー−ティング制御信号第10図において、8’−
1、8−2、8’−3は、判定回路7からの信−号U(
Ul−L12)を入力とし、そハぞれ水平同期信号が正
しい位置から+1ビツトずれているとき、正しいとき(
0ビツトずれているとき)、−1ピツトずれているとき
を検出するNORゲート、8−4〜8−6はD型フリッ
プフロップ、8−7.8−8はNORゲート及びORゲ
”−ト、8−9は単安定マルチバイブレータ1R8−1
,08−1はその時定数を決める抵抗及カ′コンデンサ
、8−10〜8−13はトライステートゲート回路、5
−14tdインバ一タ回路である。
制御ブロソ冬検出回路9は、クロック信号Hとデータ信
−号りと後述する垂直同期信号等化パルス信号制御回路
12の出力Yを入力として、第1図に示した制御ブロッ
クを検出するものであり、具体的には第11図のような
回路で構成できる。第11図において、9−2〜9−6
.9−9は′D型ラフリップフロップ9−11u4ビツ
トシフトレジスタ、9−12は単安定マルチパイ/レー
タ。
−号りと後述する垂直同期信号等化パルス信号制御回路
12の出力Yを入力として、第1図に示した制御ブロッ
クを検出するものであり、具体的には第11図のような
回路で構成できる。第11図において、9−2〜9−6
.9−9は′D型ラフリップフロップ9−11u4ビツ
トシフトレジスタ、9−12は単安定マルチパイ/レー
タ。
R9−1,09−1はその時定数を決定する抵抗及びコ
ンデンサ、9−1はORゲート、9−6.9−7はエフ
スフ少−シプORゲート、9−8はNORゲートである
。− データブロック制御回路1oは、上記制御ブロック検出
回路9の出力Wと、クロック信号Hと、垂直同期信号検
出回路11からの垂直同期信@Xを入力として、前述の
水平同期信号発生回路8の制凱信号V及び制御回路−2
の制御信号2を出力するものであり、第12図のように
、フリップフロップを構成するNORゲート10−1.
10−2と、ORアゲ−10−3と、インバータ10−
4と、D型フ、リップフロップ10−6で構成できる。
ンデンサ、9−1はORゲート、9−6.9−7はエフ
スフ少−シプORゲート、9−8はNORゲートである
。− データブロック制御回路1oは、上記制御ブロック検出
回路9の出力Wと、クロック信号Hと、垂直同期信号検
出回路11からの垂直同期信@Xを入力として、前述の
水平同期信号発生回路8の制凱信号V及び制御回路−2
の制御信号2を出力するものであり、第12図のように
、フリップフロップを構成するNORゲート10−1.
10−2と、ORアゲ−10−3と、インバータ10−
4と、D型フ、リップフロップ10−6で構成できる。
上記制御プロとり検出回路9とデータブロック制御回路
1o′Fi、’訂正処理する水平同期信号が第1図に示
したデータブロックの信号のみであるから、データブロ
ックにおいてのみ水平同期信号の訂正処理を行ない、そ
の他の期間では訂正処理を行なわないようにすることに
よって、誤動作を防止するために設けたもので・ある。
1o′Fi、’訂正処理する水平同期信号が第1図に示
したデータブロックの信号のみであるから、データブロ
ックにおいてのみ水平同期信号の訂正処理を行ない、そ
の他の期間では訂正処理を行なわないようにすることに
よって、誤動作を防止するために設けたもので・ある。
垂直同期信号検出回路11は、第1図に示した垂直同期
信号を検出するものであり、具体的には第13図のよう
な回路で構成できる。第13図において、11−1は4
ピツトカウンタ、11−3゜11−6は′D型ラフリッ
プフロップ11−5は用安定マルチバイブレータI R
II−1,C1□−1はその時定数を決定する抵抗及び
コンデンサであり、第1図c、dに示した垂直同期信号
部の長さを検出して検出出力Xを出力するものである。
信号を検出するものであり、具体的には第13図のよう
な回路で構成できる。第13図において、11−1は4
ピツトカウンタ、11−3゜11−6は′D型ラフリッ
プフロップ11−5は用安定マルチバイブレータI R
II−1,C1□−1はその時定数を決定する抵抗及び
コンデンサであり、第1図c、dに示した垂直同期信号
部の長さを検出して検出出力Xを出力するものである。
垂直同期信号等化パルス信号制御回路12は、第1図に
示した垂直同期信号及び等化パルス信号を検出し、上記
制御グロック2検出回路9及び水平同期信号検出回路1
3を制御する信号Yを出力するものであり、具体的には
第14図のような回路で構成できる。第14図において
12−1.12−2はフリップフロップを構成するNO
Rゲート、12−3は単安定マルチバイブレータ、R1
□−1゜012−1はその時定数を決定する抵抗及びコ
ンデンサである。
示した垂直同期信号及び等化パルス信号を検出し、上記
制御グロック2検出回路9及び水平同期信号検出回路1
3を制御する信号Yを出力するものであり、具体的には
第14図のような回路で構成できる。第14図において
12−1.12−2はフリップフロップを構成するNO
Rゲート、12−3は単安定マルチバイブレータ、R1
□−1゜012−1はその時定数を決定する抵抗及びコ
ンデンサである。
水平同期信号検出回路13は真2図に示す凰平同期信号
を検出するもので、具体的には第15図に示すようにO
Rゲート13−1.シフトレジスタ13−2.その出力
の論理和をとるORゲート13−4と、インバータ13
−3で構成することができ、ORゲート13−4から水
平同期信号検出出力Tが判定回路7、データ零検出回路
14、水平同期信号幅検出回路15、水平同期信号発生
回路8に供給される。
を検出するもので、具体的には第15図に示すようにO
Rゲート13−1.シフトレジスタ13−2.その出力
の論理和をとるORゲート13−4と、インバータ13
−3で構成することができ、ORゲート13−4から水
平同期信号検出出力Tが判定回路7、データ零検出回路
14、水平同期信号幅検出回路15、水平同期信号発生
回路8に供給される。
次に上記実施例の動作を説明する。
入力端子ム、Bに印加されたデータ信号及び同期信号は
それぞれデータ信号遅延回路1及び同期信号遅延回路2
に供給されて所゛定時間遅延される。
それぞれデータ信号遅延回路1及び同期信号遅延回路2
に供給されて所゛定時間遅延される。
−一方データ信号りはデータ信号開閉回路6のNORゲ
ート5−1にも供給される。そしてPGM信号フォーマ
ット検出手段14〜16でPCM信号フォーマット通り
の信号であると判断された場合には、それらの出力N、
O,Pがすづて“0”になり、ORゲート6−2の出力
は“0”になる。
ート5−1にも供給される。そしてPGM信号フォーマ
ット検出手段14〜16でPCM信号フォーマット通り
の信号であると判断された場合には、それらの出力N、
O,Pがすづて“0”になり、ORゲート6−2の出力
は“0”になる。
このためNORゲート6−1が開き、データ信号りが出
力Qとして出力される。N 、0 、Pのいずれか1つ
でも“1”になるとNORゲート5−1が閉じ、データ
信号りは遮断される。
力Qとして出力される。N 、0 、Pのいずれか1つ
でも“1”になるとNORゲート5−1が閉じ、データ
信号りは遮断される。
このデータ信号開閉回路5の出力Qは、第8図に示すよ
うにデータ同期信号検出回路6のD型フリップフロップ
6−1に供給され、3個のDffi!フリップフロップ
6−1〜6−3とNORゲート6−4の働きにより、入
力されたデータ信号Qの中のデータ同期信号(“101
0”)を検出し、データ同期信号Rを出力する。
うにデータ同期信号検出回路6のD型フリップフロップ
6−1に供給され、3個のDffi!フリップフロップ
6−1〜6−3とNORゲート6−4の働きにより、入
力されたデータ信号Qの中のデータ同期信号(“101
0”)を検出し、データ同期信号Rを出力する。
このデータ同期信号Rは、第9図に示す判定回路7のO
Rゲート7−1に供給され、水平同期信号検出回路14
の出力する水平同期信号Tの弘−ヒりからデータ同期信
号Rが入力されるまでの期間NORゲート7−6を開き
、クロック信号Hをカクンター7−6〜7−10へ導く
ことにより、水平同期信号Tからデータ同期信号Rまで
の期間をカウントする。そのカウント結果UU1〜U8
のU信号に蓄積されている。なお、ξ信号は水平同期信
号Tからある期間後、即ち“1010″のデータ同期信
号が検出されるべき期間後に発生する信号で、上記カウ
ンタ7−6〜了−10をリセツトさせる信号である。
Rゲート7−1に供給され、水平同期信号検出回路14
の出力する水平同期信号Tの弘−ヒりからデータ同期信
号Rが入力されるまでの期間NORゲート7−6を開き
、クロック信号Hをカクンター7−6〜7−10へ導く
ことにより、水平同期信号Tからデータ同期信号Rまで
の期間をカウントする。そのカウント結果UU1〜U8
のU信号に蓄積されている。なお、ξ信号は水平同期信
号Tからある期間後、即ち“1010″のデータ同期信
号が検出されるべき期間後に発生する信号で、上記カウ
ンタ7−6〜了−10をリセツトさせる信号である。
上記ピット判定回路7の出力信号Uは第10図の水平同
期信号発生回路のU1〜U8へ供給され、正規のPCj
Mフォーマットに対して水平同期信号が一1ビットずれ
ている場合をNORゲート8−1によって正規の水平同
期信号の場合をNORゲート8−2によって、正規のP
CMフォーマントに対して水平同期信号が+1ビツトず
れている場合を8−3によってそれぞれ検出し、これら
のNORゲート8−1〜8−3の出力が第9図に示゛す
信−88をクロック信号としてフリップフロッグ8−4
〜8−6に蓄えられる。なお、信号Sはデータ同期信号
R印加時に“0”から“1”になる信号である。
期信号発生回路のU1〜U8へ供給され、正規のPCj
Mフォーマットに対して水平同期信号が一1ビットずれ
ている場合をNORゲート8−1によって正規の水平同
期信号の場合をNORゲート8−2によって、正規のP
CMフォーマントに対して水平同期信号が+1ビツトず
れている場合を8−3によってそれぞれ検出し、これら
のNORゲート8−1〜8−3の出力が第9図に示゛す
信−88をクロック信号としてフリップフロッグ8−4
〜8−6に蓄えられる。なお、信号Sはデータ同期信号
R印加時に“0”から“1”になる信号である。
この動作を更に詳しく説明すると、例えば−1ビツトず
れでいる場合、NORゲート8−1の出力が“1″とな
り、NORゲート8−2.8−3の出力は“0”である
ため、フリップフロップ8−4の出力可が“0”となり
、トライステートゲート回路8−10が開き、11がJ
へ出力される。
れでいる場合、NORゲート8−1の出力が“1″とな
り、NORゲート8−2.8−3の出力は“0”である
ため、フリップフロップ8−4の出力可が“0”となり
、トライステートゲート回路8−10が開き、11がJ
へ出力される。
当然この場合、フリップフロッグ8−6の出力頁、フリ
ップフロップ8−6の出力(が“1”であるため、トラ
イステートゲート回路8−1.1.8−12は閉じ、で
いる。なお、トライステートゲート回路8−10〜8−
13が閉じているということは、これらのトライステー
トゲート出力がフローティングラインになっていること
を意味している。
ップフロップ8−6の出力(が“1”であるため、トラ
イステートゲート回路8−1.1.8−12は閉じ、で
いる。なお、トライステートゲート回路8−10〜8−
13が閉じているということは、これらのトライステー
トゲート出力がフローティングラインになっていること
を意味している。
−1ビツトずれている場合、第6図で示したよう−にN
ORゲート4−1の入力信号L1が“1”であるため、
Mは“0”、よってγは“1”となりトライステートゲ
ート回路8−13は閉じている。
ORゲート4−1の入力信号L1が“1”であるため、
Mは“0”、よってγは“1”となりトライステートゲ
ート回路8−13は閉じている。
同様の動作によって0ピツトずれている場合(正しい場
合)にはI2がJへ出力され、+1ビツトずれている場
合には工3がJへ出力される。NORゲート8−7.O
Rゲート8−8はフリップフロップ8−4〜8−6のク
リア端子、プリセント端子へ印加する信号を発生させる
。
合)にはI2がJへ出力され、+1ビツトずれている場
合には工3がJへ出力される。NORゲート8−7.O
Rゲート8−8はフリップフロップ8−4〜8−6のク
リア端子、プリセント端子へ印加する信号を発生させる
。
こめようにして発生させた水平同期信号発生回路出力信
号Jは、前述の第6図に示した同期信号遅延回路3のJ
へ印加され、D型フリシブフロップ3−1によって遅延
され、信号Xとして出力される。この信号には第6図の
ANDゲート4−3の一方の入力端に印加される。一方
第10図に示す信号L1.L2.L3は第6図に示すミ
ー−ティング回路4のNORゲート4−1の入力端に印
加される。ここでLl、Ir2.L3 のいずれか1つ
が“1”のとき、すなわちデータと同期信号の関係がト
1ビット以内でずれるか、または正しい場合、その出力
Mは“0”とな°る。するとγは“1″であり、A )
I Dゲート4−3が開いて信号Kがそのまま(A%G
として出力され、訂正された。あるいは正しい水平同期
信号がそのまま、信号Gとして出力される。もし、Ll
、Ll、L3が全゛て“0”の場合。
号Jは、前述の第6図に示した同期信号遅延回路3のJ
へ印加され、D型フリシブフロップ3−1によって遅延
され、信号Xとして出力される。この信号には第6図の
ANDゲート4−3の一方の入力端に印加される。一方
第10図に示す信号L1.L2.L3は第6図に示すミ
ー−ティング回路4のNORゲート4−1の入力端に印
加される。ここでLl、Ir2.L3 のいずれか1つ
が“1”のとき、すなわちデータと同期信号の関係がト
1ビット以内でずれるか、または正しい場合、その出力
Mは“0”とな°る。するとγは“1″であり、A )
I Dゲート4−3が開いて信号Kがそのまま(A%G
として出力され、訂正された。あるいは正しい水平同期
信号がそのまま、信号Gとして出力される。もし、Ll
、Ll、L3が全゛て“0”の場合。
すなわち、データと同期信号の関係が±2ピット以上ず
れている場合、証が“1”、γが“0”となり、信号G
i常に“0”となり、信号Kをミ−ティングする。
れている場合、証が“1”、γが“0”となり、信号G
i常に“0”となり、信号Kをミ−ティングする。
第11図に示す制御ブロック検出回路9のORゲート9
−1には、データ信号発生回路18からのデータ信号り
と、垂直同期信号、等化パルス信号制量回路12からの
出力信号Yとが入力され、制御ブロック内にPCMフォ
ーマット規格で決められて入っている“1100”ビッ
トパターンをクロック信号Hに基づいてフリップフロッ
プ9−2〜9−5及びゲート回路9−6〜9−8及びフ
リップフロップ9−9.ゲート回路9〜9により検出し
、その“11oo”パターンのくり返えしをカクンタ9
−11で検出し、その出力を単安定マルチバイブレータ
9−12へ入力し、出力信号Wを得る。
−1には、データ信号発生回路18からのデータ信号り
と、垂直同期信号、等化パルス信号制量回路12からの
出力信号Yとが入力され、制御ブロック内にPCMフォ
ーマット規格で決められて入っている“1100”ビッ
トパターンをクロック信号Hに基づいてフリップフロッ
プ9−2〜9−5及びゲート回路9−6〜9−8及びフ
リップフロップ9−9.ゲート回路9〜9により検出し
、その“11oo”パターンのくり返えしをカクンタ9
−11で検出し、その出力を単安定マルチバイブレータ
9−12へ入力し、出力信号Wを得る。
第12図はデータブロック制御回路10を示す力Xとを
入力とし、NORゲート10−1.10−2で構成され
たフリップフロップを動作させる。
入力とし、NORゲート10−1.10−2で構成され
たフリップフロップを動作させる。
Vl、V2it、ORゲート1O−3(7)出力信号で
あり、垂直同期信号入力時にXが1″となり、vl
が“1′、v2が“O”となる。この状態は信号Wが印
加されるまで続き、第10図に示す水平同期信号発生回
路8が、PCM信号中のPCMデータ信号部においての
み動作するようにしたものである。
あり、垂直同期信号入力時にXが1″となり、vl
が“1′、v2が“O”となる。この状態は信号Wが印
加されるまで続き、第10図に示す水平同期信号発生回
路8が、PCM信号中のPCMデータ信号部においての
み動作するようにしたものである。
第13図に示す垂直同期信号検出回路11は、クロック
信号H及び入力端子Bに印加される同明信号B(これは
同期信号発生回路19の出力信号2でもよい)を入力と
して、第1図c、dに示す垂直同期信号の“0”期間を
計数することにより垂直同期信号の検出を行なっている
。11−1は“0”期間カクンタであり、単安定マルチ
バイブレータ1l−E5.D型フリソプフロンプ面路1
1−6により、一度垂直同期信号を検出するとその検出
をゲート11−7の出力で閉じるよう構成している。
信号H及び入力端子Bに印加される同明信号B(これは
同期信号発生回路19の出力信号2でもよい)を入力と
して、第1図c、dに示す垂直同期信号の“0”期間を
計数することにより垂直同期信号の検出を行なっている
。11−1は“0”期間カクンタであり、単安定マルチ
バイブレータ1l−E5.D型フリソプフロンプ面路1
1−6により、一度垂直同期信号を検出するとその検出
をゲート11−7の出力で閉じるよう構成している。
第14図に示す垂直同期信号、等化パルス信号制御回路
12は前述の垂直同期信号検出回路11の出力信号Xと
、データブロック制御回路9の出力信号とを入力として
、°上記信号X入男端一定時間信号Yを発生させるもの
である。
12は前述の垂直同期信号検出回路11の出力信号Xと
、データブロック制御回路9の出力信号とを入力として
、°上記信号X入男端一定時間信号Yを発生させるもの
である。
第16図に示す水平同期信号検出回路13は、前述の信
号Yと同期信づEとを入力とするORゲート13−1の
出力信号をフリップフロップ13−2へ印加し、水平同
期信号をクロック信号Hで計数処理し、水平同期信号検
出出力Tを発生するものヤある。なおデータブロック期
間は信号Yが“0”となり、計数を行なわない。
号Yと同期信づEとを入力とするORゲート13−1の
出力信号をフリップフロップ13−2へ印加し、水平同
期信号をクロック信号Hで計数処理し、水平同期信号検
出出力Tを発生するものヤある。なおデータブロック期
間は信号Yが“0”となり、計数を行なわない。
第16図に示すデータ零検出回路14は、水平同期信号
検出出力Tで単安定マルチバイブレータ14−1を動作
させ、第2図に示すm1ビット位置まで単安定マルチバ
イブレータ14−1から出力Qを出力し、その期間、デ
ータ信号Xとクロック信号Hとにより、データが零であ
る時にはORゲート14−2の出力を“O”とし、D型
フリップフロップ14−4の出力Qを“0”とする。そ
の後、データ同期信号検出信号ξが第9図に示す判定回
路17から印加される。その結果、上記の如く、データ
が水平同期信号検出出力Tから判寂回路出力まで零であ
ると、出力Pは“0”となり、もし、その期間にデータ
が“1″(なる部分があると、D型フリップフロップ1
4−4の出力Qld“1”となり、出力Pは“1″とな
る。
検出出力Tで単安定マルチバイブレータ14−1を動作
させ、第2図に示すm1ビット位置まで単安定マルチバ
イブレータ14−1から出力Qを出力し、その期間、デ
ータ信号Xとクロック信号Hとにより、データが零であ
る時にはORゲート14−2の出力を“O”とし、D型
フリップフロップ14−4の出力Qを“0”とする。そ
の後、データ同期信号検出信号ξが第9図に示す判定回
路17から印加される。その結果、上記の如く、データ
が水平同期信号検出出力Tから判寂回路出力まで零であ
ると、出力Pは“0”となり、もし、その期間にデータ
が“1″(なる部分があると、D型フリップフロップ1
4−4の出力Qld“1”となり、出力Pは“1″とな
る。
第17図に示す水平同期信号幅検出回路15は、単安定
マルチバイブレータ15−1により、水平同期信号検出
出力Tが発生してから第2図にコで示す期間まで単安定
マルチバイブレータパー1の出力Qを“0”にし、その
期間、同期信号E及びクロック信号HをORゲート15
−3、NORゲ−)15−4に印加させる。上記Tから
jまでの期間“0”であると、D型フリップフロップ1
5−6のD入力は“0”となり、信号ξが印加されてい
る間、出力0は“0”となる。
マルチバイブレータ15−1により、水平同期信号検出
出力Tが発生してから第2図にコで示す期間まで単安定
マルチバイブレータパー1の出力Qを“0”にし、その
期間、同期信号E及びクロック信号HをORゲート15
−3、NORゲ−)15−4に印加させる。上記Tから
jまでの期間“0”であると、D型フリップフロップ1
5−6のD入力は“0”となり、信号ξが印加されてい
る間、出力0は“0”となる。
一方、もし、上記Tからjまでの期間水平同期信号の幅
が足りなく、′1”であると、D型フリップフロップ1
6−6のD入力は“1”となり、出力0は“1”となる
。なお、ここではTからjまでを水平同期信号の幅とし
て検出しているが、jよりも数ビット短かく設定しても
実際には問題無い。
が足りなく、′1”であると、D型フリップフロップ1
6−6のD入力は“1”となり、出力0は“1”となる
。なお、ここではTからjまでを水平同期信号の幅とし
て検出しているが、jよりも数ビット短かく設定しても
実際には問題無い。
第18図に示す連続ミューティングカクンータ回路16
は、第6図に示すミー−ティング回路4からのミーーテ
ィング制御イ菖号Mが“1”として印加された後、約1
水平期間後に単安定マルチバイブレータ16−3の出力
可を“0”にする。これにより、次の水平期間では出力
Nが“0”となる。
は、第6図に示すミー−ティング回路4からのミーーテ
ィング制御イ菖号Mが“1”として印加された後、約1
水平期間後に単安定マルチバイブレータ16−3の出力
可を“0”にする。これにより、次の水平期間では出力
Nが“0”となる。
したがってミューティング回路4からのミューティング
制御信号Mが“1”の期間が2回連続しても、信号Nは
1回目の1水平期間のみ“1”になるが次の1水平期間
では“0”になる。すなわち、この連続ミューティング
カフシタ回路16ば、ミー−ティング回路4からのミー
−ティング制御信号Mに基づき、連続してデータ信号開
閉回路5がデータ信号りを遮断しないよう、データ信号
開閉回路5を開くように制御するためのものである。
制御信号Mが“1”の期間が2回連続しても、信号Nは
1回目の1水平期間のみ“1”になるが次の1水平期間
では“0”になる。すなわち、この連続ミューティング
カフシタ回路16ば、ミー−ティング回路4からのミー
−ティング制御信号Mに基づき、連続してデータ信号開
閉回路5がデータ信号りを遮断しないよう、データ信号
開閉回路5を開くように制御するためのものである。
なお、上記実施例では水平同期信号とデーター同期信号
の間が±1ビットずれているときに訂正を行ない、±2
ビット以上ずれたときにミー−ティングをかけるように
したが、たとえば第10図に示すNORゲート81〜8
−3の数を増やし、これに応じてD型フリップフロップ
8−4〜8−6の数を増やすなどすれば、上2ビット以
上ずれた場合の訂正も容易に行なえる。このような回路
変更は当業者にとって自明であるから、とこでの詳しい
説明は省略する。
の間が±1ビットずれているときに訂正を行ない、±2
ビット以上ずれたときにミー−ティングをかけるように
したが、たとえば第10図に示すNORゲート81〜8
−3の数を増やし、これに応じてD型フリップフロップ
8−4〜8−6の数を増やすなどすれば、上2ビット以
上ずれた場合の訂正も容易に行なえる。このような回路
変更は当業者にとって自明であるから、とこでの詳しい
説明は省略する。
また、上記実施例では526本ラインのNTSC方式の
標準テレビジョン信号に準拠したPCM信号について説
明−したが、625本ラインのPAL・SKCAM方式
の標準テレビジョン信号に準拠したPCM信号について
も、同様に実施できることはいうまでもない。
標準テレビジョン信号に準拠したPCM信号について説
明−したが、625本ラインのPAL・SKCAM方式
の標準テレビジョン信号に準拠したPCM信号について
も、同様に実施できることはいうまでもない。
以上のように、本発明はPCM信号中の水平同期信号と
データ信号が予め定められたビット数以上ずれていると
きに出力されるミー−ティング制御信号をゲート回路に
入力するとともに、このミー−ティング制御信号を所定
水平期間遅延して。
データ信号が予め定められたビット数以上ずれていると
きに出力されるミー−ティング制御信号をゲート回路に
入力するとともに、このミー−ティング制御信号を所定
水平期間遅延して。
上記ゲート回路に加えることによりこのゲート回路を閉
じるようにしたものであるから、上記水平同期信号とデ
ータ信号が予め定められたビット数以上ずれた状態が2
回以上連続した場合にも、1回目の1水平期間のみ上記
ミ−−テング制御信号を上記ゲート回路から出力し、そ
れに続く所定水平期間はミー−ティング制御信号を遮断
することができる。このため上記ミー−ティング制御信
号で、たとえばPCM信号中のデータ信号伝送路に挿入
されたデータ信号開閉回路を開閉制御する場合にも、最
初の1水平期間だけデータ信号を遮断し、それに続く水
平期間はデータ信号を遮断しないようにすることができ
、この遮断されないデータ信号を更に別の検出や制御に
利用する等の使い方ができる。
じるようにしたものであるから、上記水平同期信号とデ
ータ信号が予め定められたビット数以上ずれた状態が2
回以上連続した場合にも、1回目の1水平期間のみ上記
ミ−−テング制御信号を上記ゲート回路から出力し、そ
れに続く所定水平期間はミー−ティング制御信号を遮断
することができる。このため上記ミー−ティング制御信
号で、たとえばPCM信号中のデータ信号伝送路に挿入
されたデータ信号開閉回路を開閉制御する場合にも、最
初の1水平期間だけデータ信号を遮断し、それに続く水
平期間はデータ信号を遮断しないようにすることができ
、この遮断されないデータ信号を更に別の検出や制御に
利用する等の使い方ができる。
第1図IL−d、第2図a −cはPCM信号のフォー
マットを示す図、第3図は本発明の一実施例を示すブロ
ック図、第4図〜第18図は第3図の各部の具体構成を
示すブロック図である。 1・・・・・・データ信号遅延回路、2.3・・・ゝ・
・・同期信号遅延回゛路、4・・・・・ペーーティング
回路、5・・・・・・データ信号開閉回路、6・・・・
・・データ同期信号検出回路、7・・・・・・判定回路
、8・・・・・・水平同期信号発生回路及びミー−ティ
ング制御信号発生回路、9・・・・・・制御ブロック検
出回路、10・・・・・・データブロソり制御回路、1
1・・・・・・垂直同期信号検出回路、12・・・・・
・垂直同期信号、等化パルス信号制御回路、1.3・・
・・・・水平同期信号検出回路、14・山・・デ゛−タ
零検出回路、15・・・・・・水平同期信号幅検出回路
、16・・・・・・連続ミューティングカクンタ回路、
17・・・・・・クロック再生回路、18・・川・デー
タ信号発生回路、19・・・・・・同期信号発生回路。 代理人の氏名 弁理士・中 尾 歓 男 はが1名第6
図 4 L−J 第8図 L−、J
マットを示す図、第3図は本発明の一実施例を示すブロ
ック図、第4図〜第18図は第3図の各部の具体構成を
示すブロック図である。 1・・・・・・データ信号遅延回路、2.3・・・ゝ・
・・同期信号遅延回゛路、4・・・・・ペーーティング
回路、5・・・・・・データ信号開閉回路、6・・・・
・・データ同期信号検出回路、7・・・・・・判定回路
、8・・・・・・水平同期信号発生回路及びミー−ティ
ング制御信号発生回路、9・・・・・・制御ブロック検
出回路、10・・・・・・データブロソり制御回路、1
1・・・・・・垂直同期信号検出回路、12・・・・・
・垂直同期信号、等化パルス信号制御回路、1.3・・
・・・・水平同期信号検出回路、14・山・・デ゛−タ
零検出回路、15・・・・・・水平同期信号幅検出回路
、16・・・・・・連続ミューティングカクンタ回路、
17・・・・・・クロック再生回路、18・・川・デー
タ信号発生回路、19・・・・・・同期信号発生回路。 代理人の氏名 弁理士・中 尾 歓 男 はが1名第6
図 4 L−J 第8図 L−、J
Claims (1)
- 標準テレビジョン信号に準拠したPCM信号中の水平同
期信号とデータ信号とが予め定められたビット数以上ず
れている期間、所定の論理入力が印加されるゲート回路
と、上記論理入力を所定水平期間遅延させる遅延回路と
を備え、上記遅延回路の出力で上記ゲート回路を開閉す
ることにより、最初の1水平期間のみ上記ゲート回路か
ら上記論理入力を出力し、それに続く所定水平期間は上
記論理入力を遮断するようにしたことを特徴とするPC
M録音再生装置の連続ミー−ティングカウンタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5887982A JPS5837820A (ja) | 1982-04-07 | 1982-04-07 | Pcm録音再生装置の連続ミュ−ティングカウンタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5887982A JPS5837820A (ja) | 1982-04-07 | 1982-04-07 | Pcm録音再生装置の連続ミュ−ティングカウンタ回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56135716A Division JPS5837809A (ja) | 1981-08-28 | 1981-08-28 | Pcm録音再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5837820A true JPS5837820A (ja) | 1983-03-05 |
JPH024071B2 JPH024071B2 (ja) | 1990-01-25 |
Family
ID=13097039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5887982A Granted JPS5837820A (ja) | 1982-04-07 | 1982-04-07 | Pcm録音再生装置の連続ミュ−ティングカウンタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5837820A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62165773A (ja) * | 1986-01-17 | 1987-07-22 | Nec Corp | デ−タ記憶装置 |
JPS62275637A (ja) * | 1986-05-23 | 1987-11-30 | 松村 賢一 | 定置網 |
JPH01247025A (ja) * | 1988-03-29 | 1989-10-02 | Riichi Anakura | 定置網 |
JP2009068778A (ja) * | 2007-09-13 | 2009-04-02 | Rinnai Corp | 加熱調理器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53142210A (en) * | 1977-05-18 | 1978-12-11 | Mitsubishi Electric Corp | Pcm recorder/reproducer |
JPS6128191A (ja) * | 1985-01-21 | 1986-02-07 | 株式会社日本コンラックス | 自動販売機の制御装置 |
-
1982
- 1982-04-07 JP JP5887982A patent/JPS5837820A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS53142210A (en) * | 1977-05-18 | 1978-12-11 | Mitsubishi Electric Corp | Pcm recorder/reproducer |
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Cited By (4)
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JP2009068778A (ja) * | 2007-09-13 | 2009-04-02 | Rinnai Corp | 加熱調理器 |
Also Published As
Publication number | Publication date |
---|---|
JPH024071B2 (ja) | 1990-01-25 |
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