JPS5837820A - Ｐｃｍ録音再生装置の連続ミュ−ティングカウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はビデオチープレコーグ（以下ＶＴＲ，！：呼ぶ
）又はその一部を利用して、標準テレビジョン信号に準
拠したＰＯＭ信号を録音再生するＰＣＭ録音再生装置に
用いる連続ミー−ティングカウンタ回路に関し、ＰＣＭ
信号中の水平同期信号とデータ信号とが予め定められた
ピット数以上ずれているときにミューティング用の信号
を発生し、この信号によってＰＣＭ信号再生糸を開部制
御するようにするとともに、上記水平同期信号とデータ
信号の間が予め定められたピント以上ずれた状態が２回
以上連続した場合、１回目の水平期間のみミューティン
グ用の信号を発生することにより、ＰＣＭ信号再生系が
連続的に開閉されるのを防止するようにしたものである
。

以下、本発明の一実施例を図面とともに説明する。

まず、日本電子機械工業会で決められた民生用ＰＣＭエ
ンコーダ・デコータファイルに示されたＰＣＭ信号フォ
ーマントについて第１図、第２図とともに説明する。

第１図ＩＬは奇数フィールド、第１図すは偶数フィール
ドの信号配列を示すものであり、それぞれ３Ｈ（Ｈに１
水平信号期間）の垂直同期信号と、その前後３Ｈづつの
等化パルス信号と、１Ｈの制御ブロックと、２４５Ｈの
データブロックとを備えており、第１図ａの奇数フィー
ルドの場合にはＰＣＭデータ信号の終端から−ｔ　ｓ　
Ｈ経過後に、また第１図すの偶数フィールドの場合には
ＰＣＭデータ信号の終端から７Ｈ経過後に、それぞれ等
化パルス信号が現れる。第１図ｃ、ｄはそれぞれ第１図
ａ、ｂの垂直同期信号、等化パルス信号の詳細を示した
ものである。

一方、第２図ａはＰＧＭ信号フォーマットの水平信号部
のビット単位の信号配列を示すものであり、４・ビット
の白基準信号のあとに６ピノトあけて１３ビツトの水平
同期信号が配置され、その後１３ビツトあけて、４ビツ
ト（“１０１ｅ）”）のデータ同期信号が配置され、こ
こから１２８ビツトのＰＣＭデータ信号が配置され、さ
らに１ピツ、トあけて次の白基準信号が配置されている
。したがって第２図ａにも示すように１水平信号区間は
１６８ビツトで構成されている。

第２図す、ｃは、それぞれ第２図ａに示すＰＣｊＭ信号
をレベルにでスライスして得たテ゛−タ信号と、レベル
ｌでスライスして得た同期信号を示すものである。なお
、データ信号とはデ−タ同期信号とＰＣＭデータ信号を
含むものとする。

第３図は本発明を用いた一実施例の全体構成を示し、第
４図〜第１８図は第３図の各グロックの具体構成を示す
ものである。以下第３図〜第１８図にそってこの実施例
の構成を説明する。

第３図において、ムは第２図すに示したデータ信号の印
加される入力端子、Ｂは第２図Ｃに示した同期信号の印
加される入力端子、Ｃはマスタークロック信号の入力端
子である。１子は入力端子ムに印加されたデータ信号と
入力端子Ｃに印加されたマスタークロック信号とに基づ
いてＰＣＭ信号打抜き用のクロック信号Ｈを発生するク
ロック信号発生回路である。１８はクロック信号Ｈによ
って入力端子ムに印加されたデータ信号を打抜きディジ
タル化されたデータ信号りを発生するデータ信号発生回
路、１９はクロック信号Ｈによって”入力端子Ｂに印加
された同期信号を打抜き、ディジタル化された同期信号
Ｅを発生する同期信号発生回路である。

データ信号遅延回路１は、データ信号りとクロック信号
Ｈを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Ｆを介して後段のデ
ィジタル信号処理部（図示せず）へ導かれる。このデー
タ信号遅延回路１は第４図に示すように、縦続接続され
た８ビツトのシフトレジスタ１−１．１−２．１−３．
１−４で構成することができ、各シフトレジスタ１−１
〜１−４のクロック端子ＯＫにクロック信号■を印加す
ることにより、データ信号りを所定ビット遅延させる。

同期信号遅延回路２は、同期信号Ｅとクロック信号Ｈを
入力とし、同期信号Ｅを所定ビット遅延させるものであ
り、その出力信号工は後述する水平同期信号発生回路８
に供給される。同期信号遅延回路３は、水平同期信号発
生回路８の出力信号Ｊとクロック信号Ｈに基づいて、水
平同期信号発生回路８の出力信号Ｊを所定ビット遅延さ
せるものである。

これらの同明信号遅延′回路２，３１ｄ第６図に示すよ
うに、８゛ピツトのシフトレジスタ２−１゜２−−２．
２−３とＤ型フリップフロップ２−４゜３−１を縦続接
続したもので構成され、各シフトレジスタ２−１〜２−
３．　　Ｄｆｆｑクリップフロップ２−４．３−１のク
ロック端子ＯＫにクロック信号Ｈを供給し、ジフトレジ
スタ２−１のムＢ入力端子に同期信号Ｅを供給すること
により、Ｄｙ、４フリップフロップ２−４．３−１の図
示の端子がら出力信号Ｘ　（１，と工２とＩ３）と出力
信号Ｋを出力するものである。なお、この実施例で（／
ｉ２つの同明信号遅延回路２，３を用いているが、これ
ら全体でひとつの同期信号遅延手段を構成している。

要するにデータ信号遅延回路１と同期信号遅延回路２．
３の遅延段数を等しくし、これらで後述する水平同期信
号の誤り訂正に必要な時間だけデータ信号と同期信号を
遅延させればよい。

ミューティング制御回路４は、水平同期信号発生回路８
の出力信号Ｊを同期信号遅延回路３を介［７て得た水平
同期信号Ｋを入力とし、水平同期信号発生回路（後述す
るようにミューティング制御信号発生回路としての機能
も含まれている）８の出力するミ、ｌＬ−ティング制御
信号りに基づいて上記入力信号Ｋを断続制御するもので
あり、その出力信号は出力端子Ｇを介して後段のディジ
タル信号処理部へ導かれ、前述の出力端子Ｆ゛からのデ
ータ信号の再生処理に使用される。このミューティング
回路４は、水平同期信号の位置がデータ信号との相対関
係において正規の位置から著しく変化している場合に、
この誤った水平同期信号を遮断してディジタル信号処理
部へ伝送されないように制御し、それ以外のときには正
しい、あるいは正しく訂正された水平同期信号をディジ
タル信号処理部へ伝送するように制御するものである。

このミューティング回路４は、第６図に示すように、水
平同期信号発生回路８の出力信号Ｌ（Ｌ、　。

Ｌ２．　Ｌ３）を入力とするＮＯＲゲート４−１と、そ
の出力を反転するインバータ４−２と、同期信号遅延回
路３の出力する同期信号にとインノクータ４−２の出力
信号を入力とするＡＮＤＮＯゲート３とで構成されてお
り、゛各デート４−１．４−２゜４−３から出力信号Ｇ
、Ｊ’、Ｍが出力される。

データ信号開閉回路６は、データ零検出回路１４の出力
信号Ｐ、水平同期信号幅検出回路１５の出力信号０、連
続ミー−テイングカクンタ回路１６の出力信号Ｈにより
、データ信号りを開閉制御するものである。具体的には
第７図に示すようにＮＯＲゲート５−１と、ＯＲゲート
６−２とで構成され、上記出力信号Ｐ、Ｏ，Ｈのいずれ
か１つでも満足しないとＮＯＲゲート６−１が開かず、
データ信号りを通過させないように制御する。いいかえ
れば、第２図ａ、ｂ、ｃから明らかなように正しいＰＣ
Ｍ信号フォーマント通りであれば水平同期信号幅（ｉ−
ｊの区間）が１３ビツト、その始端ｉとデータ同期信号
までの区間のデータはすべて零であるから、これを水平
同期信号幅検出回路１５、データ零検出回路１４で検出
し、これらがフォーマット通りであればデータ信号開閉
回路を開いてデータ信号りを通過させ、正しくないとき
には遮断することにより、後段でのデータ同期信号の検
出を行なうかどうかをゲート制御するものである。

上記データ零検出回路１４、水平同期信号幅検出回路１
６、連続ミューティングカクンタ回路１６は、入力され
たデ：り信号および同期信号に基づいて、入力されたＰ
　Ｃ，Ｍ信号がＰＣＭ信、号フォーマット通りであるか
否かを検出するＰＣＭ信号フォーマット検出手段を構成
しており、上記各回路１４，１５．１６はそれぞれ第１
６図、第１７図、第１８図のような回路で構成できる。

第１６図において、１４−１は単安定マルチバイプレー
、夕＊　Ｒ１４−１、０１４−１はその時定数を決める
抵抗及びコンデンサ、１４−２．１４−３はＯＲゲート
及びＮＯＲゲート、１４−４はＤ型フリップフロップ、
　　１４−５　、１４−６］フリツプフロツプを構成す
るＮＯＲゲートである。

第１７図において、１５−１は単安定マルチバイブレー
タ、Ｒ１５−１、Ｃ１５−１はその時定数を決定する抵
抗及びコンデンサ、１５−２はインバータ。

１５−３　、１５−４はＯ″ＲＲゲートＮＯＲゲート、
１６−６はＤ型クリップフロップ、１５−６゜１６−７
はフリップフロップを構成するＮＯＲゲートである。

第１８図において、１６−１はＡＮＤゲート、１６−２
．１６−３は単安定マルチバイブレータ、１６−１・　
１６−１・　１６−２・Ｃ１６−２はその時定数をＲ，
ＯＲ 決める抵抗及びコ、ンデンサである。

データ同期信号検出回路６（第３図）は、データ信号開
閉回路６の出力信号Ｑの中のデータ同期信号（“１０１
０”）を検出するものであり、具体的には第８図に示す
ようにＤ型りリップフロップ回路６−１〜６−７とＮＯ
Ｒゲート６−４で構成することができる。

水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路７は、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出力する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（１〜ｍまたはｊ
−１１）が正しいビット数であるか否か、誤っている場
合にはどの程度誤−１ているかを判定するものであり、
具体的には第９図のような回路で構成できる。

、第９図において、７−１はＯＲゲート、７−２゜７−
３！ｄ−フリ２ノブフロツプを構成するＮＯＲゲート、
７−４は単安定マルチバイブレータ、Ｒ７−１゜Ｃｊｑ
−ＩＬｒＸ、その時定数を決める低抗碕びコンディサ、
７−６はＮＯＲゲート、了−６〜了−１０はＤ望フリッ
プフロップである。これらのＤ９フリノフ。

フロノフ゛了−６〜７−１ｏはカウンタをｉ成ｔ、てお
りＵｌ−Ｕ８からカウント結果が出力され、これが水平
同期信号発生回路８に伝送される。　　′水平同期信号
検出回路８は、判定回路７での判定結果に基づいて、正
しいときには正しい捷まの水平同期信号Ｊを発生し、誤
っているときには正しく訂正した水平同期信号Ｊを発生
する水平同期　。

信号発生回路であり、訂正可能な範囲を＋１ビツトとし
た場合には第１０図のような回路で構成できる。なお、
前述のようにこの実施例において水平同期信号発生回路
８はミー−ティング制御信号第１０図において、８’−
１、８−２、８’−３は、判定回路７からの信−号Ｕ（
Ｕｌ−Ｌ１２）を入力とし、そハぞれ水平同期信号が正
しい位置から＋１ビツトずれているとき、正しいとき（
０ビツトずれているとき）、−１ピツトずれているとき
を検出するＮＯＲゲート、８−４〜８−６はＤ型フリッ
プフロップ、８−７．８−８はＮＯＲゲート及びＯＲゲ
”−ト、８−９は単安定マルチバイブレータ１Ｒ８−１
，０８−１はその時定数を決める抵抗及カ′コンデンサ
、８−１０〜８−１３はトライステートゲート回路、５
−１４ｔｄインバ一タ回路である。

制御ブロソ冬検出回路９は、クロック信号Ｈとデータ信
−号りと後述する垂直同期信号等化パルス信号制御回路
１２の出力Ｙを入力として、第１図に示した制御ブロッ
クを検出するものであり、具体的には第１１図のような
回路で構成できる。第１１図において、９−２〜９−６
．９−９は′Ｄ型ラフリップフロップ９−１１ｕ４ビツ
トシフトレジスタ、９−１２は単安定マルチパイ／レー
タ。

Ｒ９−１，０９−１はその時定数を決定する抵抗及びコ
ンデンサ、９−１はＯＲゲート、９−６．９−７はエフ
スフ少−シプＯＲゲート、９−８はＮＯＲゲートである
。− データブロック制御回路１ｏは、上記制御ブロック検出
回路９の出力Ｗと、クロック信号Ｈと、垂直同期信号検
出回路１１からの垂直同期信＠Ｘを入力として、前述の
水平同期信号発生回路８の制凱信号Ｖ及び制御回路−２
の制御信号２を出力するものであり、第１２図のように
、フリップフロップを構成するＮＯＲゲート１０−１．
１０−２と、ＯＲアゲ−１０−３と、インバータ１０−
４と、Ｄ型フ、リップフロップ１０−６で構成できる。

上記制御プロとり検出回路９とデータブロック制御回路
１ｏ′Ｆｉ、’訂正処理する水平同期信号が第１図に示
したデータブロックの信号のみであるから、データブロ
ックにおいてのみ水平同期信号の訂正処理を行ない、そ
の他の期間では訂正処理を行なわないようにすることに
よって、誤動作を防止するために設けたもので・ある。

垂直同期信号検出回路１１は、第１図に示した垂直同期
信号を検出するものであり、具体的には第１３図のよう
な回路で構成できる。第１３図において、１１−１は４
ピツトカウンタ、１１−３゜１１−６は′Ｄ型ラフリッ
プフロップ１１−５は用安定マルチバイブレータＩ　Ｒ
ＩＩ−１，Ｃ１□−１はその時定数を決定する抵抗及び
コンデンサであり、第１図ｃ、ｄに示した垂直同期信号
部の長さを検出して検出出力Ｘを出力するものである。

垂直同期信号等化パルス信号制御回路１２は、第１図に
示した垂直同期信号及び等化パルス信号を検出し、上記
制御グロック２検出回路９及び水平同期信号検出回路１
３を制御する信号Ｙを出力するものであり、具体的には
第１４図のような回路で構成できる。第１４図において
１２−１．１２−２はフリップフロップを構成するＮＯ
Ｒゲート、１２−３は単安定マルチバイブレータ、Ｒ１
□−１゜０１２−１はその時定数を決定する抵抗及びコ
ンデンサである。

水平同期信号検出回路１３は真２図に示す凰平同期信号
を検出するもので、具体的には第１５図に示すようにＯ
Ｒゲート１３−１．シフトレジスタ１３−２．その出力
の論理和をとるＯＲゲート１３−４と、インバータ１３
−３で構成することができ、ＯＲゲート１３−４から水
平同期信号検出出力Ｔが判定回路７、データ零検出回路
１４、水平同期信号幅検出回路１５、水平同期信号発生
回路８に供給される。

次に上記実施例の動作を説明する。

入力端子ム、Ｂに印加されたデータ信号及び同期信号は
それぞれデータ信号遅延回路１及び同期信号遅延回路２
に供給されて所゛定時間遅延される。

−一方データ信号りはデータ信号開閉回路６のＮＯＲゲ
ート５−１にも供給される。そしてＰＧＭ信号フォーマ
ット検出手段１４〜１６でＰＣＭ信号フォーマット通り
の信号であると判断された場合には、それらの出力Ｎ、
Ｏ，Ｐがすづて“０”になり、ＯＲゲート６−２の出力
は“０”になる。

このためＮＯＲゲート６−１が開き、データ信号りが出
力Ｑとして出力される。Ｎ　、０　、Ｐのいずれか１つ
でも“１”になるとＮＯＲゲート５−１が閉じ、データ
信号りは遮断される。

このデータ信号開閉回路５の出力Ｑは、第８図に示すよ
うにデータ同期信号検出回路６のＤ型フリップフロップ
６−１に供給され、３個のＤｆｆｉ！フリップフロップ
６−１〜６−３とＮＯＲゲート６−４の働きにより、入
力されたデータ信号Ｑの中のデータ同期信号（“１０１
０”）を検出し、データ同期信号Ｒを出力する。

このデータ同期信号Ｒは、第９図に示す判定回路７のＯ
Ｒゲート７−１に供給され、水平同期信号検出回路１４
の出力する水平同期信号Ｔの弘−ヒりからデータ同期信
号Ｒが入力されるまでの期間ＮＯＲゲート７−６を開き
、クロック信号Ｈをカクンター７−６〜７−１０へ導く
ことにより、水平同期信号Ｔからデータ同期信号Ｒまで
の期間をカウントする。そのカウント結果ＵＵ１〜Ｕ８
のＵ信号に蓄積されている。なお、ξ信号は水平同期信
号Ｔからある期間後、即ち“１０１０″のデータ同期信
号が検出されるべき期間後に発生する信号で、上記カウ
ンタ７−６〜了−１０をリセツトさせる信号である。

上記ピット判定回路７の出力信号Ｕは第１０図の水平同
期信号発生回路のＵ１〜Ｕ８へ供給され、正規のＰＣｊ
Ｍフォーマットに対して水平同期信号が一１ビットずれ
ている場合をＮＯＲゲート８−１によって正規の水平同
期信号の場合をＮＯＲゲート８−２によって、正規のＰ
ＣＭフォーマントに対して水平同期信号が＋１ビツトず
れている場合を８−３によってそれぞれ検出し、これら
のＮＯＲゲート８−１〜８−３の出力が第９図に示゛す
信−８８をクロック信号としてフリップフロッグ８−４
〜８−６に蓄えられる。なお、信号Ｓはデータ同期信号
Ｒ印加時に“０”から“１”になる信号である。

この動作を更に詳しく説明すると、例えば−１ビツトず
れでいる場合、ＮＯＲゲート８−１の出力が“１″とな
り、ＮＯＲゲート８−２．８−３の出力は“０”である
ため、フリップフロップ８−４の出力可が“０”となり
、トライステートゲート回路８−１０が開き、１１がＪ
へ出力される。

当然この場合、フリップフロッグ８−６の出力頁、フリ
ップフロップ８−６の出力（が“１”であるため、トラ
イステートゲート回路８−１．１．８−１２は閉じ、で
いる。なお、トライステートゲート回路８−１０〜８−
１３が閉じているということは、これらのトライステー
トゲート出力がフローティングラインになっていること
を意味している。

−１ビツトずれている場合、第６図で示したよう−にＮ
ＯＲゲート４−１の入力信号Ｌ１が“１”であるため、
Ｍは“０”、よってγは“１”となりトライステートゲ
ート回路８−１３は閉じている。

同様の動作によって０ピツトずれている場合（正しい場
合）にはＩ２がＪへ出力され、＋１ビツトずれている場
合には工３がＪへ出力される。ＮＯＲゲート８−７．Ｏ
Ｒゲート８−８はフリップフロップ８−４〜８−６のク
リア端子、プリセント端子へ印加する信号を発生させる
。

こめようにして発生させた水平同期信号発生回路出力信
号Ｊは、前述の第６図に示した同期信号遅延回路３のＪ
へ印加され、Ｄ型フリシブフロップ３−１によって遅延
され、信号Ｘとして出力される。この信号には第６図の
ＡＮＤゲート４−３の一方の入力端に印加される。一方
第１０図に示す信号Ｌ１．Ｌ２．Ｌ３は第６図に示すミ
ー−ティング回路４のＮＯＲゲート４−１の入力端に印
加される。ここでＬｌ、Ｉｒ２．Ｌ３　のいずれか１つ
が“１”のとき、すなわちデータと同期信号の関係がト
１ビット以内でずれるか、または正しい場合、その出力
Ｍは“０”とな°る。するとγは“１″であり、Ａ　）
Ｉ　Ｄゲート４−３が開いて信号Ｋがそのまま（Ａ％Ｇ
として出力され、訂正された。あるいは正しい水平同期
信号がそのまま、信号Ｇとして出力される。もし、Ｌｌ
、Ｌｌ、Ｌ３が全゛て“０”の場合。

すなわち、データと同期信号の関係が±２ピット以上ず
れている場合、証が“１”、γが“０”となり、信号Ｇ
ｉ常に“０”となり、信号Ｋをミ−ティングする。

第１１図に示す制御ブロック検出回路９のＯＲゲート９
−１には、データ信号発生回路１８からのデータ信号り
と、垂直同期信号、等化パルス信号制量回路１２からの
出力信号Ｙとが入力され、制御ブロック内にＰＣＭフォ
ーマット規格で決められて入っている“１１００”ビッ
トパターンをクロック信号Ｈに基づいてフリップフロッ
プ９−２〜９−５及びゲート回路９−６〜９−８及びフ
リップフロップ９−９．ゲート回路９〜９により検出し
、その“１１ｏｏ”パターンのくり返えしをカクンタ９
−１１で検出し、その出力を単安定マルチバイブレータ
９−１２へ入力し、出力信号Ｗを得る。

第１２図はデータブロック制御回路１０を示す力Ｘとを
入力とし、ＮＯＲゲート１０−１．１０−２で構成され
たフリップフロップを動作させる。

Ｖｌ、Ｖ２ｉｔ、ＯＲゲート１Ｏ−３（７）出力信号で
あり、垂直同期信号入力時にＸが１″となり、ｖｌ　　
が“１′、ｖ２が“Ｏ”となる。この状態は信号Ｗが印
加されるまで続き、第１０図に示す水平同期信号発生回
路８が、ＰＣＭ信号中のＰＣＭデータ信号部においての
み動作するようにしたものである。

第１３図に示す垂直同期信号検出回路１１は、クロック
信号Ｈ及び入力端子Ｂに印加される同明信号Ｂ（これは
同期信号発生回路１９の出力信号２でもよい）を入力と
して、第１図ｃ、ｄに示す垂直同期信号の“０”期間を
計数することにより垂直同期信号の検出を行なっている
。１１−１は“０”期間カクンタであり、単安定マルチ
バイブレータ１ｌ−Ｅ５．Ｄ型フリソプフロンプ面路１
１−６により、一度垂直同期信号を検出するとその検出
をゲート１１−７の出力で閉じるよう構成している。

第１４図に示す垂直同期信号、等化パルス信号制御回路
１２は前述の垂直同期信号検出回路１１の出力信号Ｘと
、データブロック制御回路９の出力信号とを入力として
、°上記信号Ｘ入男端一定時間信号Ｙを発生させるもの
である。

第１６図に示す水平同期信号検出回路１３は、前述の信
号Ｙと同期信づＥとを入力とするＯＲゲート１３−１の
出力信号をフリップフロップ１３−２へ印加し、水平同
期信号をクロック信号Ｈで計数処理し、水平同期信号検
出出力Ｔを発生するものヤある。なおデータブロック期
間は信号Ｙが“０”となり、計数を行なわない。

第１６図に示すデータ零検出回路１４は、水平同期信号
検出出力Ｔで単安定マルチバイブレータ１４−１を動作
させ、第２図に示すｍ１ビット位置まで単安定マルチバ
イブレータ１４−１から出力Ｑを出力し、その期間、デ
ータ信号Ｘとクロック信号Ｈとにより、データが零であ
る時にはＯＲゲート１４−２の出力を“Ｏ”とし、Ｄ型
フリップフロップ１４−４の出力Ｑを“０”とする。そ
の後、データ同期信号検出信号ξが第９図に示す判定回
路１７から印加される。その結果、上記の如く、データ
が水平同期信号検出出力Ｔから判寂回路出力まで零であ
ると、出力Ｐは“０”となり、もし、その期間にデータ
が“１″（なる部分があると、Ｄ型フリップフロップ１
４−４の出力Ｑｌｄ“１”となり、出力Ｐは“１″とな
る。

第１７図に示す水平同期信号幅検出回路１５は、単安定
マルチバイブレータ１５−１により、水平同期信号検出
出力Ｔが発生してから第２図にコで示す期間まで単安定
マルチバイブレータパー１の出力Ｑを“０”にし、その
期間、同期信号Ｅ及びクロック信号ＨをＯＲゲート１５
−３、ＮＯＲゲ−）１５−４に印加させる。上記Ｔから
ｊまでの期間“０”であると、Ｄ型フリップフロップ１
５−６のＤ入力は“０”となり、信号ξが印加されてい
る間、出力０は“０”となる。

一方、もし、上記Ｔからｊまでの期間水平同期信号の幅
が足りなく、′１”であると、Ｄ型フリップフロップ１
６−６のＤ入力は“１”となり、出力０は“１”となる
。なお、ここではＴからｊまでを水平同期信号の幅とし
て検出しているが、ｊよりも数ビット短かく設定しても
実際には問題無い。

第１８図に示す連続ミューティングカクンータ回路１６
は、第６図に示すミー−ティング回路４からのミーーテ
ィング制御イ菖号Ｍが“１”として印加された後、約１
水平期間後に単安定マルチバイブレータ１６−３の出力
可を“０”にする。これにより、次の水平期間では出力
Ｎが“０”となる。

したがってミューティング回路４からのミューティング
制御信号Ｍが“１”の期間が２回連続しても、信号Ｎは
１回目の１水平期間のみ“１”になるが次の１水平期間
では“０”になる。すなわち、この連続ミューティング
カフシタ回路１６ば、ミー−ティング回路４からのミー
−ティング制御信号Ｍに基づき、連続してデータ信号開
閉回路５がデータ信号りを遮断しないよう、データ信号
開閉回路５を開くように制御するためのものである。

なお、上記実施例では水平同期信号とデーター同期信号
の間が±１ビットずれているときに訂正を行ない、±２
ビット以上ずれたときにミー−ティングをかけるように
したが、たとえば第１０図に示すＮＯＲゲート８１〜８
−３の数を増やし、これに応じてＤ型フリップフロップ
８−４〜８−６の数を増やすなどすれば、上２ビット以
上ずれた場合の訂正も容易に行なえる。このような回路
変更は当業者にとって自明であるから、とこでの詳しい
説明は省略する。

また、上記実施例では５２６本ラインのＮＴＳＣ方式の
標準テレビジョン信号に準拠したＰＣＭ信号について説
明−したが、６２５本ラインのＰＡＬ・ＳＫＣＡＭ方式
の標準テレビジョン信号に準拠したＰＣＭ信号について
も、同様に実施できることはいうまでもない。

以上のように、本発明はＰＣＭ信号中の水平同期信号と
データ信号が予め定められたビット数以上ずれていると
きに出力されるミー−ティング制御信号をゲート回路に
入力するとともに、このミー−ティング制御信号を所定
水平期間遅延して。

上記ゲート回路に加えることによりこのゲート回路を閉
じるようにしたものであるから、上記水平同期信号とデ
ータ信号が予め定められたビット数以上ずれた状態が２
回以上連続した場合にも、１回目の１水平期間のみ上記
ミ−−テング制御信号を上記ゲート回路から出力し、そ
れに続く所定水平期間はミー−ティング制御信号を遮断
することができる。このため上記ミー−ティング制御信
号で、たとえばＰＣＭ信号中のデータ信号伝送路に挿入
されたデータ信号開閉回路を開閉制御する場合にも、最
初の１水平期間だけデータ信号を遮断し、それに続く水
平期間はデータ信号を遮断しないようにすることができ
、この遮断されないデータ信号を更に別の検出や制御に
利用する等の使い方ができる。

【図面の簡単な説明】

第１図ＩＬ−ｄ、第２図ａ　−ｃはＰＣＭ信号のフォー
マットを示す図、第３図は本発明の一実施例を示すブロ
ック図、第４図〜第１８図は第３図の各部の具体構成を
示すブロック図である。 １・・・・・・データ信号遅延回路、２．３・・・ゝ・
・・同期信号遅延回゛路、４・・・・・ペーーティング
回路、５・・・・・・データ信号開閉回路、６・・・・
・・データ同期信号検出回路、７・・・・・・判定回路
、８・・・・・・水平同期信号発生回路及びミー−ティ
ング制御信号発生回路、９・・・・・・制御ブロック検
出回路、１０・・・・・・データブロソり制御回路、１
１・・・・・・垂直同期信号検出回路、１２・・・・・
・垂直同期信号、等化パルス信号制御回路、１．３・・
・・・・水平同期信号検出回路、１４・山・・デ゛−タ
零検出回路、１５・・・・・・水平同期信号幅検出回路
、１６・・・・・・連続ミューティングカクンタ回路、
１７・・・・・・クロック再生回路、１８・・川・デー
タ信号発生回路、１９・・・・・・同期信号発生回路。 代理人の氏名　弁理士・中　尾　歓　男　はが１名第６
図 ４ Ｌ−Ｊ 第８図 Ｌ−、Ｊ

Claims (1)

【特許請求の範囲】
1. 標準テレビジョン信号に準拠したＰＣＭ信号中の水平同
   期信号とデータ信号とが予め定められたビット数以上ず
   れている期間、所定の論理入力が印加されるゲート回路
   と、上記論理入力を所定水平期間遅延させる遅延回路と
   を備え、上記遅延回路の出力で上記ゲート回路を開閉す
   ることにより、最初の１水平期間のみ上記ゲート回路か
   ら上記論理入力を出力し、それに続く所定水平期間は上
   記論理入力を遮断するようにしたことを特徴とするＰＣ
   Ｍ録音再生装置の連続ミー−ティングカウンタ回路。