JPS5837822A

JPS5837822A - Ｐｃｍ録音再生装置

Info

Publication number: JPS5837822A
Application number: JP6000982A
Authority: JP
Inventors: Yutaka Hirota; 広田　豊; Takashi Eguchi; 隆江口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-04-09
Filing date: 1982-04-09
Publication date: 1983-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はビデオテープレコーダ（以下ＶＴＲと呼ぶ）又
はその一部を利用して、標準テレビジョン信号に準拠し
＊ＰＣＭＰＣＭ信号再録音再生ＣＭ録ＴＴ−ＩＩｊ生装
置に関し、ＰＣＭイＩＶす・中のデー・夕（＋ｒｋ）の
伝送路にデータ信号開閉回路を挿入し、ＰＣＭ信号中の
水平同期信号とデータ會号が所定のフォーマット通りで
あるかどうかを検出し、その検出出力で上記データ信号
開閉回路を制御して所定のフォーマット通りであるとき
のみデータ信号を通過させることにより、同期誤りによ
る再生時の雑音を確実に防止するようにしたものである
。

通常、Ｐ、ＣＭ録音再生装置においては、ＶＴＲまたは
ＶＴＲの一部を利用゛して、標準テレビジョン信号に準
拠したＰＣＭ信号を録音再生するようにしている。

このようなＰＣＭ録音再生装置においては、ＰＣＭ信号
沖の水平同期信号とデータ信号が予め定められたフォー
マットからずれていると、再生時に雑音が発生するとい
う問題がある。

本発明はこのような問題を解決するＰＣＭ録音再生装置
を提供するものである。

以下、本発明の一実施例を図面とともに説明する。

まず、日本電子機械工業会で決められた民生用ＰＣＭエ
ンコーダ・デコ・−ダファイルに示されたＰＣＭ信号ン
オーマノトにつ（八で第１図、第２図とともに説明する
。

第１図ｄは寄数）、イールド、第１１Ｑｂは偶数フィー
ルドの信号配列を示すものであり、そ′Ｉ］そね３）（
（Ｈは１水イ信号期間）の垂直同期信号と、その前後３
Ｈづつの等化パルス信号と、１Ｈの制御ブロックと、２
４５Ｈのデータブロックとを備えており、第１図ａの寄
数フィールドの場合にはＰＣＭデータ信号の終端から７
．５Ｈ経過後に、−十だ第１図すの偶数フィールドの場
合にはＰＣＭデータ信号の終端から７Ｈ経過後に、それ
ぞれ等化パルス信号が現れる。第１図ｃ、ｄはそれぞ才
１第１図ａ、ｂの垂直同期信号、等化パルス信号の詳細
を示したものである。

一方、第２図ａはＰＣＭ信号フォーマットの水平信号部
のビット単位の信号配列を示すものであり、４ビツトの
白基準信号のあとに５ビツトあけて１３ビツトの水平同
期信号が配置さね、その後１３ビツトあけて、４ピツ）
　（”　１０１ｏ”）のデータ同期信号が配置され、こ
こから１２８ビツトのＰＣＭデータ信号が配置され、さ
らに１ビツトあけて次の白基準信号が配置されている。

したがって第２図ａにも示すように１水平化号区間は１
６８ビツトで構成されている。

第２図す、ｃは、それぞれ第２図ａに示すｐＣＭ信号を
レベルにでスライスして得たデータ信号と、レベルｌで
スライスして得た同期信号を示すものである。なお、デ
ータ信号とはデータ同期信号とＰＣＭデータ信号を含む
ものとする。

第３図は本発明の一実施例の全体構成を示し、第４図〜
第１８図は第３図の各ブロックの具体構成を示すもので
ある。以下第３図〜第１８図にそってこの実施例の構成
を説明する１゜第３図において、Ａは第２図すに示したデータ信号の印
加される入力端子、Ｂは第２図Ｃに示した同期信号の印
加される入力端子、Ｃはマスタークロック信号の入力端
子である。１７は入力端子Ａに印加されたデータ信号と
入力端子Ｃに印加されたマスタークロック信号とに基づ
いてＰＣＭ信号打抜き用のクロック信号Ｈを発生するク
ロック信号発生「回路である。１８はクロック信号Ｈに
よって入力端子Ａに印加さ才またデータ信号を打抜きデ
ィジタル化されたデータ信号りを発生するデータ信号発
生回路、１９はクロック信号Ｈ（でよ−、て入力端子Ｂ
に印加された同期信号を打抜き、ディジタル化された同
期信号Ｅを発生する同朋信り発生回路である。

データ信号遅延回路１ば、データ信号りとクロック信号
Ｈを入力とし、データ信号りを所定ビット遅延させるも
のであり、その出力信号は出力端子Ｆを介して後段のデ
ィジタル信号処理部（図示せず）へ導かれる。このデー
タ信号遅延回路１　ｉｋ第４図に示すように、縦続接続
された８ビツトのシフトレジスタ１−１．１−２．１−
３．１−４で構成することができ、各シフトレジスタ１
−１〜１−４のクロック端子ＣＫにクロック信号Ｈを印
加することにより、データ信号りを所定ビット遅延させ
る。

同期信号遅延回路２は、同期信号Ｅとクロック信号Ｈを
入力とし、同期信号Ｅを所定ビット遅延させるものであ
り、その出力信号Ｉは後述する水平同期信号発生回路８
に供給される。同期信り遅延回路３は、水平同期信号発
生回路８の出力信−弓■とクロック信号Ｈに基づいて、
水平同期信号発生回路８の出力信号Ｉを所定ビット遅延
させるものである。

これらの同期信号遅延回路２，３は第５図に示すように
、８ビツトのシフトレジスタ２−１゜２−２．２−３．
とＤ型フリップフロップ２−４゜３−１を縦続接続した
もので構成され、各シフトレジスタ２−１〜２−３、Ｄ
型フリップフロップ２−４．３−１のクロック端子ＣＫ
にクロック信号７Ｈを供給し、シフトレジスタ２−１の
ＡＢ入力端子に同期信号Ｅを供給することにより、Ｄ型
フリップフロップ２−４．３−１の図示の端子から出力
信号Ｉ　（１１とＩ２とＩ３）と出力信号Ｋを出力する
ものである。々お、この実施例では２つの同期信号遅延
回路２，３を用いているが、これら全体でひとつの同期
信号遅延手段を構成している。要するにデータ信号遅延
回路１と同期信号遅延回路２，３の遅延段数を等しくシ
、これらで後述する水平同期信号の誤り訂正に必要な時
間だけデータ信号と同期信号を遅延させればよい。

ミュアティング制御回路４は、水平同期信号発生回路８
の出力信号工を同期信号遅延回路３を介して得だ水平同
期信号Ｋを入力とし、水平同期信号発生回路（後述する
ようにミューティング制御信号発生回路としての機能も
含まれている）８の出力するミューティング制御信号り
に基づいて上記入力信号Ｋを断続制御するものであり、
その出力信号は出力端子Ｇを介して後段のディジタル信
号処理部へ導かれ、前述の出力端子Ｆからのデータ信号
の再生処理に使用される。このミューティング回路４は
、水平同期信号の位置がデータ信号との相対関係におい
て正規の位置から著しく変化している場合に、この誤っ
た水平回期信号を遮断してディジタル信号処蝉部へ伝送
され々いように制御し、それ以外のときには正しい、あ
るいは正しく訂正された水平同期信号をディジタル信号
・処このミューティング回路４は、第６図に示すように
、水平同期信号発生回路８の出力信号Ｌ（Ｌｌ。

Ｌ２．Ｌ３）全入力とするＮＯＲゲ−−）４−１．と、
そ−の出力を反転するインバータ４−２と、同期信号遅
延回路３の出力する同期信号にとイ／バータ４−２の出
力信号を入力とするＡＮＤＮＯゲート３とで構成されて
おり、各ゲー）４−１．４−２゜４−３から出力信号Ｇ
、Ｔ　、Ｍが出力される。

データ信号開閉回路５は、データ零検出回路１４の出力
信号Ｐ１水平同期信号幅検串回路１６の出力信号０、連
続ミューティングカウンタ回路１６の出力信号Ｎにより
、データ信号りを開閉制御するものである。具体的には
第７図に示すようにＮＯＲゲ−）５−１と、ＯＲゲート
６−２とで構成され、上記出力信号Ｐ、Ｏ，Ｎのいずれ
か１つでも満足しないとＮＯＲゲート５−１が開かず、
データ゛信号りを通過させないように制御する。いいか
えれば、第２図ａ、ｂ、ｃから明らかなように正しいＰ
ＣＭ信号フォーマット通りであれば水平同期信号幅（ｉ
−ｊの区間）が１３ビツト、その始端ｉとデータ同期信
号までの区間のデータはすべて零であるから、これを水
平同期信号幅検出回路１６、データ零検出回路１４で検
出し、これらがフォーマット通りであればデータ信号開
閉回路を開いてデータ信号りを通過させ、正しくないと
きには遮断することにより、後段でのデｉり同期信号の
検出を行なうかどうかをゲート制御するものである。な
お、連続ミューティングカウンタ回路１６は、ミューテ
ィング回路４からの信号Ｍに基づき１１．連続してデー
タ信号開閉回路６がデータ信号りを遮断しなｐよう、デ
ータ信号開閉［り路６、を開くように制御するだめのも
のである。

上記データ零検出回路１４、水平同期信号幅検出回路１
６、連続ミューティングカウンタ回路１６は、入力され
たデータ信号および同期信号に基づいて、入力されたＰ
ＣＭ信号がＰＣＭ信号フォーマット通りであるか否かを
検出するＰＣＭ信号フォーマット検出手段を構成してお
り、上記各回路１４．１５．１６はそれぞれ第１ｅ図、
第１７図、。

第１８図のような回路で構成できる。

第１６図において、１４−１は単安定マルチバイブレー
タ、Ｒ１４−１ｔ　０１４−１はその時定数を決める抵
抗及びコンデンサ、１４−２．１４−３はＯＲゲート及
びＮｏＲＯＲゲート４−４はＤ型フリフプフロップ、１
４−５，１４−６はフリップフロップを構成するＮＯＲ
ゲートであゐ。

第１７図において、−１５−１は単安定マルチパイブレ
メータ、Ｒ１５−１１０１５−１はその時定数を決定す
る抵抗及びコンデンサ、１５−２はインバータ、１５−
３，１φ−４はＯＲゲート及びＮＯＲ，１５−６はＤ型
フリップフロップ、１６−６．１６叫７はフリップフロ
ップを構成するＮＯＲゲートである。

第１８図において、１６−１はＡＮＤゲート、１６−２
．１６−３は単安定マルチバイブレータ、Ｒ１８−１１
０１６−１１Ｒ１６−２’ｌ　０１６−２はその時定数
を決める抵抗及びコンデンサである。

データ同期信号検出回路６（第３図）は、データ信号開
閉回路６の出力信号Ｑの中のデータ同期信号（”１０１
０″″）を検出するものであり、具体的には第８図に示
すようにＤ型フリップフロップ回路６−１〜．．６−７
とＮＯＲゲ−）ｓ−４ｆ構成することができる。

水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路７は、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出力する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（ｉＬ−ｍまたは
ｉ　−ｍ　）が正しいビット数であるか否か、誤ってい
る場合にはどの程度誤っているかを判定するものであり
、具体的には第９図のような回路で構成できる。

第９図において、７−１はＯＲゲート、７−２゜７−３
はフリップフロップを構成するＮＯＲゲート、７−４は
単安定マルチバイブレータ、Ｒ７−ＩＣ７−１はその時
定数を決める抵抗及びコンデンサ、７−６はＮＯＲゲー
ト、７−６、−７−１０はＤ型フリップフロップである
。これらのＤ型フリップフロ、ｔＩプアー６〜７−１０
はカウンタを構成しておりＵ１〜Ｕ８からカウント結果
が出力され、これが水平同期信号発生回路８に伝送され
るパ。

水平同期信号発生回路８はミ判定回路７での判定結果に
基づいて、正しいときには正しい捷まの水平同期信号■
を発生し、誤ってい−るときには正しく訂正した水平同
期信号■を発生する水平同期信号発生回路であり、訂正
可能な範囲を＋１ビツトとした場合には第１０図のよう
な回路で構成できる。なお、前述のようにこの実施例に
おいて水平同期信号発生回路８はミューティング制御信
号Ｌ（Ｌｌ、Ｒ２：Ｒ３）を発生する機能も備えている
。

第１０図において、８−１　、８−２　、８−３は、判
定回路７からの信号Ｕ（Ｕ１〜Ｕ８）を入力とじ、それ
ぞれ水平同期信号が正しい・位置から＋１ビツトずれて
いるとき、正しいとき（０ビツトずれて２いるとき）、
−１ビツトずれているときを検出するＮＯＲゲー）、８
−４〜８−６はＤ型フリップフロップ、８−７．８−８
はＮＯＲゲート及びＯＲゲート、８−９は単安定マルチ
バイブレータ、Ｒ８−１１０８−１はその時定数を決め
る抵抗及びコン。

デンサ、８−１ｏ〜８−１３はトライステートゲート回
路、８−１４はインバータ回路である。

制御ブロック検出回路９は、クロック信号Ｈとデータ信
号りと後述する垂直同期信号等化パルス信号制御回路１
２の出力Ｙを入力として、第１図に示した制御ブロック
を検出するものであり、具体的には第１１図のような回
路で構成できる。第１１図において、９−Ｈ２〜９−５
．９−９はＤ型フリップフロップ、９−１１は４ビツト
シフトレ、ジスタ、９−１２は単安定マルチバイブレー
タ、Ｒ９−１ｔＣ９−１はその時定数を決定する抵抗及
びコンデンサ、９−１はＯＲゲ−）、９−６．９−７゜
はエクスクル−シブＯＲゲート、９−８はＮＯＲゲート
である。

データブロック制御回路１ｏは、上記制御ブロック検出
回路９の出力Ｗと、クロック信号Ｈと、垂直同期信号検
出回路１１からの垂直同期信号Ｘを入力として、前述の
水平同期信号発生回路８の制御信号Ｖ及び制御回路１２
の制御信号Ｚを出力するものであり、第１２図のように
、フリップフロップを構成すルＮＯＲケ−）　１０−１
．１０−２を、ＯＲゲート１ｏ−３と、インバータ１０
’−４と、Ｄ型フリップフロップ１ｏ−６で構成できる
。

上記制御ブロック検出回路９とデータブロック制御回路
１ｏは、訂正処理する水平同期信号が第１図に示したデ
ータブロックの信号のみであるから、データブロックに
おいてのみ水平同期信号の訂正処理を行ない、その他の
期間では訂正処理゛素行なわないようにすることによっ
て、誤動作を防止するために設けた・ものである。

垂直同期信号検出回路１１ｄ１第１図に示し・た垂直同
期信号を検出するものであり、具体的にけ第１３図のよ
うな回路で構成できる。第１３図において、１１−１は
４ピツトカウンタ、１１−３゜１．１−６はＤ型フリッ
プフ、凸ツブ、１１−６は単安定マルチバイブレータ、
Ｒ１１−１１０１１−１はその時定数を決定する抵抗及
びコンデンサであり、第１図ｃ、ｄに示した垂直同期信
号部の長さを検出して検出出力Ｘを出力するものである
。

垂直同期信号等化パルス信号制御回路−１２は、第１図
に示した垂直同期信号及び等化パルス信号を検出し、上
記制御ブロック検出回路９及び水平同期信号検出回路１
３を制御する信号Ｙを出力するものであり、具体的には
第１４図のような回路で構成できる。第１４図において
１２−１．１２−２はフリップフロップを構成するＮＯ
Ｒゲート、１２−３は単安定マルチパイプレーク、Ｒ１
２−１ｐ１゜−１はその時定数を決定する抵抗及びコン
デンサである。

水平同期信号検出回路１３は第２図に示す水平、同期信
号を検出するもので、具体的には第１６図に示すように
ＯＲゲート１３−１、シフトレジスタ１３−２、その出
力の論理和をとるＯＲゲート１３−４と、インバータ１
３−３で構成することができ、ＯＲゲート１３−４から
水・平同期信号検出出力Ｔが判定回路７、データ零検出
回路１４、水平同期信号幅検出回路１５、水平同期信号
発生回路８に供給される。

次に上記実施例の動作を説明する。

入力端子Ａ、Ｂに印加されたデータ信号及び同期信号は
それぞれデータ信号遅延回路１及び同期信号遅延回路２
に供給され、て所定時間遅延される。

一方データ信号りはデー゛タ信号開閉回路６ＯＮＯＲゲ
ート６−１にも供給される。そしてＰＣＭ信号フォーマ
ット検出手段１４〜１６でＰＣＭ信号７オーマツト通り
の信号であると判断された場合には、それらの出力Ｎ、
Ｏ，Ｐがすべて“０”になり、ＯＲゲート５−２の出力
は°゛０”になる。

このためＮＯＲＯＲゲート１３１が開き１、データ信号
りが出力Ｑとして出力される。Ｎ、Ｏ，Ｐのいずれか１
つで（“１″になるとＮｏＲゲーデー−１が閉じ、デー
タ信号りは遮断される。

このデータ信号開閉回路５の出力Ｑは、第８図に示すよ
うにデータ同期信号検出回路６のＤ型フリップフｊロッ
プ６−１に供給され、３個のＤ型フリップフロップ６−
１〜６−３とＮＯＲゲート６−４の働きにより、入力さ
れたデータ信号Ｑの中のデータ同期信号（”１ｏ１０”
）を検出し、データ同期信号Ｒを出力する。

このデータ同期信号Ｒは、第９図に示す判定回路７のＯ
Ｒゲート７−１に供給され、水平同期信号検出回路１４
の出力する水平同期信号Ｔの立上りからデータ同期信号
Ｒが入力されるまでの期間ＮＯＲゲート７−５を開き、
クロック信号Ｈをカウンター７−６〜７−１０へ導くこ
とにより、水平同期信号Ｔからデータ同期信号Ｒまでの
期間をカウントする。そのカウント結果はＵ１〜Ｕ８の
Ｕ信号に蓄積されているｂなお、ξ信号は水平同期信号
Ｔからある期間後、即ち１０１０″のデータ同期信号が
検出されるべき期間後に発生する信号で、上記カウンタ
７−６〜７−１０をリセットさせる信号である。

上記ビット判定回路７の出力信号Ｕは第１ｏ図の水平同
期信号発生回路のＵ１〜Ｕ８へ供給され、正規のＰＣＭ
フォーマットに対して水平同期信号が一１ピットずれて
いる場合をＮＯＲゲート８−１によって正規の水平同期
信号の場合をＮＯＲゲート８−２によって、正規のＰＣ
Ｍフォーマットに対して水平同期信号が＋１ビツトずれ
ている場合を８−３によってそれぞれ検出し、これらの
ＮＯＲゲートｇ−１〜８−３ｅ出カが第９図に示す信号
Ｓをクロック信号としてフリップフロップ８−４〜８−
６に蓄えられる。なお、信号Ｓけデデタ同期信号Ｒ印加
時に０”から”１”になる信号である。

この動作を更に詳しく説明すると、例えば−１ビツトず
れている場合、ＮＯＲゲート８−１の出力が′１１′と
なり、ＮＯＲゲート８−２．８−３の出力は“ｏ’であ
るため、フリップフロップ１８−４の出力量が°０′と
なり、トライステートゲート回路８−１０が開き′、１
１　　が１へ出力される゛。当然この場合、フリップ７
０ツブ８−５の出力量、フリップフロップ８−６の出力
向がパ１”であるため、トライ・ステートゲ゛−ト回路
８−１１８−１２は閉じている。なお、トライステート
ゲート回路８−１０〜８−１３が閉じているということ
は、これらのトライステートゲート出力がフローティン
グラインになっていることを意味している。−１ビツト
ずれている場合、第６図で示したようにＮＯＲゲート４
−１の入力信号Ｌ１が１”であるため、Ｍｌ”○”、よ
ってγはパ１”となりトライステートゲート回、路８−
１３は閉じている。同様の動作によって０ビツトずれて
いる場合（正しい場合）にはＩ２がエヘ出力され、＋１
ビツトずれている場合にはＴ３が１へ出力される。

ＮＯＲゲート８−７、ＯＲゲート８−８はフリップ７０
ツブ８−４〜８−６のクリア端子、プリセット端子へ印
加する信号を発生させる。

このようにして発生さねた水平同期信号発生回路出力信
号工は、前述の第５図に示した同期信号遅延回路３の■
へ印加され、Ｄ型フリップフロップ３−１によって遅延
され、信号にとして出力される。この信号には第６図の
ＡＮＤゲート４−３の一方の入力端に印加される。−力
筒１０図に示す信号Ｌ１．Ｌ２．Ｌ３　は第６図に示′
すミューティング回路４のＮＯＲゲート４−１の入力端
に印加される。ここでＬｌ、Ｌ２．Ｌ３　　のいずれが
１つが”１”のとき、すなわちデータと同期信号の関係
が±１１ビツト内でずれるか、または子しい場合、その
出力Ｍは”ｏ″′となる。するとγは“１１であり、Ａ
ＮＤゲート４−３が開いて信号Ｋがそのｉｔ信信号表し
て出力され、訂正された、あるいは正しい水平同期信号
がそのま捷、信号Ｇとして出力される。もし、Ｌｌ、Ｌ
２．Ｌ３が全てｏ″の場合、。

′すなわち、デー多と同期信号の関係が±２２ビツト上
ずれている場合、Ｍが１”、γが′°０＃となり、信号
Ｇは常に”０”となり、信号Ｋをミューティングする。

第１１図に示す制御ブロック検出回路９のＯＲゲート９
−１には、データ信号発生回路１８からのデータ信号り
と、垂直同期信号、等化パルス信号制御回路１２からの
出力化、号Ｙとが入力され、制御、ブロック内にＰＣＭ
フォーマット、規格で決められて入っているＴ１１ｏｏ
”ビットパターンをクロック信号Ｈに基づいてフリップ
フロップ９−２〜９−５及び゛ゲート回路９−６〜９−
８及びフリップフロップ９−９、ゲート回路９−９によ
り検出シ、′その”１１’ＯＯ”パターンのくり導えし
をカウンタ９−１．１で検出し、その出力を単安定マル
チバイブレータ９−１２へ入力し、出方信号Ｗを得る。

第１２図はで一タブロック制御回路１ｏを示すものであ
り、前述の制御ブロック検出回路９の出力信号Ｗと後述
の垂直同期信号検出回路１１の出力ｘとを入力とし、Ｎ
ＯＲゲート１０−１．１０−２で構成されたフリップフ
ロップを動作させる。ｖｌ。

ｖ２は○Ｒゲー）１０−３の出力信号であり、垂直同期
信号入力時にＸが１”となり、ｖｌが１”、ｖ２が”ｏ
”となる。この状態は信号Ｗが印加されるまで続き、第
１０図に示す水平同期信号発生回路８が、ＰＣＭ信号中
のＰＣＭデータ信号部においてのみ動作するようにした
ものである。

第１３図に示す垂直同期信号検出回路１１は、クロック
信号Ｈ及び入力端子Ｂに印加される同期信号Ｂ（これは
同期信号発生回路１９の出力信号Ｅでもよい）を入力と
して、第１図ｃ、ｄに示す垂直同期信号の”０”期間を
計数することにより垂直同期信号の検出を行なっている
。１１−１は”　ｏ　’期間カウンターであり、単安定
マルチバイブレータ１１−ｓ、Ｄ型フリップフロップ回
路１１−６により、一度垂直同期信号を検出するとその
検出をゲート１１−７の出力で閉じるよう構成している
。

第１４図に示す垂直同期信号、等化パルス信号制御回路
１２は前述の垂直同期信号検出回路１１の出力信号Ｘと
、データブロック制御回路９の出力信号とを入力として
、上記信号Ｘ入力端一定時間信号Ｙを発生させるもので
ある。

第１５図に示す水平同期信号検出回路１３は、前述の信
号Ｙと同期信号Ｅとを入力とするＯＲゲート１３−１の
出力信号をフリップフロップ１３−２へ印加し、水平同
期信号をクロ２り信号Ｈで計数処理し、水平同期信号検
出出力Ｔを発生するものである。なおデータブロック期
間は信号Ｙが“０”となり、計数を行なわない。

第１６図に示すデータ零検出回路１４は、水平同期信号
検出出力Ｔで単安定マルチバイブレータ１４−１を動作
させ、第２図に示すｍ１ビット位置まで単安定マルチバ
イブレータ１４−１から出力σを出力し、その期間、デ
ータ信号゛Ｅとクロッり信号Ｈとにより、データが零で
ある時にはｏＲゲデー１４−２の出力を°゛０”とし、
Ｄ型フリップフロップ１４−４の出力Ｑを°０”とする
。その後、データ同期信号検出信号ξが第９図に示す判
定回路１７から印加される。その結果、上記の如く、デ
ータが水平同期信号検出出力Ｔがら判定回路出力ξまで
零であると、出力Ｐはパ０″となり、もし、その期間に
データが１”になる部分゛があると、Ｄ型フリップフロ
ップ１４−４の出力Ｑは′１′となり、出力Ｐは”１・
１となる。

第１７図に水す水平同期信号幅検出回路１６は、単安定
マルチバイブレータ１６−１により、水平同期信号検出
出力Ｔが発生してから第２図にｊで示す期間まですなわ
ち第２図のｉ−ｊの期間単安定マルチバイブレータバー
１の出力心を“０”にし、その期間、同期信号Ｅ及びク
ロック信号ＨをＯＲゲー）１５−３、ＮＯＲゲ−ト１５
−４に印加させる。上記ｉから５までの期間“０′であ
ると、Ｄ型フリップフロップ１５−６のＤ入°力は“０
”となり、信号ξが印加されている間、出力○は”〇二
となる。

一方、もし、上記ｉからｉまでの期間水平同期信号の幅
が足りなく、“１”であると、Ｄ型フリップフロップ１
６−５のＤ入力はパ１”となり、出力０は”１”となる
。なお、ここではｉから５までを水平同期信号の幅とし
て検出しているが、ｊよりも数ビット短かく設定しても
実際には問題無い。

第１８図に示す連続ミューティングカウンタ回路１６は
、第６図に、示すミューティング回路４か゛らの信号Ｍ
が”１′として印加された後、約１水平期間後に単安定
マルチバイブレータ１６−３の出力Ｑを“０”にする。

これにより、次の水平期間では出力Ｎが′ｏ′となる。

したがってミューティング回路４からの出力Ｍが１”の
期間が２回連続しても、信号Ｎは１回目の１水平期間の
み′″１”になるが次の１水平期間では“０′になる。

なお、上記実施例では水平同期信号とデータ同期信号の
間が±１ビットずれているときに訂正を行ない、±２ビ
ット以上ずれたときにミューティングをかけるようにし
たが、たとえば第１０図に示すＮＯＲゲート８−１〜８
−３の数を増やし、これに応′じてＤ型フリップフロッ
プ８−４〜８−６の数を増やすなどすれば、±２ビッー
ト以上ずれだ場合の訂正も容易に行なえる。このような
回路変更は当業者にとって自明であるから、ここでの詳
しい説明は省略す為。

壕だ、上記実施例では６２６本ラインのＮＴＳＣ方式の
標準テレビジョン信号に準拠したＰＣＭ信。

号について説明したが、６２６本ラインのＰＡＬ。

ＳＥＣＡＭ方式の標準テレビジョン信号に準拠したＰＣ
Ｍ信号についても、同様に実施できることはいうまでも
ない。

以上のように本発明は標準テレビジョン信号に準拠した
ＰＣＭ信号中のデータ信号の伝送路に挿入されたデータ
信号開閉回路と、上記ＰＣＭ信号・中の水平同期信号と
データ信号とが所定のフォーマット通りであるか否かを
検出するＰＣＭ信号フォーマット検出手段とを備え、上
記ＰＣＭ信号フォーマット検出手段の出力で上記データ
信号開閉回路を制御し、上記水平同期信号とデータ信号
とが所定のフォーマット通りであるときのみ上記データ
信号開閉回路を開いて上記データ信号を通過させるよう
にしだもあであるから、再生されるＰＣ￥信号が所定の
フォーマットからずれたときにデータ信号が後段に伝送
されるのを阻止し、同期誤りによる雑音の発生を確実に
防止することができる。

【図面の簡単な説明】

第１図ａ−ｄ、第２図ａ−ＣはＰＣＭ信号のフォーマッ
トを示す図、第３図は本発明の一実施例を示すブロック
図、第４図〜第１８図は第３図の各部の具体構成を示す
ブロウク図である。１・・・・・・データ信号遅延回路、２，３・・・・・
・同期信号遅延゛回路、４・・・・・・ミューティング
回路、６・・・・・・データ信号開閉回路、６・・・・
・・データ同期信号検出回路、７・・・・・・判定回路
、８・・・・・・水平同期信号発生回路及びミューティ
ング制御化り・発生回路、９・・・・・・制御ブロック
検出回路、１０・・・・・・データブロック制御回路、
１１・・・・−・垂直同期信号検出回路、１２・・・・
・・垂直同期信号、等化パルス信号制御回路、１３・・
・・・・水平同期信号検出回路、１４・・・・・・デー
タ零検出回路、１５・・・・・・水平同期信号幅検出回
路、１６・・・・・・連続ミューティングカウンタ回路
、１７・・・・・・クロック再生回路、１８・・・・・
・データ信号発生回路、１９・・・・・・同期信号発生
回路。代理人の氏名　弁理士　中　尾　敏　男　ほか１名１６
図４Ｉｓ８図

Claims

【特許請求の範囲】

標準テレビジョン信号に準拠したＰＣＭ信号中のデータ
信号の伝送路に挿入されたデータ信号開閉回路と、上記
ＰＣＭ信号中の水平同期信号とデータ信号とが所定のフ
ォーマット通りであるか否かを検出するＰＣＭ信号フォ
ーマット検出手段とを備え、上記ＰＣＭ信号フォーマッ
ト検出手段の出力で上記データ信号開閉回路を制御し、
上記水平同期信号とデータ信号とが所定のフォーマット
通りであるときのみ上記データ信号開閉回路を開いて上
記データ信号を通過させるようにしたことを特徴とする
ＰＣＭ録音再生装置。