JP3345130B2 - データ送受信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ伝送システムに
係り、特にセクタ等の一単位で構成されるバーストデー
タのシリアル伝送装置に関する。

【０００２】

【従来の技術】一般的に、データ伝送の方式として、伝
送データをパラレルに伝送するパラレル伝送方式と、伝
送データを時系列的に並べてシリアルに伝送するシリア
ル伝送形式がある。

【０００３】シリアル伝送は、データの転送を要する時
間がパラレル伝送に比べて長くなるという欠点はある
が、一本のデータ伝送ラインのみで全てのデータを伝送
できるという点で優れており、ノイズや伝送による遅延
に対しても対処し易い。

【０００４】一方、パラレルデータ伝送は、一情報を一
挙に転送できるため伝送に要する時間が短くて済み、送
信側、受信側それぞれの処理速度におけるデータ処理効
率を上げることが出来る。しかし、処理するビット分だ
け伝送ラインが必要になるためコストがかかり、また、
伝送ラインが長い場合はデータ遅延の悪影響やノイズ対
策の必要性が高く、概して長距離伝送には向かないとい
える。

【０００５】ディジタル回路設計をする上では、上記伝
送方法毎の特性に応じて、パラレル伝送か、シリアル伝
送かを使い分けることになる。例えば、同一の回路基板
内のように比較的距離の短い場合は信号処理のしやすい
パラレル伝送を採用し、ある装置から別の装置への伝送
のように比較的距離の長くなる場合には伝送ラインが少
なくて済むシリアル伝送を用いる、というように使い分
けがなされるのである。そして、上記のようなシリアル
伝送とパラレル伝送とが混在する装置では、各データに
よる時間的なズレを調整し、同期を取るための緩衝用メ
モリが必須になるのである。

【０００６】従来、上記緩衝用メモリにはビット当たり
の単価が安く容量を大きくできるダイナミックＲＡＭ
（ＤＲＡＭ：Dynamic-RAM ）を用いることが多い。

【０００７】

【発明が解決しようとする課題】ところが、上記ダイナ
ミックＲＡＭはデータの内容を保持するためにその構造
上定期的にデータの内容を再書き込みするいわゆるリフ
レッシュ動作が必要になり、このダイナミックＲＡＭを
バッファメモリとして使用した場合、そのリフレッシュ
動作期間中はデータ伝送が出来なくなる。

【０００８】一方、データ受信側では、シリアル伝送さ
れるデータに位相同期させたクロック信号を生成し、こ
のクロック信号に従って伝送データの取り込みを行うと
いう構成を採るが、上記のようにデータ送信側から送ら
れる伝送データ中にダイナミックＲＡＭのリフレッシュ
動作でデータ伝送が途絶える期間があると、位相同期が
取れなくなって同期が乱れ、リフレッシュ動作終了後に
再びデータが伝送されて来ると位相同期が取れるまでデ
ータを取り込めなくなる、という問題が生じた。

【０００９】すなわち、このことを具体的に説明する
と、ＤＲＡＭのリフレッシュタイミングはメモリデバイ
スの容量等により個別に規格が定められており、例え
ば、１ＭビットＤＲＡＭではリフレッシュ期間が８〔m
s〕で、全部で５１２の行アドレスに対しリフレッシュ
動作を行うことになる。従って、８〔ms〕毎にＣＡＳ信
号のクロック周期掛ける行数分の期間である約７２〔μ
sec 〕は、リフレッシュ動作のためにＤＲＡＭが占有さ
れてしまい、メモリ内容の読み書きが出来なくなるので
ある。

【００１０】上記問題点に鑑み、第１の発明の目的は、
シリアル伝送データが途絶える期間があっても、周期成
分を有する所定の信号を挿入し位相同期を取り得るデー
タ送信装置を提供することにある。

【００１１】また、第２の発明の目的は、第１の発明に
よるデータ送信装置から送られてくるシリアル伝送デー
タにより、情報データが有効でない場合でも位相同期を
取り得る一方、情報データか位相同期用の周期データで
あるかを確実に識別出力するデータ送受信装置を提供す
ることにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
には、データ伝送側ではＤＲＡＭのリフレッシュ期間等
によるデータ読出しが不能な期間に、一定周期を有する
特定のパターンデータを切換伝送し、受信側における位
相確保上の便宜を図るようにすればよい。

【００１３】具体的には、第１の発明は、パラレル形式
の転送データをシリアル形式に変換して転送するデータ
送信装置において、転送すべき転送データを監視するこ
とで転送データが有効か無効かの状態を検出して状態を
示す検出信号を発生する検出信号発生手段と、一定周期
信号を生成するパターン信号生成手段と、転送データ及
び一定周期信号をシリアル形式へと変換するパラレル−
シリアルデータ変換器と、検出信号に基づいて転送デー
タ又は一定周期信号を択一的に出力するデータ選択手段
と、検出信号に基づいて転送データ又は一定周期信号の
何れか一方のみを自己同期式変調する変調手段とを備え
て構成される。

【００１４】また、第２の発明は、シリアル形式の伝送
データによりデータ送信装置およびデータ受信装置の間
で送受信を成すデータ送受信装置において、請求項１の
データ送信装置を有し、データ受信装置は、伝送データ
により同期信号を生成する同期信号発生器と、伝送デー
タをパラレル形式の復調データに変換するシリアル−パ
ラレル変換器と、シリアル−パラレル変換器により変換
された復調データ及び同期信号を入力し、同期信号に対
応する復調データの論理状態の相関関係に基づいて、復
調データのうち自己同期式変調が成された部分に該当す
る復調データを判別出力する変調方式検出手段と、を備
えて構成される。

【００１５】

【作用】上記第１の発明によれば、検出手段は、転送す
べき転送データが有効なデータか否かを監視し、転送デ
ータが有効か無効かを信号の論理レベル等で示す検出信
号を発生する。一方、パターン信号生成手段は一定周期
信号を生成し、パラレルシリアル変換器は、これら転送
データ及び一定周期信号をシリアル形式へと変換する。
また、前記検出信号に基づいて、データ選択手段がこれ
ら転送データ又は一定周期信号を択一的に出力する一
方、変調手段でも、この検出信号に基づいて転送データ
又は一定周期信号を選択的に自己同期式変調する。よっ
て、最終的に常に周期成分を含んだ伝送データが送出さ
れる。

【００１６】また、第２の発明によれば、請求項１のデ
ータ送信装置によって一部自己同期式変調が成された伝
送データが受信されると、同期信号発生器（例えば、Ｐ
ＬＬ等）は、伝送データに基づいて同期信号を生成し、
一方、シリアル−パラレル変換器は伝送データをパラレ
ル形式の復調データに変換する。そして、変調方式検出
手段は、シリアル−パラレル変換器により変換された復
調データ及び同期信号を入力し、自己同期式変調された
復調データであれば、同期信号の１ビット毎にデータの
論理が反転することを利用して各ビットの状態を調べる
ことにより、復調データのうち自己同期式変調かそれ以
外のデータ（例えば、ＮＲＺ信号等。）かを判定し、そ
の結果によって復調データを判別出力することが出来
る。

【００１７】

【実施例】本発明のデータ送受信装置による好適な実施
例を図面に基づいて説明する。 （ｉ）第１実施例 本願発明の第１実施例は、例えば、ＣＤ等の再生装置に
関し、記録媒体である光ディスクから読出されたＲＦ
（Radio Frequency ）信号を復調してディジタルデータ
に変換し、それを更にディジタルオーディオ信号に復調
するために復調手段にシリアルデータ伝送を行うという
動作をし、その伝送の際のデータ自体が途切れた場合に
クロックラン信号という一定周期信号を伝送するもので
ある。

【００１８】第１実施例のデータ送受信装置の構成を図
１乃至図３に示す。図１に示すシステムの全体形は、Ｒ
Ｆ信号をディジタルデータに変換して距離の離れたデー
タデコードボード２に伝送するためのＲＦ再生ボード１
と、ＲＦ再生ボード１から伝送されてきたディジタルデ
ータを復調し、オーディオ信号へのデコードを行うデー
タデコードボード２と、により構成される。

【００１９】ＲＦ信号は、通常ＥＦＭ変調の様な符号化
がなされ、誤り訂正のための冗長ビットが付け加わった
ディジタル信号を変調したものであるため、必要な信号
（例えばオーディオ信号）を得るまでにはいくつかの復
調ブロックを経る必要がある。ＲＦ再生ボード１は、こ
れら各処理を行うための最初のブロックに相当し、ＲＦ
信号を最も単純なディジタル信号であるＮＲＺ（Non Re
turn to Zero）信号に変換する復調器１１と、ＤＲＡＭ
１３を制御してＤＲＡＭ１３への復調データの読み書き
を行い、同時に情報データの誤り訂正を行うメモリコン
トローラ部１２と、誤り訂正された情報データを格納し
パラレル／シリアル変換用のバッファとして作用するＤ
ＲＡＭ１３と、ＤＲＡＭ１３を介して与えられるパラレ
ルデータをシリアル転送に適したディジタルデータ形式
であるバイフェーズ（Bi-phase）信号へ変調するための
データ変調回路１４と、を備えて構成される。

【００２０】バイフェーズ信号は、ダイパルス（dipuls
e ）とも呼ばれ、負正又は正負の２種類のパルスを、
‘０’又は‘１’の信号に対応させる変調方式で、位相
により‘０’と‘１’とを区別する。データに同期クロ
ック成分を含ませて同時に伝送できるため、自己同期式
変調とも呼ばれる変調方式である。

【００２１】データデコードボード２は、ＲＦ再生ボー
ド１から転送されてきたシリアル形式のバイフェーズ信
号を、元のＮＲＺ信号へと復調すると共に、パラレルデ
ータに変換して次のブロックへ供給するデータ復調回路
２１を備えて構成される。

【００２２】図２に、ＲＦ再生ブロックのメモリコント
ロール部１２、ＤＲＡＭ１３、及びデータ変調回路１４
からなるＲＦ再生ボード１の主要部を示す。メモリコン
トロール部１２は、基準発振素子である水晶振動子Ｘの
発生する基準発振を内部カウンタで分周・成形しクロッ
ク信号としてブロック各部に供給するリファレンスクロ
ック発生器１２３と、リフレッシュ信号発生器１２２か
ら供給されるリフレッシュ信号ＲＥＦ及びクロック信号
からＤＲＡＭ１３への各種のアクセスタイミング信号を
発生し、また、ＤＲＡＭ１３から出力される情報データ
出力のタイミングに同期したＡＣＫ信号をゲート１２１
に供給するメモリコントローラ１２０と、クロック信号
をカウントしてリフレッシュ動作が必要な時間間隔でＤ
ＲＡＭ１３のリフレッシュ動作を行うためのリフレッシ
ュ信号ＲＥＦを発生するリフレッシュ信号発生器１２２
と、を備えて構成される。

【００２３】なお、ＤＲＡＭにおけるリフレッシュ動作
は方式を選ぶものではなく、ＲＡＳオンリ・リフレッシ
ュ、ＣＡＳビフォアＲＡＳリフレッシュ、ヒドンリフレ
ッシュ等いずれでもよい。

【００２４】データ変調回路１４は、メモリコントロー
ラ１２０が発生したＡＣＫ信号によりＤＲＡＭ１３から
読出された８ビット信号をラッチするフリップフロップ
１０１と、タイミング信号発生器１１０が発生するＣＲ
Ｃタイミング信号及びＡＣＫ信号の論理和をとるゲート
１２１と、通常Ｈレベル信号をワードクロック発生器１
０８及びＯＲゲート１１１に供給し、Ｌレベル信号が続
く場合にはＬレベル信号を出力するデータ転送検出器１
０２と、データ転送検出器１０２からＨレベルが供給さ
れている間はワード周期のクロック信号を発生するワー
ドクロック発生器１０８と、ワードクロック発生器１０
８から供給されるワードクロック信号を最大１セクタ
（２０５０カウント：２０４８カウント＋ＣＲＣ２カウ
ント）分計数して、その計数値をタイミング信号発生器
１１０へ出力するセクタワードカウンタ１０９と、セク
タワードカウンタ１０９の計数値を受けて、セクタフォ
ーマットに則ったタイミングで選択信号をセレクタ１０
７，１１２へ出力すると共にＣＲＣタイミング信号をセ
レクタ１０４、ゲート１２１，メモリコントローラ１２
０へ出力するタイミング信号発生器１１０と、ラッチさ
れたＤＲＡＭ１３の情報データに基づいてＣＲＣ演算を
行うＣＲＣ演算回路１０３と、ランパターンを発生する
ＲＵＮパターン発生器１０５と、セクタシンクパターン
を発生するセクタシンクパターン発生器１０６と、ＣＲ
Ｃタイミング信号及び選択信号に従って二者択一的に信
号やパターンを切換出力するセレクタ１０４，１０７
と、リフレッシュ動作等により有効データを送出しない
ときにバイフェーズ変調回路を制御しＮＲＺ信号として
出力するための制御信号を発生するゲート１１１と、ゲ
ート１１１の出力信号によりデータの選択出力を行うセ
レクタ１１２と、セレクタ１１２のデータをパラレルデ
ータからシリアルデータへ変換するパラレル／シリアル
変換器１１３と、バイフェーズ変調を行うバイフェーズ
変調器１１４、１１５と、を備えて構成される。

【００２５】図３はデータデコードボード２におけるデ
ータ復調回路２１の詳細なブロック図である。データ復
調回路２１は、送られてきたバイフェーズ信号の位相同
期をとり、バイフェーズ信号のビット周期の半周期の同
期信号を発生するためのＰＬＬ２１１と、ＰＬＬ２１１
の出力する同期信号に従って時間軸補正を行うフリップ
フロップ２０１と、シリアルデータをパラレルデータに
変換するシリアル／パラレル変換器２０２と、クロック
ラン信号を検出するＲＵＮ検出器２０３と、セクタシン
ク信号を検出するセクタシンク検出器２０５と、同期保
護を行うためのＡＮＤゲート２０４、ＪＫフリップフロ
ップ２０６，セクタワードカウンタ２０７、バイフェー
ズ識別回路２０９と、パラレルデータをラッチするデー
タラッチ２０８と、セクタの先頭のクロックラン信号で
クロック同期をかける４ビットカウンタ２１０と、を備
えて構成される。

【００２６】次に、第１実施例の動作を図２乃至図３の
構成図及び図４乃至図５のタイミングチャートに基づい
て説明する。まず、データの伝送側である図２のＲＦ再
生ボードから説明する。

【００２７】前提の手順として、復調器１１にてＮＲＺ
信号に変換された８ビットの情報データがＤＲＡＭ１３
に入力され、メモリコントローラ１２０が所定のタイミ
ングメモリ書き込みのための諸信号（ＲＡＳ、ＣＡＳ
等）をリファレンスクロック発生器１２３から供給され
るクロック信号に従って生成し、ＤＲＡＭ１３中には前
記情報データが所定のアドレスから順番に格納されてい
るとする。このＤＲＡＭ１３はＦＩＦＯ（first-in fir
st-out）機能を実現するＦＩＦＯメモリであっても、メ
モリコントローラ１２０によるアドレッシングによって
リングバッファ的な機能を実現するものであってもよ
い。さらに、入力した情報データの順番と出力する情報
データの順番とが同じであり、フレームメモリ等やデュ
アルポートメモリであってもよく、その場合設計が楽で
ある。

【００２８】さて、図４の時刻ｔ₀ において、セクタ情
報データの送信動作が始まる。まず、セクタ情報データ
の転送を始める前に、同期信号の役割を果たすセクタシ
ンクパターン信号を送信する必要がある。セクタシンク
パターン信号を伝送するときは、タイミング信号発生器
１１０の選択信号はＨレベルになり、セレクタ１０７が
‘Ｈ’側に、ゲート１１１を介してセレクタ１１２も
‘Ｈ’側になり、セクタシンクパターン発生器１０６に
て生成されたセクタシンクパターン信号がパラレル／シ
リアル変換器１１３を経て外部に伝送される（図４の
ｔ₀ 直後の‘Ｓ’２バイト）。

【００２９】次に、ＤＲＡＭ１３の情報データの転送が
開始する。ＤＲＡＭ１３において、メモリコントローラ
１２０の発生するＲＡＳ信号が立ち下がる時に行アドレ
スがラッチされ、次にＣＡＳ信号が立ち下がる時に列ア
ドレスをラッチし、所定のアクセス時間をおいて８ビッ
ト情報データがＤＲＡＭ１３の出力端子に現れる（図４
）。メモリコントローラ１２０は、８ビット情報デー
タ（第１データ‘０’）が出力され出力の安定した時間
（例えば、ＣＡＳ信号の立ち上がり時間等）に同期した
ＡＣＫ信号を出力している。セクタワードカウンタ１０
９がＣＲＣを付加するタイミングである２０４８までワ
ードクロック信号を数えるまでは、タイミング信号発生
器１１０の選択信号はＬレベルなので、ＯＲゲート１２
１の出力（図４）はＡＣＫ信号が出力されている。デ
ータ転送検出器１０２はこのＡＣＫ信号を監視してお
り、ＤＲＡＭ１３の出力信号及びＣＲＣデータが存在す
るときのみ、データ有効を示すＨレベル信号を出力する
（図４）。

【００３０】フリップフロップ１０１では、上記のＡＣ
Ｋ信号に同期してＤＲＡＭ１３から出力された情報デー
タがラッチされセレクタ１０４に送られる。セレクタ１
０４に供給されているＣＲＣタイミング信号は、１セク
タ分のワードデータが出力し終わったときのみＣＲＣ演
算回路１０３の出力を有効にし、それ以外の時はＬレベ
ルであるため、セレクタ１０４はＤＲＡＭ１３の情報デ
ータを出力している。セレクタ１０４を経たデータはセ
レクタ１１２で再びゲート１１１による選択信号（図４
）によって切り換えられる。データが有効期間中（情
報データが存在する場合）は、ゲート１１１の出力はＬ
レベルであるのでデータはセレクタ１１２で選択され
（図４）、パラレル／シリアル変換器１１３に供給さ
れシリアルデータとなる。そして、バイフェーズ変調器
１１４，１１５によってクロック成分を含んだ伝送デー
タとなり出力される。

【００３１】さて、リフレッシュ信号発生器１２２は、
クロック信号をカウントし、ＤＲＡＭ１３のためのリフ
レッシュ信号ＲＥＦを定期的に発生する（図４）。図
４では第７データ（‘６’）が出力された直後（時刻ｔ
₁ ）にリフレッシュ信号ＲＥＦが有効となる。すると、
メモリコントローラ１２０はこのリフレッシュ信号ＲＥ
Ｆが有効である期間（ｔ₁ 〜ｔ₂ ）、ＤＲＡＭ１３のリ
フレッシュ動作を行う。

【００３２】リフレッシュ動作に入る（ｔ₁ ）と、ＡＣ
Ｋ信号が出力されなくなり、データ転送検出器１０２は
情報データが無いと判断しＬレベルへ変化する。この信
号は選択信号としてゲート１１１でインバートされ、セ
レクタ１１２に供給されデータ選択を‘Ｈ’側に切り換
える。一方、セレクタ１０７ではＣＲＣ出力タイミング
以外は‘Ｌ’側に切り換えられてランパターン発生器１
０５の出力が選択されてセレクタ１１２に供給されてい
る。従って、セレクタ１１２では、リフレッシュ期間に
入るとランパターン信号が選択され（図４のｔ₁ 〜ｔ
₂ ）、パラレル／シリアル変換器１１３を経て、バイフ
ェーズ変調器１１４，１１５に入る。ところが、リフレ
ッシュ期間中はゲート１１１の出力はＨレベルでありゲ
ート１１４においてクロック成分による変調が禁止さ
れ、排他的論理和ゲート１１５にはクロック成分が供給
されなくなる。よって、情報データが有効でない期間は
バイフェーズ変調でないＮＲＺ信号であるクロックラン
信号が、シリアル伝送データＳＤとして出力されること
になる。

【００３３】そして、リフレッシュ期間が終了し
（ｔ₂ ）、ＡＣＫ信号が出力されると、再び次のデータ
（‘７’）からデータが出力されるようになり、バイフ
ェーズ変調器１１４，１１５も有効になる。その後は定
期的にリフレッシュ期間によるランパターン信号を挿入
させながらデータ伝送が続けられる。

【００３４】最後に、１セクタ分（２０４８データ）の
情報データが出力されると（ｔ₄ ）、セクタワードカウ
ンタ１０９がＣＲＣデータを出力するタイミング信号を
タイミング信号発生器１１０に出力し、ＣＲＣタイミン
グ信号の‘Ｈ’レベルがセレクタ１０４に供給され、セ
レクタ１０４からは、ＣＲＣ演算回路１０３によって演
算されたＣＲＣ符号が出力されることになる。

【００３５】以上が１セクタのデータ伝送動作であり、
伝送される１セクタデータは図５のようになる。則ち、
セクタの先頭にセクタシンクパターンＳが挿入されリフ
レッシュ動作中とデータが存在しない期間中にランパタ
ーンが送信される。そして、情報データとＣＲＣがバイ
フェーズ変調され、それ以外がＮＲＺ変調されている。

【００３６】さて、転送されたシリアル伝送データＳＤ
は、図３に示すデータ復調回路２１で、再びＮＲＺ信号
に戻される。以下、その動作を説明する。データ復調回
路２１に入力されたシリアル伝送データは、フリップフ
ロップ２０１とＰＬＬ２１１とにより位相補正がなさ
れ、伝送データに含まれる位相と同期した信号となる。
ＰＬＬ２１１の初段である位相比較器２１１ａにおいて
は、入力された伝送データとＰＬＬ２１１の出力波形と
が比較され、その位相差に応じる幅のパルスを発生す
る。このパルスはローパスフィルタ２１１ｂにて高周波
成分を除去されＶＣＯ２１１ｃに誤差信号として供給さ
れる。ＶＣＯ２１１ｃでは入力された電圧値に応じた周
波数でクロック信号を発振する。

【００３７】このクロック信号はバイフェーズ変調信号
のビット周期の半分の周期の信号であり、１ビットに対
し２クロックの信号が対応する。フリップフロップ２０
１では、このクロックによりバイフェーズ信号が１ビッ
トづつラッチされシリアル／パラレル変換器２０２に供
給される。シリアル／パラレル変換器２０２では、１デ
ータ分つまり１６クロック分のパラレルデータに変換さ
れ、各パターン検出器に供給される。

【００３８】ＲＦ再生ボード１において生成されるシリ
アル伝送データＳＤは、情報データが無い場合、ＮＲＺ
信号であるクロックラン信号が付加されており（図５
（ａ）Ｔ₀ 以前の‘Ｒ’）、ＲＵＮ検出器２０３はシリ
アルデータ中にクロックラン信号を検出するとＨレベル
を送出する。ＪＫフリップフロップ２０６の出力は初期
状態でＨレベルでありゲート２０４を通して、４ビット
カウンタをクリアしている。そのため、データラッチ２
０８には４ビットカウンタ２１０からラッチクロックが
供給されず復調データは更新されない。

【００３９】さて、時刻Ｔ₀ においてセクタデータを送
るため、セクタの先頭にセクタシンク（図５（ａ）
‘Ｓ’）が付加されて伝送され、パラレルデータに変換
される。このセクタシンクＳはセクタシンク検出器２０
５で検出され、セクタシンク検出器２０５はそれまでの
ＬレベルからＨレベル出力に変化し、ＪＫフリップフロ
ップ２０６に供給される。ＪＫフリップフロップ２０６
はＪがＬレベル、ＫがＨレベルなので、出力はＬレベル
となる。従って、ゲート２０４の出力もＬレベルとな
り、４ビットカウンタ２１０のＣＬＲ端子入力がＬレベ
ルとなり、次のクロックからカウントを始める。データ
ラッチ２０８では、４ビットカウンタ２１０による１６
クロック毎に供給されるラッチタイミングでデータをラ
ッチし出力する。つまり、シリアルデータの１バイト単
位のデータをデータラッチ２０８が出力するのである。

【００４０】セクタデータが伝送されてくると、セクタ
シンクパターン（図５（ｂ））がまずデータラッチ２０
８によりラッチされるが、セクタシンク検出器２０５の
出力によりセクタワードカウンタ２０７がクリアされて
いるので、バイフェーズ識別回路２０９の動作に関係な
く情報データと間違って数えられる心配はない。

【００４１】次に、時刻Ｔ₁ になりセクタシンクＳが終
了し情報データ（Ｄ₁ 〜Ｄ₂₀₄₈）が送出されるようにな
ると、セクタシンク検出器２０５の出力がＬレベルにな
りセクタワードカウンタ２０７のクリアが解除されてバ
イフェーズ識別回路２０９の駆動するデータカウントク
ロックに従って、入力された情報データを１セクタ分
（２０４８）数えることになる。

【００４２】バイフェーズ識別回路２０９では、入力さ
れている１６クロック分のデータがバイフェーズ変調さ
れたデータかそれ以外のパターンかを識別する。つま
り、バイフェーズ変調されたデータであれば、１ビット
データ内の２クロック分のデータ論理は必ず反転関係に
ある。そこで、バイフェーズ識別回路２０９では、デー
タの反転関係を調べ、反転していれば（バイフェーズデ
ータ）カウントクロックを発生し、反転していなければ
（ＮＲＺ等の信号）カウントクロックを発生しない。セ
クタワードカウンタ２０７はこのデータカウントクロッ
クに従ってカウントするので、バイフェーズ変調された
情報データ以外のデータがあっても無視して、セクタシ
ンクから数えた情報データの数のみを正確に数えること
ができる。よって、伝送側のＤＲＡＭリフレッシュ動作
等により、１セクタのシリアルデータ伝送中に途中の適
当なタイミングでクロックランパターンが挿入されてい
ても、セクタワードカウンタは情報データと間違えてカ
ウントアップする心配はない。

【００４３】時刻Ｔ₂ において、情報データが終了しＣ
ＲＣデータ２バイトが入力され、セクタワードカウンタ
２０７が１セクタ分の全データ（２０５０個）を数え終
わると（時刻Ｔ₃ ）、クリアパルスを出力し、ＪＫフリ
ップフロップ２０６は応じてＨレベルを出力し、４ビッ
トカウンタ２１０がクリアされ、それ以後は次のセクタ
シンクが検出されデータ転送が再開されるまで、データ
ラッチされることは無くなる。

【００４４】第１実施例によれば、ＤＲＡＭのリフレッ
シュ動作時の情報データの伝送がなされない場合でもク
ロック成分を含んだパターンデータによりデータ伝送を
行うため、受信側で生成するクロック信号の位相同期を
保つことができる。更に、受信側でもバーストデータ伝
送中に上記リフレッシュ動作によるランパターンが混入
されていても、確実にそれを除去し希望する情報データ
のみを後段のブロックに出力し得る。 （ii）第２実施例 本願発明の第２実施例は、第１実施例における変調デー
タ切換を異なる構成で実現するものである。

【００４５】第２実施例の構成は、データ変調回路１４
の変形に属し、ゲート１１１、セレクタ１０７を削除
し、新規追加構成としてスイッチ１３０、パラレル／シ
リアル変換器１３２、ゲート１３１を設けたものであ
る。つまり、クロックラン信号の挿入をバイフェーズ変
調を行った後に行うものである。

【００４６】次に動作を説明する。セレクタ１１２で
は、タイミング信号発生器１１０の生成するセクタシン
クの必要なタイミングを示すセクタシンクタイミング信
号に従い、セクタシンクタイミングで‘Ｈ’側、つまり
セクタシンク信号を出力し、それ以外では情報データを
送信している。

【００４７】一方、データ転送検出器１０２の検出信号
がセクタシンクタイミング信号と共にインバートされて
ゲート１３１に入り論理積が取られる。つまり、ゲート
１３１の出力は、データが有効でなく且つセクタシンク
期間でない場合のみＨレベルとなる。よって、ゲート１
３１の出力がＨレベルになると‘Ｈ’側に切り替わり、
ＲＵＮパターン発生器１０５が発生しパラレル／シリア
ル変換器１３２によってシリアルのＮＲＺのクロックラ
ン信号が外部に伝送される。また、データが有効又はセ
クタシンク期間のときはスイッチ１３０は‘Ｌ’側に切
り替わり上記データが伝送される。

【００４８】第２実施例によれば、クロックラン信号を
別途付け加えることができ、バイフェーズ変調された情
報データとＮＲＺ信号のクロックラン信号を切り換えて
出力することができる。その他の変形例 なお、本発明の上記実施例に限らず種々の変形が可能で
ある。

【００４９】例えば、本願発明はＤＲＡＭのリフレッシ
ュ動作によるデータ転送休止のみでなく、別の挿入デー
タ等であってもデータ転送検出器の入力状態信号を換え
ることで適用が可能である。例えば、伝送専門のプロセ
ッサにより直接データを転送するような場合であって、
そのプロセッサに対して不定期に割り込み処理が掛けら
れるような場合であっても、割り込み要求信号等をデー
タ検出器へ繋ぐことにより、本願発明のデータ転送が出
来る。

【００５０】また、受信側の処理速度が送信側に対して
遅く、送信側から出力されるデータリクエスト信号によ
ってデータの授受を行う場合などであっても、受信側の
受信不可の間に代替信号を挿入することで位相同期を保
つことができ、シリアル伝送における手法として適用範
囲が広い。

【００５１】

【発明の効果】以上の通り、上記第１の発明によれば、
有効なデータの伝送が不可能な場合でも、シリアル転送
されるデータの基本周期成分を有する代替信号を送信す
ることが可能なので、受信側で生成するクロック信号の
位相同期を保つことができ、次に有効データが伝送され
たときには直ちに復調を開始できる。

【００５２】また、第２の発明によれば、ＤＲＡＭのリ
フレッシュ動作や情報データが存在せず、情報データを
送信できない状態であっても、第１の発明のデータ送信
装置が常に同期信号成分を含んだ代替信号を送信するの
で、データ受信装置において、位相同期を定常的に確保
することが可能である。また、バースト的なシリアル信
号伝送の期間中に、ＤＲＡＭのリフレッシュ動作により
代替信号が挿入されたとしても、確実に情報データ等の
みを判別認識できる。

【図面の簡単な説明】

【図１】本発明の実施例のデータ送受信装置の全体形を
示すブロック図である。

【図２】第１実施例のＲＦ再生ボードの主要部を示す回
路図である。

【図３】第１実施例のデータ復調回路を示す回路図であ
る。

【図４】データ伝送におけるタイミングチャートであ
る。

【図５】伝送データのフォーマットを示す説明図であ
る。

【図６】第２実施例のデータ変調回路を示す回路図であ
る。

【符号の説明】

１…ＲＦ再生ボード ２…データデコードボード １１…復調器 １２…メモリコントロール部 １３…ＤＲＡＭ（Dynamic-RAM ） １４…データ変調回路 ２１…データ復調回路 １０１、２０１…フリップフロップ １０２…データ転送検出器 １０３…ＣＲＣ演算回路 １０４、１０７、１１２…セレクタ １０５…ＲＵＮパターン発生器 １０６…セクタシンクパターン発生器 １０８…ワードクロック発生器 １０９、２０７…セクタワードカウンタ １１０…タイミング信号発生器 １１１、１２１、１３１、２０４…ゲート １１３、１３２…パラレル／シリアル変換器 １１４、１１５…バイフェーズ変調器 １２０…メモリコントローラ １２２…リフレッシュ信号発生器 １２３…リファレンスクロック発生器 １３０…スイッチ ２０２…シリアル／パラレル変換器 ２０３…ＲＵＮ検出器 ２０５…セクタシンク検出器 ２０６…ＪＫフリップフロップ ２０８…１６ビットデータラッチ ２０９バイフェーズ識別回路 ２１０…４ビットカウンタ ２１１…ＰＬＬ（phase locked loop ） ２１１ａ…位相検出器 ２１１ｂ…ローパスフィルタ ２１１ｃ…ＶＣＯ（voltage controlled oscillator ） Ｘ…水晶振動子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04L 25/49

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 パラレル形式の転送データをシリアル形
   式に変換して転送するデータ送信装置において、 転送すべき前記転送データを監視することで前記転送デ
   ータが有効か無効かの状態を検出して前記状態を示す検
   出信号を発生する検出信号発生手段と、 一定周期信号を生成するパターン信号生成手段と、 前記転送データ及び前記一定周期信号をシリアル形式へ
   と変換するパラレル−シリアルデータ変換器と、 前記検出信号に基づいて前記転送データ又は前記一定周
   期信号を択一的に出力するデータ選択手段と、 前記検出信号に基づいて前記転送データ又は前記一定周
   期信号の何れか一方のみを自己同期式変調する変調手段
   と、 を備えることを特徴とするデータ送信装置。
2. 【請求項２】 シリアル形式の伝送データによりデータ
   送信装置およびデータ受信装置の間で送受信を成すデー
   タ送受信装置において、 請求項１のデータ送信装置を有し、 前記データ受信装置は、前記伝送データにより同期信号
   を生成する同期信号発生器と、 前記伝送データをパラレル形式の復調データに変換する
   シリアル−パラレル変換器と、 前記シリアル−パラレル変換器により変換された前記復
   調データ及び前記同期信号を入力し、前記同期信号に対
   応する前記復調データの論理状態の相関関係に基づい
   て、前記復調データのうち自己同期式変調が成された部
   分に該当する前記復調データを判別出力する変調方式検
   出手段と、 を備えたことを特徴とするデータ送受信装置。