JP2002135114A - 位相同期回路およびこれを用いた発振装置 - Google Patents

Abstract

(57)【要約】 【課題】論理回路のみによる簡易な構成を有した位相同
期回路およびこれを用いた発振装置を提供する。 【解決手段】少なくとも１つの合成部１３とインバータ
部１４とがリング状に接続された構成を有し、任意の接
続ノードから発振信号が出力可能なリング発振回路にお
いて、パルス発生部１２により発生されたパルス信号と
前段のノードからの発振信号とが合成部１３により合成
されて次段に出力される。また、前段のノードから合成
部１３に入力される発振信号が同期信号に対して有する
位相進みまたは位相遅れが位相比較部１１によって検出
され、この検出時点に同期したパルス信号がパルス発生
部１２によって発生されて、合成部１３に入力される。
このリング発振回路に印加されるパルス信号によって位
相の引き込みが生じ、リング発振回路による発振信号の
位相は同期信号の位相と同期する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号に同期し
た出力信号を生成する位相同期回路およびこれを用いた
発振装置に係り、例えば、ＦＰＧＡ（Field Programmab
le Gate Array ）などにおいて論理ゲートにより構成さ
れる位相同期回路およびこれを用いた発振装置に関する
ものである。

【０００２】

【従来の技術】従来の位相同期ループ（Phase Locked L
oop ：ＰＬＬ）回路は、大別してアナログ型とデジタル
型に分けられる。まず、これらのＰＬＬ回路について図
面を参照しながら説明する。

【０００３】図２０は、従来のアナログ型ＰＬＬ回路の
構成例を示す概略的な図である。図２０に示すＰＬＬ回
路は、位相比較器１、ループフィルタ２、およびＶＣＯ
（Voltage Controlled Oscillator ）３を有している。
位相比較器１は、入力信号ＳｉｎとＶＣＯ３からの帰還
信号Ｓｏｕｔとの位相を比較し、比較結果に応じた信号
（例えばハイレベルまたはローレベルの２値信号）をル
ープフィルタ２に入力する。ループフイルタ２は、位相
比較器１からの信号に含まれる高周波成分を所定のフィ
ルタ特性で減衰させたアナログの電圧をＶＣＯ３に入力
する。ＶＣＯ３は、ループフィルタ２からのアナログ電
圧に応じた発振周波数を有する帰還信号Ｓｏｕｔを生成
し、これを位相比較器１に入力する。

【０００４】入力信号Ｓｉｎと帰還信号Ｓｏｕｔの位相
の比較結果に応じて、ループフィルタ２からのアナログ
電圧が変化し、これに応じて帰還信号Ｓｏｕｔの周波数
も変化する。入力信号Ｓｉｎと帰還信号Ｓｏｕｔとの位
相差が増大した場合、これを減少させる方向に帰還信号
Ｓｏｕｔの周波数が変化することによって、入力信号Ｓ
ｉｎに位相が同期された帰還信号Ｓｏｕｔが得られる。

【０００５】図２１は、従来のデジタル型ＰＬＬ回路の
構成例を示す概略的な図である。図２１に示すＰＬＬ回
路は、位相比較器４、量子化部５、シーケンシャル・ル
ープフィルタ６、固定発振器７、パルス挿入除去部８、
および分周器９を有している。位相比較器４は、入力信
号Ｓｉｎと分周器９からの帰還信号Ｓｏｕｔとの位相を
比較し、比較結果に応じた信号を量子化部５に入力す
る。量子化部５は、位相比較器４からの信号を所定の量
子化クロック信号で量子化し、位相の進みまたは遅れに
応じた２つの信号を発生してシーケンシャル・ループフ
ィルタ６に入力する。

【０００６】シーケンシャル・ループフィルタ６は、量
子化部５において発生された２つの信号の発生確率を所
定の確率特性に変換するデジタル・フィルタであり、位
相の進みまたは遅れに応じた２つの信号を生成してパル
ス挿入除去部８に出力する。

【０００７】入力信号Ｓｉｎに雑音が含まれていない理
想状態の場合、入力信号Ｓｉｎと帰還信号Ｓｏｕｔとの
位相誤差がゼロの近傍において、位相の進みまたは遅れ
に応じた２つの信号の発生確率は０から１の間で急峻に
変化するが、入力信号Ｓｉｎに雑音が含まれている場
合、２つの信号の発生確率は０．５の付近で緩やかに変
化する特性となる。シーケンシャル・ループフィルタ６
は、この発生確率の特性を理想状態に近づけるためのも
のである。例えば、初期値Ｎを有するカウンタの計数値
を、２つの信号の入力に応じてアップまたはダウンさ
せ、カウンタの計数値が０または２Ｎに達した時点で位
相の進みまたは遅れに応じた信号を出力し、カウンタの
計数値を初期化する動作を反復する。

【０００８】パルス挿入除去部８は、シーケンシャル・
ループフィルタ６からの信号に応じて、固定発振器７の
クロック信号に対しパルスの挿入または除去を行い、こ
れにより生成した信号を分周器９に入力する。分周器９
は、パルス挿入除去部８からの信号を所定の分周比で分
周した帰還信号Ｓｏｕｔを生成し、これを位相比較器４
に入力する。

【０００９】入力信号Ｓｉｎと帰還信号Ｓｏｕｔの位相
の比較結果に応じて、固定発振器７からのクロック信号
に対してパルスの挿入または除去が行われ、これに応じ
て、分周器９から出力される帰還信号Ｓｏｕｔの周波数
が変化する。入力信号Ｓｉｎと帰還信号Ｓｏｕｔとの位
相差が増大した場合、これを減少させる方向に帰還信号
Ｓｏｕｔの周波数が変化することによって、入力信号Ｓ
ｉｎに位相が同期された帰還信号Ｓｏｕｔが得られる。

【００１０】また、上述したＰＬＬ回路やリング発振回
路などを半導体チップ上の集積回路に複数分散させ、こ
れらのＰＬＬ回路や発振回路の発振出力を同期させるこ
とにより、位相の同期したクロック信号を半導体チップ
上の集積回路に分配する方式が、例えば文献１”Procee
dings of the 1998 IEEE International Solid-StateCi
rcuits Conference 404(1998)”、文献２”公開特許公
報 特開2000-78004”、および文献３”Proceedings of
the 2000 IEEE International Solid-State Circuits
Conference 174(2000)”などにおいて記載されている。
次に、これらの方式について図面を参照しながら説明す
る。

【００１１】図２２は、半導体チップ上の集積回路に複
数分散されたリング発振回路によりクロック信号を分配
する従来の方式を説明するための図である。図２２にお
いては、格子状に配線されたパターンの交点におけるノ
ードＮ２０に、互いに等しい発振周波数を有するリング
発振回路２０が接続されている様子が示されている。

【００１２】リング発振回路２０は、奇数個のインバー
タがリング状に接続された構成を有する回路であり、そ
の発振周波数は個々のインバータの遅延特性とインバー
タの段数に応じて決まる。

【００１３】一般にリング発振回路に代表される発振回
路は、その自走周波数と十分に近い周波数を有する外部
からの参照信号に対して、自らの発振位相を追従させる
能力（引き込み能力）を内在していることが知られてい
る。例えば図２２のように、リング発振回路２０の出力
を直接配線によって接続することにより、複数のリング
発振回路２０の発振信号の位相を同期させることができ
る。特に、発振周波数等の特性が揃ったリング発振回路
２０を、出力ラインの配線長が互いに等しくなるように
対称に接続することによって、それぞれのリング発振回
路２０の位相を一致させることが可能である。したがっ
て、これらのリング発振回路２０の出力ラインから、位
相の揃ったクロック信号を集積回路の各部に供給するこ
とができる。

【００１４】図２３は、半導体チップ上の集積回路に複
数分散されたＰＬＬ回路によりクロック信号を分配する
従来の方式を説明するための図である。図２３において
は、半導体チップ２００の境界内に、上述したアナログ
型ＰＬＬ回路を構成する位相比較器３０と、ループフィ
ルタおよびＶＣＯを含む回路４０とが分散して配置され
ている様子が示されている。位相比較器３０は、半導体
チップ２００を複数の小回路ブロックに分割する境界２
０の上に対称に配置されている。なお、ＰＬＬ回路を除
く他の集積回路については表示が省略されている。

【００１５】各小回路ブロックに配置されたループフィ
ルタおよびＶＣＯを含む回路４０は、境界２０の上に配
置された４つの位相比較器３０から比較結果の信号を受
けており、これらの信号の合成信号をループフィルタで
平滑することによって、ＶＣＯの制御電圧を生成させて
いる。この制御電圧により周波数を調節されたＶＣＯの
発振出力は、４つの位相比較器３０に出力されて、隣り
合う他の小回路ブロックに配置された回路４０からの発
振出力と位相を比較される。

【００１６】このように、複数のＰＬＬ回路の発振出力
を他の複数のＰＬＬ回路の基準信号として入力すること
によっても、上述した位相の引き込みを起こして、複数
のＰＬＬ回路の発振出力の位相を同期させることができ
る。

【００１７】

【発明が解決しようとする課題】ところで、一般にアナ
ログ型のＰＬＬ回路はデジタル型のＰＬＬ回路に比べて
動作の信頼度と安定度が劣っている問題がある。これ
は、デジタル型のＰＬＬ回路の場合、回路の素子定数の
ばらつきや温度変動によって生じる信号レベルの変動が
論理回路のしきい値を越えない限り、出力結果に影響を
与えないのに対して、アナログ型のＰＬＬ回路の場合、
上述したばらつきや温度変動に応じて信号レベルが変化
し、出力結果に影響を与えることによる。

【００１８】また、アナログ型のＰＬＬ回路はデジタル
型のＰＬＬ回路に比べて回路の集積化に不向きであり、
量産性に劣っているという問題もある。さらに、デジタ
ル化されていない回路は設計の自動化やソフトウェア化
が難しいため、一般に開発期間が長くなり、また設計デ
ータの変更や流用がデジタル化された回路に比べて難し
いという問題がある。

【００１９】加えて、回路をデジタル化することによ
り、例えばＦＰＧＡなどのように回路をソフトウェアに
応じて自由に修正可能な市販のデバイスによって回路を
構成できる。これにより、例えばシステムの起動中に、
ソフトウェアに応じて回路の構成を動的に変化させるよ
うな動作も可能になる。一方、回路がデジタル化されて
いない場合、このような動作を実現させることは困難で
ある。

【００２０】こうした問題は、アナログ回路がデジタル
回路との比較において有している一般的な問題である。
近年では、半導体集積回路の微細化と高速化にともなっ
て、従来であればアナログ回路によって構成されていた
回路がデジタル化される傾向にある。

【００２１】一方、上述した文献１〜文献３ならびに図
２２および図２３において示したクロック信号の分配方
式では、いずれも回路中にアナログ回路を含んでいる。
例えば図２２に示したクロック信号の分配方式において
は、リング発振回路２０の出力どうしが直接接続されて
いるため、これを論理回路として論理式に記述すること
はできない。図２３においても同様にアナログ回路を含
んでいるため、論理式により回路を記述することができ
ない。したがって、通常の論理回路のシミュレーション
を行うことができず、回路動作の検証が困難になるほ
か、ＦＰＧＡなどのようなデバイス上で回路を構成する
ことができない。

【００２２】そこで、例えば図２３に示すＰＬＬ回路を
図２１に示すようなデジタル型のＰＬＬ回路で構成する
ことも可能ではあるが、従来のデジタル型のＰＬＬ回路
は、量子化部５やシーケンシャル・ループフィルタ６、
パルス挿入除去部８、固定発振器７などの回路ブロック
を含んだ複雑な構成を有しているため、これらの回路が
半導体チップ上に多数構成されることによって集積回路
全体の回路規模を大きくなり、消費電力の増大やコスト
の上昇を招いてしまう問題がある。

【００２３】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、論理回路のみによる簡易な構成に
よって、入力の同期信号に位相が同期した発振信号を生
成できる位相同期回路およびこれを用いた発振装置を提
供することにある。

【００２４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の位相同期回路は、少なくとも一つの同期信
号を受けて、当該同期信号に位相が同期した少なくとも
一つの発振信号を生成する位相同期回路であって、少な
くとも１つのインバータと少なくとも１つの合成回路と
がリング状に接続され、任意の接続ノードから上記発振
信号が出力可能で、かつ、上記合成回路は、入力したパ
ルス信号と前段のノードからの発振信号とを合成して次
段のノードに出力するリング発振回路と、上記合成回路
に入力される前段のノードからの発振信号が上記同期信
号に対して有する位相進みまたは位相遅れを検出し、当
該位相進みまたは位相遅れの検出時点に同期して発生し
たパルス信号を当該合成回路に入力する、少なくとも一
つのパルス入力回路とを有する。

【００２５】本発明の位相同期回路によれば、上記リン
グ発振回路において、少なくとも１つの上記インバータ
と少なくとも１つの上記合成回路とがリング状に接続さ
れることにより、任意の接続ノードから上記発振信号が
出力可能となる。上記パルス入力回路においては、上記
合成回路に入力される前段のノードからの発振信号が上
記同期信号に対して有する位相進みまたは位相遅れが検
出され、当該位相進みまたは位相遅れの検出時点に同期
して発生したパルス信号が、当該合成回路に入力され
る。また上記合成回路においては、上記パルス入力回路
から入力したパルス信号と前段のノードからの発振信号
とが合成されて、次段のノードに出力される。これによ
りリング発振回路による位相の引き込みが生じて、上記
同期信号と上記発振信号との位相が同期される。

【００２６】本発明の発振装置は、少なくとも一つの同
期信号を受けて、当該同期信号に位相が同期した少なく
とも一つの発振信号を生成する複数の位相同期回路を含
み、それぞれの上記位相同期回路により生成された上記
発振信号を、上記同期信号として他の位相同期回路に入
力する発振装置であって、上記位相検出回路は、少なく
とも１つのインバータと少なくとも１つの合成回路とが
リング状に接続され、任意の接続ノードから上記発振信
号が出力可能で、かつ、上記合成回路は、入力したパル
ス信号と前段のノードからの発振信号とを合成して次段
のノードに出力するリング発振回路と、上記合成回路に
入力される前段のノードからの発振信号が上記同期信号
に対して有する位相進みまたは位相遅れを検出し、当該
位相進みまたは位相遅れの検出時点に同期して発生した
パルス信号を当該合成回路に入力する、少なくとも一つ
のパルス入力回路とを有する。

【００２７】本発明の発振装置によれば、上記位相同期
回路の上記リング発振回路において、少なくとも１つの
上記インバータと少なくとも１つの上記合成回路とがリ
ング状に接続されることにより、任意の接続ノードから
上記発振信号が出力可能となる。上記パルス入力回路に
おいては、上記合成回路に入力される前段のノードから
の発振信号が上記同期信号に対して有する位相進みまた
は位相遅れが検出され、当該位相進みまたは位相遅れの
検出時点に同期して発生したパルス信号が、当該合成回
路に入力される。また上記合成回路においては、上記パ
ルス入力回路から入力したパルス信号と前段のノードか
らの発振信号とが合成されて、次段のノードに出力され
る。これにより、上記リング発振回路による位相の引き
込みが生じて、上記同期信号と上記発振信号との位相が
同期される。さらに、それぞれの上記位相同期回路によ
り生成された上記発振信号が、上記同期信号として他の
位相同期回路に入力されることによって、複数の上記位
相同期回路による発振信号の位相が互いに同期される。

【００２８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について説明する。 ＜第１の実施形態＞図１は、本発明に係る位相同期回路
の第１の実施形態を説明するための概略的な構成図であ
る。図１に示す位相同期回路は、位相比較部１１、パル
ス発生部１２、合成部１３およびインバータ部１４を有
する。なお、位相比較部１１およびパルス発生部１２か
らなるブロックは、本発明のパルス入力回路の一実施形
態である。位相比較部１１は、本発明の位相検出回路の
一実施形態である。パルス発生部１２は、本発明のパル
ス発生回路の一実施形態である。合成部１３およびイン
バータ部１４からなるブロックは、本発明のリング発振
回路の一実施形態である。合成部１３は、本発明の合成
回路の一実施形態である。インバータ部１４は、本発明
のインバータの一実施形態である。

【００２９】位相比較部１１は、入力の同期信号Ｓｉｎ
とインバータ部１４からの発振信号Ｓｏｕｔとの位相を
比較し、これらの位相が不一致である場合、位相の不一
致を知らせる信号Ｓ１１を生成してパルス発生部１２に
出力する。

【００３０】パルス発生部１２は、位相比較部１１にお
いて生成された位相の不一致を知らせる信号Ｓ１１の入
力時点に同期して、回路の発振周期に比べて十分短いパ
ルス幅のパルス信号Ｓ１２を生成し、これを合成部１３
に入力する。

【００３１】合成部１３は、パルス発生部１２において
生成されるパルス信号Ｓ１２、およびインバータ部１４
から出力される発振信号Ｓｏｕｔを入力し、これらの信
号を合成した合成信号Ｓ１３を生成して、これをインバ
ータ部１４に出力する。

【００３２】インバータ部１４は、合成部１３から入力
した合成信号Ｓ１３の論理レベルを反転させた信号に、
所定の遅延を与えて生成した発振信号Ｓｏｕｔを、位相
比較部１１および合成部１３に出力する。

【００３３】図２は、図１に示した位相同期回路の各部
を具体例を示す回路図である。図２に示す位相同期回路
は、ＥＸＯＲ回路１１０、パルス発生回路１２０、ＯＲ
回路１３０、インバータ１４１〜インバータ１４ｍ（ｍ
は１より大きい整数を示す）を有する。なお、ＥＸＯＲ
回路１１０およびパルス発生部１２０からなるブロック
は、本発明のパルス入力回路の一実施形態である。ＥＸ
ＯＲ回路１１０は、本発明の位相検出回路の一実施形態
である。パルス発生回路１２０は、本発明のパルス発生
回路の一実施形態である。ＯＲ回路１３０およびインバ
ータ１４１〜インバータ１４ｍからなるブロックは、本
発明のリング発振回路の一実施形態である。ＯＲ回路１
３０は、本発明の合成回路の一実施形態である。インバ
ータ１４１〜インバータ１４ｍは、本発明のインバータ
の一実施形態である。

【００３４】ＥＸＯＲ回路１１０は、入力の同期信号Ｓ
ｉｎとインバータ１４ｍからの発振信号Ｓｏｕｔとの排
他的論理和を演算し、演算結果Ｓ１１をパルス発生部１
２０に出力する。すなわち、同期信号Ｓｉｎと発振信号
Ｓｏｕｔとの論理レベルが不一致である場合に論理値”
１”を出力し、一致する場合に論理値”０”を出力す
る。

【００３５】パルス発生回路１２０は、ＥＸＯＲ回路１
１０からの出力が論理値”０”から論理値”１”に立ち
上がる時点に同期してパルス幅の短いパルス信号Ｓ１２
を生成し、これをＯＲ回路１３０に出力する。図４は、
パルス発生回路１２０の構成を示す回路図である。図４
に示すパルス発生回路１２０においては、ＥＸＯＲ回路
１１０からの出力信号Ｓ１１と、この信号Ｓ１１がイン
バータ１２ａにおいて反転された信号との論理積がＡＮ
Ｄ回路１２ｂにおいて演算され、この演算結果がパルス
信号Ｓ１２として出力される。

【００３６】信号Ｓ１１が論理値”０”から論理値”
１”に立ち上がった場合、この変化に応じてインバータ
１２ａの出力が論理値”１”から論理値”０”に変化す
るまでの遅延期間において、ＡＮＤ回路回路１２ｂの２
つの入力には論理値”１”が入力され、パルス信号Ｓ１
２は論理値”１”となる。信号Ｓ１１が論理値”１”か
ら論理値”０”に立ち下がる場合には、インバータ１２
ａの遅延期間にかかわらず、パルス信号Ｓ１２は論理
値”０”のままである。すなわち図４のパルス発生回路
１２０によって、インバータ１２ａの遅延時間に応じた
短いパルス幅のパルス信号Ｓ１２が、信号Ｓ１１の立ち
上がり時に同期して生成される。

【００３７】ＯＲ回路１３０は、パルス発生回路１２０
において生成されるパルス信号Ｓ１２と、インバータ１
４ｍから出力される発振信号Ｓｏｕｔとの論理和を演算
し、演算結果の合成信号Ｓ１３をインバータ１４１に出
力する。

【００３８】インバータ１４１〜インバータ１４ｍは、
ＯＲ回路１３０から入力した合成信号Ｓ１３の論理レベ
ルを反転させた信号に、所定の遅延を与えて生成した発
振信号Ｓｏｕｔを、ＥＸＯＲ回路１１０およびＯＲ回路
１３０に出力する。図３は、インバータ１４１〜インバ
ータ１４ｍの例を示す図である。図３ａは通常のインバ
ータを示しており、図３ｂは一方の端子に論理値”１”
を与えたＥＸＯＲ回路１１０によるインバータを示して
いる。

【００３９】次に、上述した構成を有する位相同期回路
の動作について説明する。本発明の位相同期回路は、リ
ング発振回路の上述した引き込み能力を利用するもので
ある。すなわち、ＯＲ回路１３０を介してリング状に接
続されたインバータ１４１〜インバータ１４ｍにより形
成されるリング発振回路の自走発振周波数と十分近い周
波数を有する同期信号Ｓｉｎを入力し、この同期信号Ｓ
ｉｎとリング発振回路の発振信号Ｓｏｕｔとの位相を比
較して、比較結果に応じたタイミングでパルス信号Ｓ１
２を発生する。このパルス信号Ｓ１２をＯＲ回路１３０
によってリング発振回路に印加することにより、リング
発振回路の発振信号Ｓｏｕｔの位相は同期信号Ｓｉｎに
追従してシフトし、数サイクルの発振周期を経た後に、
同期信号Ｓｉｎの位相と同期した状態で安定する。

【００４０】図５は、同期信号Ｓｉｎの位相が発振信号
Ｓｏｕｔに対して遅れている場合の動作を説明する波形
図である。図５ａ〜図５ｃの縦軸は各波形の電圧振幅を
示し、横軸は時間を示す。また、図５ａ〜図５ｃによっ
て発振信号Ｓｏｕｔの３周期における各波形の変化を示
しており、図５ａは時刻０〜時刻Ｔ、図５ｂは時刻Ｔ〜
時刻２Ｔ、図５ｃは時刻２Ｔ〜時刻３Ｔにおける各波形
をそれぞれ示している。

【００４１】発振信号Ｓｏｕｔがローレベルからハイレ
ベルに立ち上がると（時刻ｔ１）、ＥＸＯＲ回路１１０
によって発振信号Ｓｏｕｔと同期信号Ｓｉｎのレベルの
不一致が検出されて、出力信号Ｓ１１がローレベルから
ハイレベルに立ち上がる。この立ち上がりエッジに同期
して、パルス発生回路１２０によりパルス信号Ｓ１２が
生成される（時刻ｔ２）。これに遅れて同期信号Ｓｉｎ
がローレベルからハイレベルに立ち上がると（時刻ｔ
３）、発振信号Ｓｏｕｔと同期信号Ｓｉｎのレベルが一
致して、信号Ｓ１１はローレベルになる。

【００４２】次いで、発振信号Ｓｏｕｔがハイレベルか
らローレベルに立ち下がると（時刻ｔ４）、ＥＸＯＲ回
路１１０によって発振信号Ｓｏｕｔと同期信号Ｓｉｎの
レベルの不一致が検出されて、出力信号Ｓ１１がローレ
ベルからハイレベルに立ち上がる。この立ち上がりエッ
ジに同期して、パルス発生回路１２０によりパルス信号
Ｓ１２が生成される（時刻ｔ５）。

【００４３】次の２周期目（図５ｂ）において発振信号
Ｓｏｕｔがローレベルからハイレベルに立ち上がると
（時刻ｔ６）、ＥＸＯＲ回路１１０によって発振信号Ｓ
ｏｕｔと同期信号Ｓｉｎのレベルの不一致が検出され
て、出力信号Ｓ１１がローレベルからハイレベルに立ち
上がる。この立ち上がりエッジに同期して、パルス発生
回路１２０によりパルス信号Ｓ１２が生成される（時刻
ｔ７）。これに遅れて同期信号Ｓｉｎがローレベルから
ハイレベルに立ち上がると（時刻ｔ８）、発振信号Ｓｏ
ｕｔと同期信号Ｓｉｎのレベルが一致して、信号Ｓ１１
はローレベルになる。

【００４４】この後、前の周期の時刻ｔ４から時刻Ｔに
相当する位相において発振信号Ｓｏｕｔのパルス幅が延
長され、時刻２Ｔにローレベルへ立ち下がる。これは、
時刻ｔ５に生成されたパルス信号Ｓ１２によって発振信
号Ｓｏｕｔが位相の後退を生じたためである。一方、時
刻ｔ２に生成されたパルス信号Ｓ１２は、発振信号Ｓｏ
ｕｔのハイレベル期間と重なっており、ＯＲ回路１３０
による合成信号Ｓ１３の波形に影響しないため、位相の
変化に殆ど影響を与えない。次の３周期目（図５ｃ）に
おいては、発振信号Ｓｏｕｔと同期信号Ｓｉｎの位相は
一致し、パルス信号Ｓ１２は生成されない。

【００４５】図６は、同期信号Ｓｉｎの位相が発振信号
Ｓｏｕｔに対して進んでいる場合の動作を説明する波形
図である。図６ａ〜図６ｃの縦軸は各波形の電圧振幅を
示し、横軸は時間を示す。また、図６ａ〜図６ｃによっ
て発振信号Ｓｏｕｔの３周期における各波形の変化を示
しており、図６ａは時刻０〜時刻Ｔ、図６ｂは時刻Ｔ〜
時刻２Ｔ、図６ｃは時刻２Ｔ〜時刻３Ｔにおける各波形
をそれぞれ示している。

【００４６】発振信号Ｓｏｕｔより進んで同期信号Ｓｉ
ｎがローレベルからハイレベルに立ち上がると（時刻ｔ
９）、ＥＸＯＲ回路１１０によって発振信号Ｓｏｕｔと
同期信号Ｓｉｎのレベルの不一致が検出されて、出力信
号Ｓ１１がローレベルからハイレベルに立ち上がる。こ
の立ち上がりエッジに同期して、パルス発生回路１２０
によりパルス信号Ｓ１２が生成される（時刻ｔ１０）。
これに遅れて発振信号Ｓｏｕｔがローレベルからハイレ
ベルに立ち上がると（時刻ｔ１１）、発振信号Ｓｏｕｔ
と同期信号Ｓｉｎのレベルが一致して、信号Ｓ１１はロ
ーレベルになる。

【００４７】次いで、同期信号Ｓｉｎがハイレベルから
ローレベルに立ち下がると（時刻ｔ１２）、ＥＸＯＲ回
路１１０によって発振信号Ｓｏｕｔと同期信号Ｓｉｎの
レベルの不一致が検出されて、出力信号Ｓ１１がローレ
ベルからハイレベルに立ち上がる。この立ち上がりエッ
ジに同期して、パルス発生回路１２０によりパルス信号
Ｓ１２が生成される（時刻ｔ１３）。

【００４８】次の周期（図６ｂ）においては、前の周期
の時刻ｔ９から時刻ｔ１１に相当する位相において発振
信号Ｓｏｕｔのパルス幅が延長され、発振信号Ｓｏｕｔ
は同期信号Ｓｉｎとともにローレベルからハイレベルに
立ち上がる（時刻ｔ１４）。これは、時刻ｔ１０に生成
されたパルス信号Ｓ１２によって発振信号Ｓｏｕｔが位
相の後退を生じたためである。一方、時刻ｔ１３に生成
されたパルス信号Ｓ１２は、発振信号Ｓｏｕｔのハイレ
ベル期間と重なっており、ＯＲ回路１３０による合成信
号Ｓ１３の波形に影響しないため、位相の変化に殆ど影
響を与えない。同期信号Ｓｉｎがハイレベルからローレ
ベルに立ち下がると（時刻ｔ１５）、ＥＸＯＲ回路１１
０によって発振信号Ｓｏｕｔと同期信号Ｓｉｎのレベル
の不一致が検出されて、出力信号Ｓ１１がローレベルか
らハイレベルに立ち上がる。この立ち上がりエッジに同
期して、パルス発生回路１２０によりパルス信号Ｓ１２
が生成される（時刻ｔ１６）。次の周期（図５ｃ）にお
いて、発振信号Ｓｏｕｔと同期信号Ｓｉｎの位相は一致
し、パルス信号Ｓ１２は生成されない。

【００４９】図７は、発振信号Ｓｏｕｔがパルス信号Ｓ
１２によって位相前進または位相後退を生じる位相シフ
トの量をシミュレーションした結果を示す図である。左
側の縦軸は位相シフトの量を時間で示しており、右側の
縦軸は発振信号Ｓｏｕｔの電圧振幅を示している。また
横軸は発振信号Ｓｏｕｔの１周期の時間を示している。
図の印×で示すプロットは発振信号Ｓｏｕｔの１周期の
各タイミングに入力されるパルス信号Ｓ１２によって発
振信号Ｓｏｕｔに生じる位相シフトの量を示している。
位相シフトの符号がマイナスの場合に位相の前進を、プ
ラスの場合に位相の後退を示している。また、図の実線
で示す波形は、発振信号Ｓｏｕｔの１周期の波形であ
る。

【００５０】図７に示すように、発振信号Ｓｏｕｔが立
ち上がる位相より進んだタイミングでパルス信号Ｓ１２
が印加された場合、発振信号Ｓｏｕｔは位相前進を生じ
ており、遅れたタイミングで印加された場合には位相後
退を生じている。そして、発振信号Ｓｏｕｔの１周期内
において、発振信号Ｓｏｕｔがハイレベルになっている
期間を除く期間にパルス信号Ｓ１２が印加された場合、
発振信号Ｓｏｕｔは位相前進または位相後退の何れかを
起こしていることが分かる。すなわち、同期信号Ｓｉｎ
に対する発振信号Ｓｏｕｔの位相の進みまたは遅れが検
出されるタイミングに同期してリング発振回路にパルス
信号を印加することにより、発振信号Ｓｏｕｔの位相を
シフトさせて、同期信号Ｓｉｎの位相に同期させること
が可能であることが、このシミュレーション結果によっ
て確認できる。

【００５１】次に、図２に示す位相同期回路において、
発振信号Ｓｏｕｔの位相が同期信号Ｓｉｎに同期した場
合における動作について説明する。図８は、発振信号Ｓ
ｏｕｔの位相が同期信号Ｓｉｎに同期した場合における
動作を説明するための図であり、図８と図２の同一符号
は同一の構成要素を示している。

【００５２】図８と図２の違いは、図８において、ＥＸ
ＯＲ回路１１０の２つの入力に発振信号Ｓｏｕｔが入力
されていることにある。これは、発振信号Ｓｏｕｔの位
相が同期信号Ｓｉｎと一致している状態と等価である。
この場合、ＥＸＯＲ回路１１０の出力は常に論理値”
０”となり、その結果パルス発生回路１２０からの出力
も常に論理値”０”となって、ＯＲ回路１３０の一方の
入力は常に論理値”０”に固定される。したがって、Ｏ
Ｒ回路１３０は単純な遅延要素となり、位相同期回路
は、インバータ１４１〜インバータ１４ｍとＯＲ回路１
３０がリング状に接続されたリング発振回路と等価にな
る。したがって、その発振周波数は、ＯＲ回路１３０に
よる遅延が無視できる場合、インバータ１４１〜インバ
ータ１４ｍの段数に応じてほぼ決定される。

【００５３】図９は、図８に示す回路において、発振信
号Ｓｏｕｔの波形をインバータの段数に応じてシミュレ
ーションした結果を示す図である。図の縦軸は波形の電
圧振幅を示し、横軸は時間を示している。また、実線の
波形Ｗ１５はインバータが１５段の場合の波形を、点線
の波形Ｗ７はインバータが７段の場合の波形をそれぞれ
示している。なお、インバータとしては図３ｂに示すＥ
ＸＯＲ回路を用いている。

【００５４】図９に示すように、立ち上がりおよび立ち
下がりの波形は共にシャープな波形となり、発振の周期
はインバータの段数に比例して長くなっている。段数を
より少なくすることによって発振周波数を上げることが
可能であるが、周期に対する波形の鈍りが相対的に大き
くなるので、波形は正弦波に近づく。なお、図示はしな
いが、ＦＰＧＡを用いた実際の回路においても同様の性
質を確認することが可能である。ただし、実際のＦＰＧ
Ａにおいてはシャープな立ち上がりおよび立ち下がり波
形とともに、定常期間におけるリンギングが生ずる場合
がある。これは、ＦＰＧＡ内の配線がスイッチを含むた
めに生じる寄生的な効果と考えられる。

【００５５】次に、図２に示す位相同期回路に複数の同
期信号を入力する場合について説明する。図１０は、位
相同期回路に複数の同期信号を入力する第１の例を示す
回路図である。図１０と図２の同一符号は同一の構成要
素を示している。その他、図１０に示す位相同期回路
は、ＥＸＯＲ回路１１１、パルス発生回路１２１、およ
びＯＲ回路１３１を有する。

【００５６】図１０と図２の違いは、図２の位相同期回
路において、インバータ１４１〜インバータ１４ｍとと
もにリング発振回路を構成するＯＲ回路１３０が１つで
あるのに対し、図１０の位相同期回路においてはこれに
加えてＯＲ回路１３１を有していることにある。そし
て、このＯＲ回路１３１に入力される発振信号Ｓｏｕｔ
１と、同期信号Ｓｉｎ１の位相を比較するＥＸＯＲ回路
１１１、およびこのＥＸＯＲ回路１１１の出力信号の立
ち上がりに同期したパルス信号を生成してＯＲ回路１３
１に入力するパルス発生回路１２１が追加されている。

【００５７】図１０に示す２入力の位相同期回路の場合
においても、図５〜図７において説明した位相同期機構
がそれぞれの同期信号に対して存在する。また、パルス
発生回路から出力されるパルス信号のパルス幅は基本的
に短く、波形も十分シャープであるので、リング発振回
路に印加されるパルス信号間の干渉は無視できる。した
がって、２入力の位相同期回路も、図２に示した１入力
１出力の場合と同様に、それぞれ対応する同期信号と発
振信号との位相が同期するように発振信号の位相がシフ
トされる性質を有している。この性質は、２入力以上の
入力数においても成立する。ただし、図１０に示す位相
同期回路に入力される同期信号間の相対的な位相差は、
対応する発振信号間の相対的な位相差とほぼ等しい必要
がある。

【００５８】図１１は、位相同期回路に複数の同期信号
を入力する第２の例を示す回路図である。図１１と図２
の同一符号は同一の構成要素を示している。その他、図
１１に示す位相同期回路は、ＥＸＯＲ回路１１１〜ＥＸ
ＯＲ回路１１ｋ（ｋは１より大きい整数を示す）、パル
ス発生回路１２１〜パルス発生回路１２ｋ、およびＯＲ
回路１３ｋを有する。

【００５９】図１１と図２の違いは、図２の位相同期回
路において発振信号Ｓｏｕｔは１つの同期信号Ｓｉｎと
位相を比較されるのに対して、図１１の位相同期回路に
おいては、同期信号Ｓｉｎに加えてｋ個の同期信号Ｓｉ
ｎ１〜同期信号Ｓｉｎｋと位相を比較され、比較結果に
応じて生成される（ｋ＋１）個のパルス信号と発振信号
ＳｏｕｔとがＯＲ回路１３０において論理加算されるこ
とにある。

【００６０】図１１に示す多入力の位相同期回路の場合
においても、図５〜図７において説明した位相同期機構
がそれぞれの同期信号に対して存在する。また、パルス
発生回路から出力されるパルス信号のパルス幅は基本的
に短く、波形も十分シャープであるので、リング発振回
路に印加されるパルス信号間の干渉は無視できる。した
がって、それぞれの同期信号と発振信号Ｓｏｕｔの位相
が同期するように発振信号Ｓｏｕｔの位相がシフトされ
る性質を有している。

【００６１】なお、図１１に示す多入力の位相同期回路
においては、インバータ１４ｍがドライブする回路数が
増えるため、ＥＸＯＲ回路の個数によってはインバータ
のドライブ能力を超えてしまい、リング発振回路の発振
が抑制されてしまうことがある。このような場合、多入
力の位相同期回路としては図１０に示す構成が望まし
い。

【００６２】次に、同期信号に対して所定の定常位相差
を有する発振信号を生成させる場合について説明する。
図１２は、同期信号に対して所定の定常位相差を有する
発振信号を生成させる回路例を示す図であり、図２と図
１２の同一符号は同一の構成要素を示している。図１２
に示す位相同期回路は、図２に示す位相同期回路におけ
るインバータの段数ｍが５段になった回路であり、縦続
接続されたインバータ１４１〜インバータ１４５から、
それぞれ発振信号Ｓｏｕｔ１〜発振信号Ｓｏｕｔ５が出
力されている。

【００６３】図１３は、図１２に示す位相同期回路によ
る発振信号Ｓｏｕｔ１〜発振信号Ｓｏｕｔ５のタイミン
グを示す図である。図１３に示すように、インバータ１
４１〜インバータ１４５がそれぞれ等しい遅延時間ｔｄ
を有している場合、隣り合うインバータから出力される
発振信号はこの遅延時間ｔｄの分だけの位相差を有して
いる。すなわち、発振信号Ｓｏｕｔ１（図１３ａ）と発
振信号Ｓｏｕｔ２（図１３ｂ）、発振信号Ｓｏｕｔ２
（図１３ｂ）と発振信号Ｓｏｕｔ３（図１３ｃ）、発振
信号Ｓｏｕｔ３（図１３ｃ）と発振信号Ｓｏｕｔ４（図
１３ｄ）、ならびに発振信号Ｓｏｕｔ４（図１３ｄ）と
発振信号Ｓｏｕｔ５（図１３ｅ）の間に遅延時間ｔｄが
生じている様子が示されている。さらに、ＯＲ回路１３
０の遅延時間がインバータに比べて十分小さいとき、発
振信号Ｓｏｕｔ５（図１３ｅ）と発振信号Ｓｏｕｔ１
（図１３ａ）の間に遅延時間ｔｄが生じるため、発振信
号Ｓｏｕｔ１〜発振信号Ｓｏｕｔ５の間によって１周期
を５等分した位相のクロック信号が得られる。

【００６４】例えばインバータの段数がｍ段の場合、イ
ンバータ間の位相差は１周期をｍ等分した位相となる。
すなわち、クロックの１周期をインバータの段数で割っ
た解像度で、位相の異なる複数のクロック信号を得るこ
とができるので、これにより、周波数が許す限りにおい
て任意の位相差を有するクロック信号を得ることができ
る。

【００６５】以上説明したように、第１の実施形態に係
る位相同期回路によれば、少なくとも１つの合成部１３
とインバータ部１４とがリング状に接続され、任意の接
続ノードから発振信号が出力可能なリング発振回路にお
いて、パルス発生部１２により発生されたパルス信号と
前段のノードからの発振信号とが合成部１３により合成
されて次段に出力される。また、前段のノードから合成
部１３に入力される発振信号が同期信号に対して有する
位相進みまたは位相遅れが位相比較部１１によって検出
され、この検出時点に同期したパルス信号がパルス発生
部１２によって発生されて、合成部１３に入力される。
このリング発振回路に印加されるパルス信号によって位
相の引き込みが生じ、リング発振回路による発振信号の
位相は同期信号の位相と同期する。したがって、論理式
によって記述可能なデジタル型の位相同期回路を、従来
に比べて簡易な構成によって構成させることができる。
これにより集積回路全体の回路規模を小さくすることが
でき、消費電力の増大やコストの上昇を抑えることがで
きる。

【００６６】また、インバータ部１４が、所定の遅延特
性を有した複数のインバータ回路１４１〜１４ｍによっ
て構成されることにより、各インバータ回路の出力か
ら、所定の位相差を有し、かつ同期信号に位相が同期し
た複数の発振信号を生成させることができる。

【００６７】また、例えばＦＰＧＡなどのように、ソフ
トウェアに応じて回路構成を動的に修正できるデバイス
上に位相同期回路を構成させることによって、インバー
タの段数を任意に可変させることができる。これにより
発振信号の周波数を任意に可変させることができる。

【００６８】＜第２の実施形態＞次に、上述した位相同
期回路を半導体チップ上の集積回路に複数配置し、それ
ぞれの位相同期回路が出力する発振信号を同期信号とし
て他の位相同期回路に入力することにより構成される発
振装置について説明する。図１４は、本発明の第２の実
施形態に係る発振装置を説明するための概略的な第１の
構成図である。図１４に示す発振装置は、本発明の第１
の実施形態において説明した位相同期回路３０１〜位相
同期回路３０６を有しており、それぞれの位相同期ルー
プが出力する発振信号を、同期信号として他の位相同期
回路に入力することにより、位相同期回路３０１〜位相
同期回路３０６がリング状に接続されている。

【００６９】位相同期回路３０１〜位相同期回路３０６
は、隣の位相同期回路から受けた同期信号に同期させた
発振信号をもう一方の隣の位相同期回路に同期信号とし
て入力することにより、１方向へ同期信号を伝播させる
ループを形成している。そして、各位相同期回路は、リ
ング発振回路の位相引き込み能力によって入力の同期信
号と出力の発振信号との位相を同期させるので、位相同
期回路間を伝播する同期信号の遅延が許容範囲にあれ
ば、全ての位相同期回路の発振位相を同期させることが
できる。

【００７０】なお、図１４に示す位相同期回路３０５か
ら位相同期回路３０６への配線のように、１つのループ
内で他の配線より数倍程度長い配線が存在し、その配線
において位相同期回路の同期能力を越える遅延が生じる
と、これによって発振装置全体の相互同期が達成できな
くなる場合がある。したがって、好適には、以下に説明
する図１５や図１６のような均一の配線網によって位相
同期回路間が配線されることが好ましい。ただし、位相
同期回路の同期能力を越えない範囲においては、ある程
度配線の長さにばらつきが生じていても発振装置全体の
相互同期に影響を与えることはない。すなわち、上述し
た本発明の位相同期回路を相互に接続した発振装置によ
れば、リング発振回路の出力を直接接続する図２２に示
した発振装置のように配線長のばらつきがリング発振回
路間の発振位相に直接影響を与えることはなく、同期能
力を越えない範囲においてばらつきの影響が吸収され
て、位相が均一に同期した発振信号を得ることができ
る。

【００７１】図１５は、本発明の第２の実施形態に係る
発振装置を説明するための概略的な第２の構成図であ
る。図１５に示す発振装置は、格子状に配置された本発
明の位相同期回路３０７〜位相同期回路３１５を有して
おり、それぞれの位相同期ループが出力する１または２
の発振信号が、上下左右に隣接する１または２の位相同
期回路に同期信号として入力されている。すなわち、位
相同期回路３０７〜位相同期回路３１５が格子状に接続
されている。図１５において、例えば位相同期回路３１
１のように２つの同期信号を入力し、２つの発振信号を
出力する回路として、図１０または図１１に示す回路が
用いられる。

【００７２】図１６は、本発明の第２の実施形態に係る
発振装置を説明するための概略的な第３の構成図であ
る。図１６に示す発振装置は、三角形格子状に配置され
た本発明の位相同期回路３１６〜位相同期回路３２３を
有しており、それぞれの位相同期ループが出力する１な
いし３の発振信号が、隣接する１ないし３の位相同期回
路に同期信号として入力さてている。これにより、位相
同期回路３１６〜位相同期回路３１５が三角形格子状に
接続されている。図１６においては、例えば位相同期回
路３２０のように３つの同期信号を入力し、３つの発振
信号を出力する回路として、上述した多入力多出力の位
相同期回路が用いられる。

【００７３】上述した図１５または図１６に示す発振装
置においても、各位相同期回路がリング発振回路の位相
引き込み能力によって入力の同期信号と出力の発振信号
との位相を同期させるので、位相同期回路間を伝播する
同期信号の遅延が許容範囲にあれば、全ての位相同期回
路の発振位相を同期させることができる。

【００７４】ここで３つの位相同期回路をループ状に接
続させた場合における各発振信号の具体的な波形につい
て説明する。図１７は、３つの位相同期回路をループ状
に接続させた場合における各発振信号の波形をシミュレ
ーションした結果を示す波形図である。図１７の縦軸は
各発振信号の電圧振幅を示し、横軸は時間を示してい
る。また、実線で示す波形Ｗ１、短い点線で示す波形Ｗ
２、および長い点線で示す波形Ｗ３は、それぞれ異なる
位相同期回路の発振信号波形を示している。

【００７５】図１７に示すように、初期状態において互
いにずれている発振信号Ｗ１、発振信号Ｗ２および発振
信号Ｗ３の位相が、数周期のうちに安定状態となって一
致し、この位相が保持される様子が示されている。

【００７６】図１８は、３つの位相同期回路をループ状
に接続させた場合における各発振信号の波形を実際のＦ
ＰＧＡにおいて観測した波形図である。図１８の縦軸は
各発振信号の電圧振幅を示し、横軸は時間を示してい
る。なお、各位相同期回路におけるインバータの段数は
３１段とし、図３ｂに示したＥＸＯＲ回路によるインバ
ータを用いている。

【００７７】図１７に示すように、３つの発振信号（図
１８ａ、図１８ｂおよび図１８ｃ）の位相はほぼ一致し
ている。波形には若干のリンギングが生じているもの
の、立ち上がり波形および立ち下がり波形はともに急峻
であり、相互の位相は同期した状態で安定に保持されて
いることが確認される。

【００７８】ところで図１２に示す発振装置は、各位相
同期ループが有するリング発振回路の位相引き込み能力
を利用して複数のリング発振回路の位相を同期させる点
において、上述した図２２に示すクロック信号分配方式
と共通している。ただし図２２と図１２とで異なる点
は、図１２に示す発振装置において、図２２に含まれて
いたアナログ的回路構成が排除されている点にある。図
１２においては、各位相同期回路が出力する発振信号が
隣の位相同期回路の位相比較部に入力されており、図２
２に示す方式のようにリング発振回路の出力どうしを直
接接続するような個所はなく、全ての回路を論理式にお
いて記述可能である。

【００７９】したがって、例えばＦＰＧＡなどのように
回路をソフトウェアに応じて自由に修正可能な市販のデ
バイスによって回路を構成できる。これにより、例えば
システムの起動中に、ソフトウェアに応じて回路の構成
を動的に変化させるような動作が可能になる。図１９
は、１つの半導体チップ上で、複数の異なるクロック信
号を持つ集積回路の領域を動的に変化させる場合の動作
を説明するための概念図である。本発明のように全ての
回路が論理式において記述可能なデジタル回路により構
成されていれば、例えばＦＰＧＡなどのデバイスを用い
ることによって、図１９に示すように、半導体チップ４
００上に構成された異なるクロック信号を持つ集積回路
の領域５０１および領域５０２の配置構成を、状態Ａと
状態Ｂとの間で動的に変化させることができる。また同
様に、位相同期回路におけるインバータの段数を動的に
変更させて、分配するクロック信号の周波数を動的に変
更させることも可能である。

【００８０】以上説明したように、第２の実施形態に係
る発振装置は、第１の実施形態において説明した本発明
の位相同期回路により構成されており、それぞれの位相
同期回路により生成された発振信号を、同期信号として
他の位相同期回路に入力している。したがって、全ての
回路を論理式によって記述可能なデジタル回路によって
構成でき、これにより、例えばＦＰＧＡなどのように回
路構成をソフトウェアに応じて自由に修正可能な市販の
デバイスを用いて回路を実現できる。したがって、例え
ばシステムの起動中に、ソフトウェアに応じて回路の構
成を動的に変化させるような動作も可能になる。また、
通常の論理回路のシミュレーションを行うことができる
ので、回路動作の検証が容易になり、設計期間を短縮で
きる。さらに、従来のデジタル型位相同期回路に比べて
回路が簡易であるので、集積回路全体の回路規模を小さ
くすることができ、消費電力の増大やコストの上昇を抑
えることができる。

【００８１】また、上記リング発振回路が、所定の遅延
特性を有した複数の上記インバータ回路を含むことによ
って、所定の位相差を有し、かつ互いに位相が同期した
複数の発振信号を、これらのインバータ回路の出力から
得ることができる。

【００８２】また、リング発振回路におけるインバータ
の段数を、例えばソフトウェアに応じて動的に変更させ
ることにより、発振周波数を可変させることができる。
同様にして、回路網の接続を動的に変更させることもで
きるので、半導体チップ上におけるクロック周波数の異
なった複数の領域の配置構成を、ソフトウェアに応じて
動的に変更させることができる。

【００８３】

【発明の効果】本発明によれば、位相同期回路を論理回
路のみによる簡易な構成によって実現できる。これによ
り、従来に比べて集積回路全体の回路規模を小さくする
ことができ、消費電力の増大やコストの上昇を抑えるこ
とができる。また、回路構成を動的に変化させること
で、発振信号の周波数を任意に可変させることができ
る。また本発明によれば、論理回路のみによる簡易な構
成の位相同期回路を複数接続させた発振装置を実現でき
る。これにより、従来に比べて集積回路全体の回路規模
を小さくすることができ、消費電力の増大やコストの上
昇を抑えることができる。また、回路構成を動的に変化
させることが可能となり、発振信号の周波数を任意に可
変させることができる。

【図面の簡単な説明】

【図１】本発明に係る位相同期回路の第１の実施形態を
説明するための概略的な構成図である。

【図２】図１に示した位相同期回路の各部を具体例を示
す回路図である。

【図３】インバータ１４１〜インバータ１４ｍの例を示
す図である。

【図４】パルス発生回路１２０の構成を示す回路図であ
る。

【図５】同期信号Ｓｉｎの位相が発振信号Ｓｏｕｔに対
して遅れている場合の動作を説明する波形図である。

【図６】同期信号Ｓｉｎの位相が発振信号Ｓｏｕｔに対
して進んでいる場合の動作を説明する波形図である。

【図７】発振信号Ｓｏｕｔがパルス信号Ｓ１２によって
位相前進または位相後退を生じる位相シフトの量をシミ
ュレーションした結果を示す図である。

【図８】発振信号Ｓｏｕｔの位相が同期信号Ｓｉｎに同
期した場合における動作を説明するための図である。

【図９】図８に示す回路において、発振信号Ｓｏｕｔの
波形をインバータの段数に応じてシミュレーションした
結果を示す図である。

【図１０】位相同期回路に複数の同期信号を入力する第
１の例を示す回路図である。

【図１１】位相同期回路に複数の同期信号を入力する第
２の例を示す回路図である。

【図１２】同期信号に対して所定の定常位相差を有する
発振信号を生成させる回路例を示す図である。

【図１３】図１２に示す位相同期回路による発振信号Ｓ
ｏｕｔ１〜発振信号Ｓｏｕｔ５のタイミングを示す図で
ある。

【図１４】本発明の第２の実施形態に係る発振装置を説
明するための概略的な第１の構成図である。

【図１５】本発明の第２の実施形態に係る発振装置を説
明するための概略的な第２の構成図である。

【図１６】本発明の第２の実施形態に係る発振装置を説
明するための概略的な第３の構成図である。

【図１７】３つの位相同期回路をループ状に接続させた
場合における各発振信号の波形をシミュレーションした
結果を示す波形図である。

【図１８】３つの位相同期回路をループ状に接続させた
場合における各発振信号の波形を実際のＦＰＧＡにおい
て観測した波形図である。

【図１９】１つの半導体チップ上で、複数の異なるクロ
ック信号を持つ集積回路の領域を動的に変化させる場合
の動作を説明するための概念図である。

【図２０】従来のアナログ型ＰＬＬ回路の構成例を示す
概略的な図である。

【図２１】従来のデジタル型ＰＬＬ回路の構成例を示す
概略的な図である。

【図２２】半導体チップ上の集積回路に複数分散された
リング発振回路によりクロック信号を分配する従来の方
式を説明するための図である。

【図２３】半導体チップ上の集積回路に複数分散された
ＰＬＬ回路によりクロック信号を分配する従来の方式を
説明するための図である。

【符号の説明】

１１…位相比較部、１２…パルス発生部、１３…合成
部、１４…インバータ部、１１０〜１１ｋ…ＥＸＯＲ回
路、１２０〜１２ｋ…パルス発生回路、１３０，１３
１，１３ｋ…ＯＲ回路、インバータ１４１〜インバータ
１４ｍ、３０１〜３２３…位相同期回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 春山 真一郎 東京都品川区東五反田３丁目14番13号 株 式会社ソニーコンピュータサイエンス研究 所内 Ｆターム(参考） 5J106 AA04 CC06 CC27 DD43 DD46 JJ01 KK03 KK36 KK37 KK38 KK39 KK40

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つの同期信号を受けて、当
   該同期信号に位相が同期した少なくとも一つの発振信号
   を生成する位相同期回路であって、 少なくとも１つのインバータと少なくとも１つの合成回
   路とがリング状に接続され、任意の接続ノードから上記
   発振信号が出力可能で、かつ、上記合成回路は、入力し
   たパルス信号と前段のノードからの発振信号とを合成し
   て次段のノードに出力するリング発振回路と、 上記合成回路に入力される前段のノードからの発振信号
   が上記同期信号に対して有する位相進みまたは位相遅れ
   を検出し、当該位相進みまたは位相遅れの検出時点に同
   期して発生したパルス信号を当該合成回路に入力する、
   少なくとも一つのパルス入力回路とを有する位相同期回
   路。
2. 【請求項２】 上記パルス入力回路は、 少なくとも一つの上記同期信号に対する上記発振信号の
   位相進みまたは位相遅れを検出する位相検出回路と、 上記位相検出回路による上記位相進みまたは位相遅れの
   検出時点に同期して、少なくとも一つの上記パルス信号
   を発生するパルス発生回路とを含む、 請求項１に記載の位相同期回路。
3. 【請求項３】 上記リング発振回路は、所定の遅延特性
   を有した複数の上記インバータ回路を含む、 請求項１に記載の位相同期回路。
4. 【請求項４】 上記リング発振回路は、発振周波数の変
   更を指示する信号に応じて、上記インバータの段数を変
   更する、 請求項１に記載の位相同期回路。
5. 【請求項５】 少なくとも一つの同期信号を受けて、当
   該同期信号に位相が同期した少なくとも一つの発振信号
   を生成する複数の位相同期回路を含み、それぞれの上記
   位相同期回路により生成された上記発振信号を、上記同
   期信号として他の位相同期回路に入力する発振装置であ
   って、 上記位相検出回路は、 少なくとも１つのインバータと少なくとも１つの合成回
   路とがリング状に接続され、任意の接続ノードから上記
   発振信号が出力可能で、かつ、上記合成回路は、入力し
   たパルス信号と前段のノードからの発振信号とを合成し
   て次段のノードに出力するリング発振回路と、 上記合成回路に入力される前段のノードからの発振信号
   が上記同期信号に対して有する位相進みまたは位相遅れ
   を検出し、当該位相進みまたは位相遅れの検出時点に同
   期して発生したパルス信号を当該合成回路に入力する、
   少なくとも一つのパルス入力回路とを有する発振装置。
6. 【請求項６】 上記パルス入力回路は、 少なくとも一つの上記同期信号に対する上記発振信号の
   位相進みまたは位相遅れを検出する位相検出回路と、 上記位相検出回路による上記位相進みまたは位相遅れの
   検出時点に同期して、少なくとも一つの上記パルス信号
   を発生するパルス発生回路とを含む、 請求項５に記載の発振装置。
7. 【請求項７】 上記リング発振回路は、所定の遅延特性
   を有した複数の上記インバータ回路を含む、 請求項５に記載の発振装置。
8. 【請求項８】 上記リング発振回路は、発振周波数の変
   更を指示する信号に応じて、上記インバータの段数を変
   更する、 請求項５に記載の発振装置。
9. 【請求項９】 上記複数の位相同期回路は、回路網の接
   続変更を指示する信号に応じて、上記発振信号の出力ラ
   インと上記同期信号の入力ラインとの接続を変更する、 請求項５に記載の発振装置。
10. 【請求項１０】 上記複数の位相同期回路は、上記発振
    信号の出力ラインと上記同期信号の入力ラインとの間に
    おける接続配線の長さが等しくなるように配置される、 請求項５に記載の発振装置。