TW201737625A - 延遲電路與具有延遲電路之晶片系統 - Google Patents

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Abstract

一種延遲電路，包括正向延遲電路，正向延遲電路具有複數個第一級。各第一級引入一延遲時間，該些第一級的該些延遲時間是不同的。延遲電路更包括：一控制電路耦接至正向延遲電路；及反向延遲電路，反向延遲電路耦接至該控制電路，且具有複數個第二級。各第二級引入一延遲時間，該些第二級的該些延遲時間是不同的。

Description

延遲電路與具有延遲電路之晶片系統
本揭露實施例是有關於一種具有延遲電路裝置的晶片系統，且特別是有關於一種具有延遲電路裝置的晶片系統且延遲電路裝置具有不同延遲時間結構。
隨著電子單晶片系統(system-on-chip, SoC)應用的頻率提高，時脈偏移(clock skew)會增加。此些SoC應用通常包含抗偏移(de-skew)時脈電路，以確保時脈同步。在各種抗偏移時脈電路中，相較於相鎖定迴路(phase-locked loop, PLL)電路或延遲鎖定迴路(delay-locked loop, DLL)，由於同步鏡延遲(synchronous mirror delay, SMD)電路本身相對簡易的電路結構，此SMD電路更適用於需要快速鎖定(locking)及低耗能的應用。
第1A圖繪示傳統積體電路晶片100的方塊圖。晶片100包含輸入緩衝器102、時脈驅動器104、輸出緩衝器106、及電路方塊108，例如感測放大器。由於晶片100的各個元件具有阻抗(impedance)，此些元件引入訊號延遲。舉例來說，輸入緩衝器102從外部時脈(Ext Clk)110接收時脈訊號，傳送此時脈訊號至時脈驅動器104，並引入內部延遲時間期間Td1。回應地，時脈驅動器104產生內部時脈(Int Clk)訊號以控制輸出緩衝器106的資料輸出，輸出緩衝器106對於電路方塊108所輸出的資料進行緩衝。時脈驅動器104引入內部延遲時間期間Td2。輸出緩衝器106具有內部延遲時間期間Td3，輸出緩衝器106由內部時脈訊號Int Clk所觸發，並輸出資料至資料匯流排(DQ)112。由於此些延遲Td1、Td2、及Td3，於外路時脈110及資料匯流排112之間的整體延遲等於Td1+Td2+Td3。如此，相對於外部時脈訊號Ext Clk，晶片100的輸出資料係被延遲。
第1B圖繪示波形示意圖，波形120代表外部時脈110的外部時脈訊號Ext Clk，波形122代表時脈驅動器104之內部時脈訊號Int Clk，波形124代表輸出至資料匯流排112的資料。如第1B圖所示，因為輸入緩衝器102及時脈驅動器104所引入的延遲，內部時脈訊號波形122上升(或下降)邊緣落後外部時脈訊號波形120上升(或下降)邊緣。舉例來說，波形120於時間T1傳送低位階，而波形122於時間T2傳送低位階，時間T2晚於時間T1。再者，由於輸出緩衝器106所引入的延遲，輸出緩衝器106於時間T3輸出資料至資料匯流排112，時間T3更落後波形122的下降邊緣(於時間T2) 。如第1B圖所示，於外部時脈110及資料匯流排112之間的整體延遲為Td1+Td2+Td3。如此，由於此些延遲所導致的時脈偏移，晶片100的讀取操作會不準確。
根據本揭露之第一方面，提出一種延遲電路。此延遲電路包括一正向延遲電路，具有複數個第一級。各第一級引入一延遲時間，該些第一級的該些延遲時間是不同的。延遲電路更包括：一控制電路耦接至該正向延遲電路；以及一反向延遲電路，反向低遲電路耦接至該控制電路，並具有複數個第二級。各第二級引入一延遲時間，該些第二級的該些延遲時間是不同的。
根據本揭露之第二方面，提出一種具有延遲電路之晶片系統，包括：一輸入埠，用以接收一訊號；一輸出緩衝器，用以輸出資料；以及一延遲電路，耦接至該輸入埠及該輸出緩衝器。延遲電路協調一第一時間及一第二時間，該第一時間為該輸入埠接收訊號的時間，該第二時間為該輸出緩衝器輸出該資料的時間。延遲電路包括正向延遲電路，具有複數個第一級。各第一級引入一延遲時間，該些第一級的該些延遲時間是不同的。延遲電路更包括一控制電路耦接至該正向延遲電路、以及一反向延遲電路，反向低遲電路耦接至該控制電路，並具有複數個第二級。各第二級引入一延遲時間，該些第二級的該些延遲時間是不同的。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
於此，依據本揭露實施例將參照圖示作說明。若可能，相同的參考數字將在此些圖式中用來參照相同或相仿的部件。
第2A圖繪示積體電路晶片200的方塊圖，積體電路晶片200包含延遲電路202。延遲電路202可為同步鏡(synchronous mirror)延遲電路。電路晶片200更包含輸入緩衝器204、時脈驅動器206、輸出緩衝器208、及電路方塊210。晶片200接收來自外部時脈212的時脈訊號Ext Clk，並輸出資料至資料匯流排(DQ)214。在範例實施例中，輸入緩衝器204接收外部時脈訊號Ext Clk並進行緩衝、輸出緩衝後的時脈訊號至延遲電路202、並引入內部延遲時間期間Td1。時脈驅動器206接收延遲電路202所產生之延遲時脈訊號，並回應地產生內部時脈訊號Int Clk以控制輸出緩衝器208的輸出。在產生內部時脈訊號Int Clk的過程中，時脈驅動器206引入內部延遲時間期間Td2。輸出緩衝器208引入內部延遲時間期間Td3，並被內部時脈訊號觸發而輸出資料至資料匯流排214。為了同步外部時脈212之外部時脈訊號Ext Clk與輸出至資料匯流排214的資料，延遲電路202引入相等於2Tck-(Td1+Td2+Td3)的延遲時間，Tck為外部時脈訊號的一個時脈周期(cycle)。
第2B圖繪示波形示意圖，其中波形220代表外部時脈212所產生的外部時脈訊號Ext Clk，波形222代表時脈驅動器206所產生之內部時脈訊號Int Clk，波形224代表輸出至資料匯流排214的資料。如第2B圖所示，波形220內的外部時脈訊號Ext Clk的第一、第二、及第三下降邊緣分別出現在時間T21、T22、及T24上。外部時脈訊號Ext Clk係同步於時間T24的資料輸出DQ，於此時資料匯流排214已準備接收資料(亦即於外部時脈Ext Clk的下降邊緣時)。在一些實施例中，同步化包含相誤差(phase error)的程度。同步化的相誤差係說明於下。於時間T21之外部時脈Ext Clk的下降邊緣與輸出至資料匯流排214的第一資料之間的整體延遲為2Tck。由於延遲電路202所引入的延遲時間期間，時脈驅動器206輸出具有時間T23上之第一下降邊緣的內部時脈訊號Int Clk。時間T23及時間T24(資料被輸出至資料匯流排214的時間)之間的時間期間為輸出緩衝器208所引入的延遲Td3。
第2C圖繪示電路晶片200的示意圖，顯示較詳細的延遲電路202。參照第2C圖，延遲電路202包含虛設(dummy)延遲電路250、正向延遲電路(forward delay circuit, FDC)252、鏡控制電路(mirror control circuit, MCC)254、及反向延遲電路(backward delay circuit, BDC)256。虛設延遲電路250係將經由輸入緩衝器204接收之外部時脈訊號Ext Clk延遲一預定時間期間。在範例實施例中，虛設延遲電路250引入Td1+Td2+Td3的延遲時間。FDC 252包含複數個閘252a，此些閘亦被稱為級(stage)。各閘252a可為AND閘並引入相同的延遲時間Td_gd。MCC 254包含複數個閘254a，此些閘可為NAND閘。BDC 256包含複數個閘256a，此些閘亦被稱為級，各閘可為AND閘並引入相同的延遲時間Td_gd。FDC 252之各閘252a的輸出係耦接至MCC 254之一個閘254a的輸入。各閘254a之輸出係耦接至BDC 256之其中一個閘256a的輸入。經由輸入緩衝器204接收之外部時脈訊號Ext Clk的脈衝經由FDC 252而正向傳播至MCC 254，並經由BDC 256而反向傳播至時脈驅動器206。
第2C圖之元件所引入的延遲時間係顯示在此些元件的上面或下面。亦即，輸入緩衝器202引入Td1的延遲、虛設延遲電路250引入Td1+Td2+Td3的延遲、FDC 252引入TV1=Tck-(Td1+Td2+Td3)的延遲、BDC 256引入TV2=Tck-(Td1+Td2+Td3)的延遲、時脈驅動器206引入Td2的延遲、而輸出緩衝器208引入Td3的延遲。因此，包含延遲電路202之電路晶片200的整體延遲為Td1+(Td1+Td2+Td3)+[Tck-(Td1+Td2+Td3)]+[Tck-(Td1+Td2+Td3)]+Td2+Td3，等於2Tck。
在一些實施例中，晶片200需要操作在大範圍的頻率。當電路晶片200係操作在相對高頻率例如200MHz時，此頻率對應至窄的外部時脈周期，無法容許任何顯著的相誤差，而同步後的時脈輸出需要高準確度。亦即，外部時脈訊號係與資料輸出高準確地協調。然而，當電路晶片200係操作於低頻率例如50MHz時，此頻率對應至相對寬的外部時脈周期，一般可容許較大的相誤差。亦即，外部時脈訊號係與資料輸出低準確地協調。舉例來說，在一實施例中，高頻率應用可容許達5%的相誤差，低頻率應用可容許達10%的相誤差。相誤差的一個主要因素在於FDC/BDC延遲的解析度，此因素直接相關於延遲電路202各級的延遲時間Td_gd。FDC 252及BDC 256之各者對應的級所引入的累積誤差此處可稱為量化誤差。為了最小化量化誤差，FDC 252及BDC 256中的各級的延遲時間可非常地短。
再者，如上所述由於電路晶片200的整體延遲時間為2[Tck-(Td1+Td2+Td3)]，當電路晶片200係操作於低頻率時，延遲電路202係產生較長的延遲。延遲電路202之FDC 252及BDC 256中的級的整體數量，係由延遲電路202需被操作之最低頻率所決定。若電路晶片200係操作在高及低頻率兩者，不僅FDC 252及BDC 256中各級的延遲要引入短的延遲以改進高頻率應用的準確性，並且整體可能(potential)的延遲需足夠地長以用於低頻率應用。如此，FDC 252及BDC 256的各者係被設計為具有許多級(閘)，此些級具有相同的短延遲，以符合預期之低頻率應用的要求，這種作法造成延遲電路202佔據大電路面積，並耗損更多能量。
第2D圖繪示第2C圖之電路200的運作時序圖。在此時序圖及第2C圖所示者中，A為輸入緩衝器202的輸出，B為虛設延遲電路250的輸出，Cn為FDC 252的第n個閘的輸出，Dn為MCC 254的第n個閘的輸出，E為BDC 256的輸出，而F為時脈驅動器206的輸出。如第2D圖所示，輸入緩衝器202引入Td1的延遲，故外部時脈訊號Ext Clk的脈衝與緩衝器202之輸出A之對應的脈衝之間的時間差等於Td1。相仿地，虛設延遲電路250引入Td1+Td2+Td3的延遲，故輸入緩衝器202的輸出A的脈衝與虛設延遲電路250的輸出B的脈衝之間的時間差等於Td1+Td2+Td3。FDC 252引入TV1=Tck-(Td1+Td2+Td3)的延遲。依照外部時脈訊號Ext Clk的周期長度Tck，時脈訊號通過(traverse)不同數量的FDC 252的閘252a。當電路200用於高頻率時， Tck對應較窄，即FDC 252引入的延遲(TV1=Tck-(Td1+Td2+Td3))也被窄縮。如此，時脈訊號需通過更少的FDC 252的閘。
在一實施例中，假設時脈訊號通過數量n的閘252a，其中n為大於或等於1的整數。參照第2C及2D圖，MCC 254之第n個閘的輸出Dn係由輸出Cn及A所控制。輸出A控制哪一個或哪多個閘252a會被通過。
舉一例子，當A及Cn的輸出兩者包含邏輯“1”，MCC 254於輸出Dn輸出邏輯“0”。如第2D圖所示，輸出A的時脈周期為Tck。由於輸出A及輸出B之間的延遲為Td1+Td2+Td3，當輸出A升高且同時輸出Dn降低時，輸出B及輸出Dn之間的延遲等於TV1=Tck-(Td1+Td2+Td3)。BDC 256引入的延遲使得輸出Dn及BDC 256於E之輸出之間的延遲等於TV2=Tck-(Td1+Td2+Td3)。
第3A圖繪示電路晶片200的示意圖，其中FDC 252及BDC 256之各級的延遲時間係標示在元件上。輸入緩衝器204、時脈驅動器206、及輸出緩衝器208的延遲時間係相同於第2C圖中所示者，而且也顯示在第3A圖中。FDC 252的多級252a與BDC 256之多級256a的各級具有相同的延遲時間(t1)。延遲時間t1短得足以容許高頻率應用，而級的數量係足夠以容許低頻率應用。舉例來說，當電路晶片200係操作於高頻率例如200MHz時，外部時脈訊號Ext Clk的周期Tck為5ns。 為了達成5%的相誤差，各級的延遲時間t1係設定為0.25ns。假設虛設延遲250提供4.8ns的延遲，FDC 252或BDC 256所引入的延遲為Tck-(Td1+Td2+Td3) = 5 ns - 4.8 ns = 0.2 ns，此時間小於一個級的延遲(0.25ns)。因此，在高頻率操作的同步化可藉由以下而被達成：使時脈訊號通過僅FDC 252的第一級、及BDC 256的最後一級，如第3A圖中箭號280所示。
當電路晶片200操作在低頻率例如50MHz時，外部時脈周期為20ns。因此，FDC 252及BDC 256的各者係產生一延遲等於Tck-(Td1+Td2+Td3) = 20 ns - 4.8 ns = 15.2 ns。由於各級的延遲時間t1為0.25ns，FDC 252及BDC 256的各者需至少61個級以產生足夠的延遲。如第3B圖中箭號282所示，當電路晶片200係操作於50MHz時，時脈訊號通過FDC 252及BDC 256之各者的61個級，以生成所需之延遲而同步化外部時脈訊號Ext Clk及資料輸出。延遲電路202致能電路晶片200以操作在大範圍的頻率時，會佔據電路晶片200相當大電路面積，而導致較高的成本及耗能。
依據本揭露實施例，延遲電路包含至少一FDC及至少一BDC。FDC具有串聯連接之複數個級以使時脈訊號通過於第一方向，以引入延遲於時脈訊號內。BDC具有於第二方向串聯連接之複數級，第二方向不同於第一方向，以引入另外的延遲於時脈訊號內。FDC及BDC之此些級的對應的延遲時間可以是不同的。在一實施例中，FDC之此些級的對應的延遲時間於正向方向增加，而BDC的此些級的對應的延遲時間於反向方向減少。在另一實施例中，FDC內每一個級的延遲時間係短於正向方向的下一級的延遲時間，BDC內每一個級的延遲時間係長於反向方向的下一級的延遲時間。在另一實施例中，FDC及BDC的各者包含複數組的多個級。各組的級包含一個或多個級。各組內級的數量可以不同。此些級的對應的延遲時間在一個組中可以是相同的。FDC內對應組的多個級的延遲時間於正向方向增加，BDC內對應組的多個級的延遲時間於反向方向減少。
第4圖繪示依據本揭露一實施例之積體電路晶片400的示意圖。電路晶片400包含輸入緩衝器402、延遲電路404、時脈驅動器406、及輸出緩衝器408。電路晶片400接收來自外部時脈412的時脈訊號Ext Clk，並輸出資料至資料匯流排414。在範例實施例中，輸入緩衝器402接收外部時脈訊號並引入內部延遲時間期間Td1。時脈驅動器406產生內部時脈訊號Int Clk以控制輸出緩衝器408的輸出資料。時脈驅動器406引入內部延遲時間期間Td2。輸出緩衝器408引入內部延遲時間期間Td3，並被內部時脈訊號Int Clk控制而輸出資料至資料匯流排414。
延遲電路404可為同步鏡延遲電路，同步鏡延遲電路包含虛設延遲電路450、FDC 452、MCC 454、及BDC 456。虛設延遲電路450將時脈訊號延遲一預定時間期間。在範例實施例中，虛設延遲電路450引入Td1+Td2+Td3的延遲時間，此時間等於輸入緩衝器402、時脈驅動器406、及輸出緩衝器408(亦即電路晶片400中引入延遲的其他元件)的合併延遲。FDC 452包含9個閘(級)452a，具有延遲時間t1-19。BDC 456也包含9個閘456a，具有延遲時間t1-t9。FDC 452的閘452a的對應的延遲時間 t1-t9於正向方向增加，亦即t9 ＞ t8 ＞ t7 ＞ t6 ＞ t5 ＞ t4 ＞ t3 ＞ t2 ＞ t1。BDC 456的閘456a的對應的延遲時間 t1-t9於反向方向增加，亦即t9 ＞ t8 ＞ t7 ＞ t6 ＞ t5 ＞ t4 ＞ t3 ＞ t2 ＞ t1。如上所述，延遲電路404引入一延遲使得輸出緩衝器414輸出的資料係同步於外部時脈412所輸出之外部時脈訊號Ext Clk。於電路晶片400中，外部時脈訊號Ext Clk及資料輸出之間的延遲為2Tck，其中tck為外部時脈訊號Ext Clk的一個時脈期間。詳言之，FDC 452及BDC 456之各者引入的延遲等於Tck-(Td1+Td2+Td3)。因此，當電路晶片400係操作於高頻率及短Tck時，FDC 452及BDC 456引入的延遲也可以是短的。這例如是由沿著箭號480通過的時脈訊號所達成的，此時脈訊號僅通過FDC 452及FDC 456之具有短延遲t1的閘。由於FDC 452的起始閘或BDC 456的終點級具有短的延遲時間，延遲電路404可在高頻率操作下提供所需的高準確性。
當電路晶片400係操作在相對低頻率下時，延遲電路404需引入較長的延遲以用於同化時脈訊號。因此，時脈訊號需通過更多的FDC 452及BDC 456內的閘，如第4圖中箭號482所示。在所示實施例中，時脈訊號在各FDC 452及BDC 456中通過9個閘。由於在FDC 452的正向方向中的閘、及在BDC 456的反向方向中的閘，為具有較長的延遲時間，故較少的閘需用於FDC 452及BDC 456。如此，延遲電路404可被設計以佔用電路晶片400少較的面積。再者，由於時脈訊號通過較少的閘，因而通過較短的距離而產生足夠的延遲，故延遲電路404可提供快速鎖定及低耗能。
在所示實施例中，雖然9個閘(級)係第4圖中所示，本揭露並不限於此。閘的數量可基於所需之操作頻率範圍而被調整。再者，各閘的延遲時間可被修改以容許特定應用的需求。再者，雖然輸入緩衝器402、延遲電路404、時脈驅動器406、及輸出緩衝器408係顯示為被整合在單一晶片(亦即電路晶片400)內，此些電路可被分割為電子裝置中共同運作的分開的元件。另外，電路晶片400的一個或多個元件可被省略，以達成所需之架構。舉例來說，積體電路可包含接收部分例如輸入緩衝器402、輸出部分例如輸出緩衝器408、及延遲電路404，此延遲電路404對於輸入埠何時接收訊號及輸出埠何時輸出資料進行同步化。
第5A及5B圖繪示電路晶片500的示意圖，對應地操作在高及低頻率。電路晶片500包含輸入緩衝器502、延遲電路504、時脈驅動器506、及輸出緩衝器508。電路晶片500接收來自外部時脈512的外部時脈訊號Ext Clk，並輸出資料至資料匯流排514。除了延遲電路504外，所有此些元件的結構與功能係相仿於電路晶片400及200，故不再重述。延遲電路504可為同步鏡延遲電路，同步鏡延遲電路包含虛設延遲電路550、FDC 552、MCC 554、及BDC 556。虛設延遲電路550及MCC 554的結構及用途係相仿於電路晶片400之虛設延遲電路450及MCC 454，故不再重述。FDC 552及BDC 556的各者包含複數組的閘(級)。如第5A及5B圖所示，FDC 552包含14組552-1、552-2、552-3、552-4、552-5、…、及552-14；BDC 556包含14組556-1、556-2、556-3、556-4、556-5、…、及556-14。各組包含兩閘(級)，具有相同的延遲時間。舉例來說，組552-1中的各閘具有延遲時間t1、組552-2中的各閘具有延遲時間t2等等。FDC 552的多個組552-1、552-2、552-3、552-4、552-5、…、及552-14的延遲時間於正向方向增加。BDC 556的多個組556-1、556-2、556-3、556-4、556-5、…、及556-14的延遲時間於反向方向減少。亦即，t14 ＞…＞ t5 ＞ t4 ＞ t3 ＞ t2 ＞ t1。於此基礎，在時脈訊號通過至一組或多組後的累積延遲係於下繪示於表1。 表1
於一實施例中，此些延遲電間係依據tx+1 =tx + 0.05 ns而被設定。因此，t2=t1+0.05 ns，t3=t2+0.05 ns，等等。為了容許200MHz的操作頻率及5%的解析度，最小延遲時間t1係設定為0.25ns。假設虛設延遲550提供4.8ns的延遲，FDC 552或BDC 556引入的延遲可依據Tck-(Td1+Td2+Td3) = 5 ns - 4.8 ns = 0.2 ns而被計算出來，此延遲小於組552-1內第一級或組556-1內最後一級的延遲(0.25ns)。因此，在高操作頻率下的同步化可藉由以下而達成：使時脈訊號通過僅FDC 552的第一級、及BDC 556的最後一級，如第5A圖之箭號580所示。
當電路晶片500係操作在低頻率例如50MHz時，外部時脈周期為20ns。對應地，FDC 552及BDC 556的各者係產生一延遲等於Tck-(Td1+Td2+Td3) = 20 ns - 4.8 ns = 15.2 ns。依據表1，時脈訊號會通過經過FDC 552或BDC 556的至少第14組或第27級，以生成所需延遲，如第5B中之箭號582所示。相較於第2C圖的延遲電路202，第5B圖的延遲電路504需要實質上較少的級以達成足夠的延遲。由於延遲電路504需要較少的級以達成同步化，此電路可佔用電路晶片500較少的面積。操作在50MHz的電路晶片500的解析度係小於0.9ns。電路晶片500的相誤差可計算為0.9 ns/20 ns = 4.5%。因此，範例實施例更提供高準確性的同步化。
雖然第5A及5B圖所示之範例實施例504包含14組且各組包含2級，本揭露並不限於此。組的數量可大於或小於14，而包含在各組內的級的數量可大於2。
範例之FDC 252、452、552及BDC 256、456、556的延遲時間可由電阻-電容性延遲所實現，亦即由例如是電阻器、或充電及放電結構例如電容器的任一者所造成的傳播延遲。在範例實施例中，雖然虛設延遲電路250、450、550係耦接在FDC 252、452、552的輸入端，虛設延遲電路250、450、550可轉而耦接在BDC 256、456、556的輸出端。於第6圖所示之範例顯示範例性積體電路晶片600。電路晶片600係相仿於電路晶片400，不同之處在於電路晶片600包含一虛設延遲電路450耦接至BDC 456的輸出。相仿於參照第4圖之延遲電路404所述之延遲時間，FDC 452及BDC 456的對應的延遲時間t1-t9從t9降低至t1，例如t9 ＞ t8 ＞ t7 ＞ t6 ＞ t5 ＞ t4 ＞ t3 ＞ t2 ＞ t1。在一些實施例中，延遲電路可包含多個虛設延遲電路，耦接在延遲電路中的不同位置。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、400、500‧‧‧積體電路晶片
102、204、404、504‧‧‧輸入緩衝器
202、402、502‧‧‧延遲電路
104、206、406、506‧‧‧時脈驅動器
106、208、408、508‧‧‧輸出緩衝器
108、210‧‧‧電路方塊
110、212、412、512‧‧‧外部時脈
112、214、414、514‧‧‧資料匯流排
120、122、124、220、222、224‧‧‧波形
250、450、550‧‧‧虛設延遲電路
252、452、552‧‧‧FDC
252a、452a‧‧‧FDC的閘
254、454、554‧‧‧MCC
254a、454a‧‧‧MCC的閘
256、456、556‧‧‧BDC
256a、456a‧‧‧BDC的閘
280、282、480、482、580、582‧‧‧箭號
552-1~552-14‧‧‧FDC的一組閘
556-1~556-14‧‧‧BDC的一組閘
A‧‧‧輸入緩衝器的輸出
B‧‧‧虛設延遲電路的輸出
C1‧‧‧FDC第1個閘的輸出
C2‧‧‧FDC第2個閘的輸出
C3‧‧‧FDC第3個閘的輸出
Cn-1‧‧‧FDC第n-1個閘的輸出
Cn‧‧‧FDC第n個閘的輸出
Dn‧‧‧MCC第n個閘的輸出
E‧‧‧BDC的輸出
F‧‧‧時脈驅動器的輸出
DQ‧‧‧資料匯流排
Ext Clk‧‧‧外部時脈訊號
Int CLk‧‧‧內部時脈訊號
t1~t14、Td1、Td2、Td3、Tck‧‧‧延遲時間
T1、T2、T3、T21、T22、T23、T24‧‧‧時間
TV1、TV2‧‧‧時間差
第1A圖繪示傳統積體電路晶片的方塊圖。 第1B圖繪示之波形示意圖顯示第1A圖之電路晶片的波形。 第2A圖繪示具有延遲電路之積體電路晶片的方塊圖。 第2B圖繪示之波形示意圖顯示第2A圖之電路晶片的波形。 第2C圖繪示第2A圖之電路晶片的示意圖。 第2D圖繪示第2C圖之電路晶片的範例時序圖。 第3A圖繪示第2A圖之操作於高頻率且具有延遲電路結構的電路晶片的示意圖。 第3B圖繪示第2A圖之操作於低頻率且具有第3A圖所示之電路延遲電路結構的電路晶片的示意圖。 第4圖繪示依據一實施例之包含延遲電路結構之電路晶片的示意圖。 第5A圖繪示依據另一實施例之操作於高頻率且具有延遲電路結構之電路晶片的示意圖。 第5B圖繪示第5B圖所示之操作於低頻率之電路晶片的示意圖。 第6圖繪示依據一實施例之包含延遲電路結構的電路晶片的示意圖。
400‧‧‧積體電路晶片
402‧‧‧延遲電路
404‧‧‧輸入緩衝器
406‧‧‧時脈驅動器
408‧‧‧輸出緩衝器
412‧‧‧外部時脈
414‧‧‧資料匯流排
450‧‧‧虛設延遲電路
452‧‧‧FDC
452a‧‧‧FDC的閘
454‧‧‧MCC
456‧‧‧BDC
456a‧‧‧BDC的閘
480、482‧‧‧箭號
t1~t9、Td1、Td2、Td3‧‧‧延遲時間
Ext Clk‧‧‧外部時脈訊號
DQ‧‧‧資料匯流排

Claims (10)

  1. 一種延遲電路，包括： 一正向延遲電路，具有複數個第一級，各該第一級引入一延遲時間，該些第一級的該些延遲時間是不同的； 一控制電路，耦接至該正向延遲電路；以及 一反向延遲電路，耦接至該控制電路，具有複數個第二級，各該第二級引入一延遲時間，該些第二級的該些延遲時間是不同的。
  2. 如申請專利範圍第1項所述之延遲電路，其中該正向延遲電路的該些第一級係以訊號傳播之正向方向而串聯耦接，該反向延遲電路的該些第二級係以訊號傳播之反向方向而串聯耦接。
  3. 如申請專利範圍第2項所述之延遲電路，其中 對應之第一級的該些延遲時間係於正向方向增加；以及 對應之第二級的該些延遲時間係於反向方向減少。
  4. 如申請專利範圍第2項所述之延遲電路，其中 該正向延遲電路內之一第一級的一第一延遲時間係短於該正向延遲電路內之下一個第一級之一第二延遲時間；以及 該正向延遲電路內之一第二級的一第一延遲時間係長於該正向延遲電路內之下一個第二級之一第二延遲時間。
  5. 如申請專利範圍第2項所述之延遲電路，其中 該複數個第一級係分成複數個第一組，各該第一組包含具有相同延遲時間的一個或多個第一級，且該些第一組的對應的延遲時間係於正向方向增加；以及 該複數個第二級係分成複數個第二組，各該第二組包含具有相同延遲時間的一個或多個第二級，且該些第二組的對應的延遲時間係於反向方向減少。
  6. 如申請專利範圍第1項所述之延遲電路，更包括一虛設延遲電路耦接至該正向延遲電路之一輸入或該反向延遲電路之一輸出。
  7. 如申請專利範圍第1項所述之延遲電路，其中隨著該延遲電路之一操作頻率降低，該些正向及反向延遲電路使得訊號通過之該些第一級及第二級的數量增加。
  8. 一種具有延遲電路之晶片系統，包括： 一輸入埠，用以接收一訊號； 一輸出緩衝器，用以輸出資料；以及 一延遲電路，耦接至該輸入埠及該輸出緩衝器，該延遲電路協調一第一時間及一第二時間，該第一時間為該輸入埠接收訊號的時間，該第二時間為該輸出緩衝器輸出該資料的時間，其中該延遲電路包括： 　　一正向延遲電路，具有複數個第一級，各該第一級引入一延遲時間，該些第一級的該些延遲時間是不同的； 　　一控制電路，耦接至該正向延遲電路；及 　　一反向延遲電路，耦接至該控制電路，具有複數個第二級，各該第二級引入一延遲時間，該些第二級的該些延遲時間是不同的。
  9. 如申請專利範圍第8項所述之晶片系統，其中 該正向延遲電路的該些第一級係以訊號傳播之正向方向而串聯耦接，該反向延遲電路的該些第二級係以訊號傳播之反向方向而串聯耦接； 對應該正向延遲電路的各該第一級的該些延遲時間係於正向方向增加；以及 對應該反向延遲電路的各該第二級的該些延遲時間係於反向方向減少。
  10. 如申請專利範圍第8項所述之晶片系統，其中隨著該延遲電路之一操作頻率降低，該正向及反向延遲電路使得訊號通過之該些第一級及第二級的數量增加。
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