WO2021199955A1 - パルスエッジ検出回路 - Google Patents

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WO2021199955A1
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edge detection
pulse
signal
edge
circuit
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PCT/JP2021/009268
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卓祐 伊藤
智裕 根塚
青木　康明
祐太 中村
崇志 吉谷
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株式会社デンソー
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Definitions

  • the present disclosure relates to a circuit that detects an edge of a pulse signal generated in response to a change in a voltage signal.
  • Patent Document 1 a gate that measures a load signal generated by a switching operation of a switching element constituting a bridge circuit for driving a load and inputs the load signal to the switching element based on the measurement result.
  • Techniques for adjusting signal timing are disclosed.
  • edge detection is performed by an analog circuit, the circuit area may become large, and if it is performed by a digital circuit, it is difficult to implement a high-speed clock signal when forming using a high withstand voltage process. Yes, it is still difficult to detect each edge.
  • the present disclosure has been made in view of the above circumstances, and an object thereof is to capture the edge of a high-speed pulse signal generated by a change in a voltage signal with a relatively simple configuration without using a high-speed clock signal.
  • the purpose is to provide a pulse edge detection circuit capable of providing a pulse edge detection circuit.
  • the pulse edge detection circuit According to the pulse edge detection circuit according to claim 1, assuming that one of the rise edge and the fall edge of the pulse signal output by the comparator by comparing the voltage signal with the threshold voltage is the first edge and the other is the second edge, the second edge.
  • the first and second edge detection units output the first and second edge detection signals at the timing when the first and second edges are generated, respectively. At that time, in the second edge detection unit, the timing at which the second edge can be detected is controlled by the first edge detection signal.
  • the timing at which the second edge detection unit can detect the second edge is controlled by the first edge detection signal output by the first edge detection unit at the timing when the first edge is generated. As a result, even if the interval between the two edges is short because the pulse signal is high speed, the second edge detection unit can detect the second edge without using a high speed clock signal.
  • the first and second clock synchronization circuits are provided, respectively, in which the first and second edge detection signals are synchronized with the clock signal and output.
  • the generation timing of the first and second edges detected by the first and second edge detection units can be expressed with the period of the synchronization clock signal as the minimum unit.
  • FIG. 1 is a diagram showing a pulse edge detection circuit in the first embodiment.
  • FIG. 2 is a timing chart showing the operation of the pulse edge detection circuit.
  • FIG. 3 is a diagram illustrating the effect of the delay time given by the delay circuit.
  • FIG. 4 is a diagram showing an application example of the pulse edge detection circuit.
  • FIG. 5 is a diagram showing a waveform of voltage Vds and a waveform of pulse signal Vin.
  • FIG. 6 is a diagram showing a pulse edge detection circuit in the second embodiment.
  • FIG. 7 is a timing chart showing the operation of the pulse edge detection circuit.
  • FIG. 8 is a diagram showing a pulse edge detection circuit in the third embodiment.
  • FIG. 9 is a timing chart showing the operation of the pulse edge detection circuit.
  • FIG. 10 is a diagram showing a pulse edge detection circuit in the fourth embodiment.
  • FIG. 11 is a diagram showing a waveform of the voltage Vds and a waveform of the pulse signal Vin.
  • FIG. 12 is a timing chart showing the operation of the pulse edge detection circuit.
  • FIG. 13 is a diagram showing a pulse edge detection circuit in the fifth embodiment.
  • FIG. 14 is a timing chart showing the operation when the delay time of RSFF33 (2) becomes too long.
  • FIG. 15 is a timing chart showing the operation of the pulse edge detection circuit.
  • FIG. 16 is a diagram showing a pulse edge detection circuit in the sixth embodiment.
  • FIG. 17 is a diagram showing a pulse edge detection circuit in the seventh embodiment.
  • FIG. 18 shows a pulse edge caused by noise and a measurement target in a gate drive control circuit in which output signals OUT1 to OUT4 are input when the pulse edge detection circuit of the fourth embodiment is used in the eighth embodiment.
  • FIG. 19 shows a pulse edge caused by noise and a measurement target in a gate drive control circuit in which output signals OUT1 to OUT4 are input when the pulse edge detection circuit of the fourth embodiment is used in the ninth embodiment.
  • FIG. 20 is a diagram illustrating a method of eliminating the influence of noise in advance in the gate drive control circuit in the tenth embodiment.
  • FIG. 20 is a diagram illustrating a method of eliminating the influence of noise in advance in the gate drive control circuit in the tenth embodiment.
  • FIG. 21 is a diagram showing a pulse edge detection circuit in the eleventh embodiment.
  • FIG. 22 is a timing chart showing the operation of the pulse edge detection circuit.
  • FIG. 23 is a diagram showing a comparator with hysteresis used in the measurement circuit in the twelfth embodiment.
  • FIG. 24 is a diagram (No. 1) showing an example in which noise is removed by the comparator.
  • FIG. 25 is a diagram (No. 2) showing an example in which noise is removed by the comparator.
  • FIG. 26 is a diagram showing a comparator with upper and lower hiss used in the measurement circuit in the thirteenth embodiment.
  • FIG. 27 is a diagram (No. 1) showing an example in which noise is removed by the comparator.
  • FIG. 28 is a diagram (No.
  • FIG. 29 is a diagram showing a Schmitt trigger buffer used in the measurement circuit in the 14th embodiment.
  • FIG. 30 is a diagram showing an example in which noise is removed by the Schmitt trigger buffer.
  • FIG. 31 is a diagram showing a configuration example of a delay circuit in the fifteenth embodiment.
  • the series circuit of the N-channel MOSFET 1P and 1N constitutes one phase of the three-phase inverter circuit 2, and is connected to the DC power supply 3.
  • the inverter circuit 2 is driven by, for example, a three-phase motor (not shown).
  • a measurement circuit 4 composed of a comparator is connected between the drain and the source of the FET 1N.
  • the measurement circuit 4 compares the drain-source voltage Vds of the FET 1N with the reference voltage which is the threshold voltage, and outputs the pulse signal Vin.
  • the detection circuit 5 of the present embodiment includes a rise edge of the pulse signal Vin corresponding to the timing when the surge voltage Vds first exceeds the reference voltage, and a pulse signal corresponding to the timing when the surge voltage Vds first falls below the reference voltage.
  • the fall edge of Vin is detected.
  • the rise edge corresponds to the first edge and the fall edge corresponds to the second edge.
  • the rise edge detection signal output by the detection circuit 5 is OUT1 and the fall edge detection signal is OUT2.
  • These detection signals are gate drive control that outputs a drive signal to the gates of FET1P and 1N via the digital control circuit 8. It is input to the circuit 6.
  • the gate drive control circuit 6 performs control such as adjusting the output timing of the drive signal based on the detection signals OUT1 and OUT2.
  • the digital control circuit 8 outputs a reset signal Reset to the detection circuit 5.
  • the measurement circuit 4 and the detection circuit 5 constitute the pulse edge detection circuit 7.
  • the pulse signal Vin is input to the set terminal S of the RS flip-flop 11 and the input terminal of the NOT gate 12.
  • a reset signal Reset is input to the reset terminal R of the RS flip-flop 11.
  • the output terminal of the NOT gate 12 is connected to the set terminal S of the RS flip-flop 13.
  • flip-flop will be referred to as "FF”.
  • the output terminal Q of the RSFF11 is connected to the input terminal of the NOT gate 14.
  • the output terminal of the NOT gate 14 is connected to the reset terminal R of the RSFF 13 via the delay circuit 15.
  • the output terminals Q of RSFF11 and 13 output signals OUT1 and OUT2, respectively.
  • RSFF11 and 13 correspond to the first and second edge detection units, respectively, and correspond to the first and second latch circuits, respectively.
  • the inverted signal Vin_bar of the pulse signal Vin becomes a high level
  • RSFF13 is set, and OUT2 becomes a high level. That is, the rise edge interval of the signals OUT1 and 2 corresponds to the pulse width of the pulse signal Vin, for example, 10 ns. After that, even if the voltage Vds exceeds the reference voltage again due to ringing and the pulse signal Vin becomes a high level, the signals OUT1 and 2 latched by RSFF11 and 13 do not change.
  • the delay time given to the signal OUT1_bar by the delay circuit 15 will be described.
  • the signal OUT2 becomes a high level at an early timing. It will change.
  • the reset of RSFF13 is released immediately after the voltage Vds first exceeds the reference voltage, the signal OUT2 changes to a high level at a late timing. Therefore, when the pulse width of the pulse signal Vin is assumed to be, for example, about 10 ns, it is desirable to set the delay time in the delay circuit 15 to less than 10 ns.
  • the comparator compares the voltage Vds with the reference voltage and outputs the pulse signal Vin.
  • the RSFF11 raises the signal OUT1 to a high level at the timing when the rise edge is detected by changing the pulse signal Vin to a high level.
  • the RSFF 13 becomes inactive at the same time as the set signal becomes active, and the reset signal becomes active, so that the fall edge of the pulse signal Vin can be detected.
  • the pulse signal Vin changes from a high level to a low level and a fall edge occurs, the set signal of the RSFF13 becomes active and the signal OUT2 becomes a high level.
  • the timing at which the fall edge can be detected in the RSFF 13 is controlled by the signal OUT1 output by the RSFF 11 at the rise edge generation timing. Specifically, the reset of RSFF13 is released by the inversion level of the signal OUT1. As a result, the RSFF 13 can detect the fall edge without using a high-speed clock signal even if the interval between the two edges is short because the pulse signal Vin is high-speed.
  • the delay circuit 15 for delaying the timing of releasing the reset of the RSFF13 by the inversion level of the signal OUT1 is provided, the setup is performed when the RSFF13 detects the fall edge that occurs after the reset of the RSFF13 is released. Sufficient time and hold time can be secured. Then, since the delay time of the delay circuit 15 is set to be less than the pulse width time assumed for the pulse signal Vin, the RSFF 13 can reliably detect the fall edge.
  • the pulse edge detection circuit 16 of the second embodiment replaces the RSFF 13 with the negative logic input RSFF 17, and the NOT gates 12 and 14 are deleted accordingly. Further, the output terminal of the delay circuit 15 is connected to the set terminal S of RSFF17, and the pulse signal Vin is connected to the reset terminal R.
  • RSFF17 is indefinite as in the first embodiment during the period when both the signal Vin and the signal OUT1 show a low level. Then, when the signal Vin becomes high level and the signal OUT1 also becomes high level, both the set and reset of RSFF17 are released. After that, when the signal Vin becomes low level, RSFF17 is reset and the signal OUT2 becomes low level. In this case, the distance between the rise edge of the signal OU1 and the fall edge of the signal OU2 indicates the high level pulse width of the signal Vin. According to the pulse edge detection circuit 16 configured as described above, the circuit area is smaller than that of the pulse edge detection circuit 7 of the first embodiment.
  • DFF22 (1) and 22 (2) are arranged in the output stage of the detection circuit 5 of the first embodiment, and the signals OUT1 and 2 are clock signals. Output in synchronization with CLK. DFF22 (1) and 22 (2) correspond to the first and second clock synchronization circuits, respectively.
  • the frequency of the clock signal CLK is, for example, 100 MHz.
  • FIG. 9 also shows the signal OUT_ideal when the pulse signal Vin is simply output in clock synchronization with only one DFF instead of the pulse edge detection circuit 21 for comparison.
  • the pulse width of the signal OUT_ideal is 20 ns.
  • the signals OUT1 and OUT2 in which the rise edge and the fall edge are detected individually are output by clock synchronization, so that the edge interval of the synchronized signals FFOUT1 and FFOUT2 is the pulse signal Vin. It is 10 ns, which is equal to the pulse width of.
  • the pulse edge detection circuit 21 includes DFF22 (1) and 22 (2) that output signals OUT1 and OUT2 in synchronization with the clock signal CLK.
  • the rise and fall edge generation timings detected by the RSFFs 11 and 13 can be expressed with the period of the synchronization clock signal CLK as the minimum unit.
  • the pulse edge detection circuit 31 of the fourth embodiment shown in FIG. 10 has a configuration corresponding to the detection circuit 5 of the first embodiment, and the reference numerals thereof are indicated by (1). Then, in the pulse edge detection circuit 31, two sets of the NOT gate 14, the delay circuit 15, and the RSFF 13 are added to the output terminal Q of the RSFF 13 (1), and these are cascade-connected. Reference numerals (2) and (3) are attached to the added two sets, respectively.
  • a pulse signal Vin is given to the set terminal S of the RSFF13 (2), and a pulse signal Vin is given to the set terminal S of the RSFF13 (3) via the NOT gate 12 (2).
  • the output terminal Q of RSFF13 (2) outputs the signal OUT3, and the output terminal Q of RSFF13 (3) outputs the signal OUT4.
  • noise starts to rise with the turn-off of the FET 1N, and noise is superimposed before the voltage signal to be measured exceeds the reference voltage of the reference voltage of the measurement circuit 4. Assuming that, it is a configuration that takes measures against the noise.
  • noise is superimposed, as shown in FIG. 12, a pulse due to noise is generated before the original measurement target pulse in the pulse signal Vin.
  • the signals OUT1 and OUT2 change to a high level at the timing of occurrence of the rise edge and fall edge of the pulse caused by noise.
  • the pulse edge detection circuit 31 of the fourth embodiment even if a pulse due to noise is generated before the measurement target pulse in the pulse signal Vin, the rise edge of the measurement target pulse is generated by the signals OUT3 and OUT4. , The timing of fall edge occurrence can be detected.
  • the pulse edge detection circuit 32 of the fifth embodiment shown in FIG. 13 has a configuration in which delay circuits 33 (1) and 33 (2) are added to the pulse edge detection circuit 31.
  • the delay circuit 33 (1) delays the signal Vin and gives it to the set terminal S of the RSFF 13 (2).
  • the delay circuit 33 (2) is inserted between the NOT gate 12 (2) and the set terminal S of the RSFF 13 (3).
  • a reset signal is given to the reset terminal R of the RSFF 13 (2) via the delay circuits 15 (1) and 15 (2). Therefore, if the delay time becomes too long, as shown in FIG. 14, the reset release of RSFF13 (2) may be delayed, and the reset may be released after the rise edge of the pulse signal Vin is generated. As an example in FIG. 14, since it is assumed that noise is not superimposed as in the fourth embodiment, the rise edge and fall edge of the measurement target pulse are detected by the signals OUT1 and OUT2.
  • the RSFF 13 (2) can detect the corresponding rise edge of the pulse.
  • the pulse edge detection circuit 34 of the sixth embodiment shown in FIG. 16 includes an extended detection circuit 31N in which the number of output signals of the pulse edge detection circuit 31 is extended to N. However, N is an even number of "6" or more. Then, DFF22 (1) to 22 (N) are arranged for each output terminal OUT1 to OUT (N) of the extended detection circuit 31N as in the third embodiment. As a result, the signals FFOUT1 to FFOUT (N) synchronized with the clock signal CLK can be output as in the third embodiment.
  • the pulse edge detection circuit 35 of the seventh embodiment shown in FIG. 17 has a configuration in which a series circuit of NOT gates 36a and 36b is added to the pulse edge detection circuit 34. This series circuit is inserted between the clock terminal of the DFF 22 (2) and the clock terminal of the DFF 22 (N-1). Regarding the pulse edge detection circuit 34, when the accumulation of delay time becomes a problem as described in the fifth embodiment, the clock signal CLK may be delayed by the NOT gates 36a and 36b to adjust the timing.
  • the pulse edge detection circuit 31 in the digital control circuit 8 to which the output signals OUT1 to OUT4 are input, the edge of the pulse caused by noise and the edge of the pulse to be measured are discriminated. The method to do is shown.
  • the control circuit 8 controls the timing at which the FET 1N is turned off, and also controls the timing at which the reset signal is output to the pulse edge detection circuit 31.
  • the control circuit 8 can predict in advance the time when the rise edge of the pulse to be measured is expected to occur after the reset of the pulse edge detection circuit 31 is released. That is, in FIG. 18, the time from the time when the reset signal is changed from the high level to the low level to the time when the signal OUT3 is changed to the high level corresponds to the “assumed time”. If no noise is superimposed, the signal OUT1 should change to a high level at the "expected time”.
  • the signals OUT3 and OUT4 may be used as the detection signals for the rise edge and fall edge of the pulse to be measured.
  • the ninth embodiment also shows a method of discriminating between the edge of the pulse caused by noise and the edge of the pulse to be measured in the digital control circuit 8.
  • the tenth embodiment shows a method of eliminating the influence of noise in advance in the digital control circuit 8.
  • the control circuit 8 can eliminate the influence of the pulse generated by the influence of noise by extending the timing of releasing the reset signal to the vicinity of the timing of the rise edge of the pulse to be measured. With this control, the influence of noise can be eliminated even when the pulse edge circuit 5 is used.
  • FIG. 21 shows the delay circuits 15 and 33 constituting the pulse edge detection circuit 32 of the fifth embodiment composed of a series circuit of the NOT gates 15a and 15b and a series circuit of the NOT gates 33a and 3b, respectively. Then, as shown in FIG. 22, the pulse edge detection circuit 32 is not configured for noise suppression, and outputs signals OUT1 to OUT4 according to the generation of each edge of the pulse to be measured and the pulse generated by the subsequent ringing. It can also be used as a configuration.
  • a comparator with hysteresis is also used as the measurement circuit 42, but the measurement circuit 42 is composed of a comparator 4, a buffer 43L with lower hysteresis, and a buffer 43H with upper hysteresis.
  • the threshold voltages on the high side and the low side are different, so that the detection timings of the rise edge and the fall edge are deviated. Occurs.
  • the rise edge and the fall edge are detected by making the reference voltages of the buffers 43L and 43H the same and having the lower hysteresis characteristic and the upper hysteresis characteristic, respectively. It is possible to measure the pulse width with high accuracy by aligning the timing.
  • the measurement circuit 44 is composed of a series circuit of the comparator 4 and the Schmitt trigger buffer 45.
  • the noise can be suppressed by the hysteresis characteristic of the Schmitt trigger buffer 45.
  • the fifteenth embodiment shows another configuration example of the delay circuit.
  • delay circuits 51 to 53 are shown, and the delay circuit 51 connects a capacitor C between the input terminal of the NOT gate 15a and the ground.
  • a resistance element R is inserted between the output terminal of the NOT gate 14 and the input terminal of the NOT gate 15a, and in the delay circuit 53, the resistance element R and the capacitor C are inserted in the input stage of the NOT gate 15a.
  • the CR filter is configured by the combination with. Further, the delay circuit may be configured only by the CR filter.
  • the relationship between the first and second edges and the rise and fall edges may be reversed.
  • an RS flip-flop that gives priority to the reset side may be used.
  • the delay circuit may be provided as needed.
  • the voltage to be detected is not limited to the drain-source voltage of the FET.

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Abstract

パルスエッジ検出回路７において、計測回路４は内部のコンパレータが電圧Ｖｄｓを基準電圧と比較してパルス信号Ｖｉｎを出力する。ＲＳＦＦ１１はパルス信号Ｖｉｎがハイレベルに変化することでライズエッジを検出したタイミングで信号ＯＵＴ１をハイレベルにする。これにより、ＲＳＦＦ１３はセット信号がインアクティブになると共にリセット信号がアクティブとなり、パルス信号Ｖｉｎのフォールエッジが検出可能になる。パルス信号Ｖｉｎがハイレベルからローレベルに変化してフォールエッジが発生すると、ＲＳＦＦ１３のセット信号がアクティブとなり信号ＯＵＴ２がハイレベルになる。

Description

パルスエッジ検出回路 関連出願の相互参照
　本出願は、２０２０年３月３１日に出願された日本出願番号２０２０－６３１８６号に基づくもので、ここにその記載内容を援用する。
　本開示は、電圧信号の変化に応じて生成されるパルス信号のエッジを検出する回路に関する。
　例えば、特許文献１や非特許文献１には、負荷を駆動するブリッジ回路を構成するスイッチング素子のスイッチング動作に伴い発生する負荷信号を計測し、その計測結果に基づいて、スイッチング素子に入力するゲート信号のタイミングを調整する技術が開示されている。
特開２０１９－５７７５７号公報
ISSCC 2019/SESSION 15/POWER FOR 5G,WIRELESS POWER,AND GAN CONVERTERS/15.8,A 4.5V/ns Active Slew-Rate-Controlling Gate Driver with Robust Discrete-Time Feedback Technique for 600V Superjunction MOSFETs,Shunsuke Kawai,Takeshi Ueno,Kohei Onizuka,Toshiba,Kawasaki,Japan
　しかしながら、例えばインバータ等のブリッジ回路がモータを駆動対象とする際に、スイッチング素子のスイッチングに伴い発生するサージ電圧は高速に変化する。また、モータを駆動制御する環境は一般にノイズが多く発生するため、ノイズの影響を被ることも避けられない。
　このような環境下において、例えば、サージ電圧が一定の基準電圧を超えている期間を計測するため、電圧信号を基準電圧と比較することで生成されるパルス信号の両エッジを検出することを想定すると、そのエッジ間隔はｎｓオーダーとなることから、エッジ間隔の検出が難しくなる。そして、エッジの検出をアナログ回路で行うとすると回路面積が大きくなるおそれがあり、デジタル回路で行うとすると、高耐圧プロセスを用いて形成する際には高速のクロック信号を実装することが困難であり、やはり各エッジの検出は難しい。
　本開示は上記事情に鑑みてなされたものであり、その目的は、高速のクロック信号を用いることなく、比較的簡単な構成で電圧信号の変化に伴い生成される高速なパルス信号のエッジを捉えることができるパルスエッジ検出回路を提供することにある。
　請求項１記載のパルスエッジ検出回路によれば、コンパレータが電圧信号を閾値電圧と比較して出力するパルス信号のライズエッジ，フォールエッジの一方を第１エッジ，他方を第２エッジとすると、第１，第２エッジ検出部は、それぞれ第１，第２エッジが発生するタイミングで第１，第２エッジ検出信号を出力する。その際に、第２エッジ検出部は、第２エッジの検出が可能になるタイミングが第１エッジ検出信号によって制御される。
　パルス信号においては、一方のエッジの発生に続いて他方のエッジが発生する。そこで、第２エッジ検出部で第２エッジの検出が可能になるタイミングを、第１エッジ検出部が第１エッジの発生タイミングで出力した第１エッジ検出信号により制御する。これにより、パルス信号が高速であるため２つのエッジの発生間隔が短くても、高速なクロック信号を用いることなく、第２エッジ検出部は第２エッジを検出することができる。
　請求項２記載のパルスエッジ検出回路によれば、それぞれ第１，第２エッジ検出信号をクロック信号に同期させて出力する第１，第２クロック同期回路を備える。このように構成すれば、第１，第２エッジ検出部により検出された第１，第２エッジの発生タイミングを、同期用クロック信号の周期を最小単位として表すことができる。
　　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態において、パルスエッジ検出回路を示す図であり、 図２は、パルスエッジ検出回路の動作を示すタイミングチャートであり、 図３は、遅延回路により付与される遅延時間の作用を説明する図であり、 図４は、パルスエッジ検出回路の一適用例を示す図であり、 図５は、電圧Ｖｄｓの波形とパルス信号Ｖｉｎの波形とを示す図であり、 図６は、第２実施形態において、パルスエッジ検出回路を示す図であり、 図７は、パルスエッジ検出回路の動作を示すタイミングチャートであり、 図８は、第３実施形態において、パルスエッジ検出回路を示す図であり、 図９は、パルスエッジ検出回路の動作を示すタイミングチャートであり、 図１０は、第４実施形態において、パルスエッジ検出回路を示す図であり、 図１１は、電圧Ｖｄｓの波形とパルス信号Ｖｉｎの波形とを示す図であり、 図１２は、パルスエッジ検出回路の動作を示すタイミングチャートであり、 図１３は、第５実施形態において、パルスエッジ検出回路を示す図であり、 図１４は、ＲＳＦＦ３３（２）の遅延時間が長くなり過ぎた場合の動作を示すタイミングチャートであり、 図１５は、パルスエッジ検出回路の動作を示すタイミングチャートであり、 図１６は、第６実施形態において、パルスエッジ検出回路を示す図であり、 図１７は、第７実施形態において、パルスエッジ検出回路を示す図であり、 図１８は、第８実施形態において、第４実施形態のパルスエッジ検出回路を用いる際に、出力信号ＯＵＴ１～ＯＵＴ４が入力されるゲート駆動制御回路において、ノイズに起因するパルスのエッジと測定対象とを判別する手法を説明する図であり、 図１９は、第９実施形態において、第４実施形態のパルスエッジ検出回路を用いる際に、出力信号ＯＵＴ１～ＯＵＴ４が入力されるゲート駆動制御回路において、ノイズに起因するパルスのエッジと測定対象とを判別する手法を説明する図であり、 図２０は、第１０実施形態において、ゲート駆動制御回路においてノイズの影響を予め排除する手法を説明する図であり、 図２１は、第１１実施形態において、パルスエッジ検出回路を示す図であり、 図２２は、パルスエッジ検出回路の動作を示すタイミングチャートであり、 図２３は、第１２実施形態において、計測回路に用いるヒステリシス付きコンパレータを示す図であり、 図２４は、コンパレータによりノイズが除去される例を示す図（その１）であり、 図２５は、コンパレータによりノイズが除去される例を示す図（その２）であり、 図２６は、第１３実施形態において、計測回路に用いる上側，下側ヒス付きコンパレータを示す図であり、 図２７は、コンパレータによりノイズが除去される例を示す図（その１）であり、 図２８は、コンパレータによりノイズが除去される例を示す図（その２）であり、 図２９は、第１４実施形態において、計測回路に用いるシュミットトリガバッファを示す図であり、 図３０は、シュミットトリガバッファによりノイズが除去される例を示す図であり、 図３１は、第１５実施形態において、遅延回路の構成例を示す図である。
　　（第１実施形態）
　以下、第１実施形態について図１から図５を参照して説明する。図４に示すように、ＮチャネルＭＯＳＦＥＴ１Ｐ及び１Ｎの直列回路は、３相のインバータ回路２の１相分を構成するもので、直流電源３に接続されている。インバータ回路２は、例えば図示しない３相モータを駆動対象とする。ＦＥＴ１Ｎのドレイン，ソース間には、コンパレータで構成される計測回路４が接続されている。計測回路４は、ＦＥＴ１Ｎのドレイン，ソース間電圧Ｖｄｓを閾値電圧である基準電圧と比較して、パルス信号Ｖｉｎを出力する。
　図５に示すように、例えば直流電源３の電圧が１２Ｖ程度でＦＥＴ１Ｎがターンオフする際に、ドレイン，ソース間には例えば１８Ｖを超えるサージ電圧が発生する。このサージ電圧Ｖｄｓを１２Ｖ程度の基準電圧と比較することで、パルス信号Ｖｉｎを生成する。本実施形態の検出回路５は、サージ電圧Ｖｄｓが最初に基準電圧を超えたタイミングに対応するパルス信号Ｖｉｎのライズエッジと、その後サージ電圧Ｖｄｓが最初に基準電圧を下回ったタイミングに対応するパルス信号Ｖｉｎのフォールエッジとを検出する。本実施形態では、ライズエッジが第１エッジに相当し、フォールエッジが第２エッジに相当する。
　検出回路５が出力するライズエッジ検出信号をＯＵＴ１，フォールエッジ検出信号をＯＵＴ２とするが、これらの検出信号は、デジタル制御回路８を介してＦＥＴ１Ｐ及び１Ｎのゲートに駆動信号を出力するゲート駆動制御回路６に入力される。ゲート駆動制御回路６は、検出信号ＯＵＴ１，ＯＵＴ２に基づいて、例えば駆動信号の出力タイミングを調整する等の制御を行う。また、デジタル制御回路８は、検出回路５に対してリセット信号Ｒｅｓｅｔを出力する。計測回路４及び検出回路５が、パルスエッジ検出回路７を構成している。
　図１に示すように、パルス信号Ｖｉｎは、ＲＳフリップフロップ１１のセット端子Ｓと、ＮＯＴゲート１２の入力端子とに入力される。ＲＳフリップフロップ１１のリセット端子Ｒには、リセット信号Ｒｅｓｅｔが入力される。ＮＯＴゲート１２の出力端子は、ＲＳフリップフロップ１３のセット端子Ｓに接続されている。以下、「フリップフロップ」を「ＦＦ」と記載する。
　ＲＳＦＦ１１の出力端子Ｑは、ＮＯＴゲート１４の入力端子に接続されている。ＮＯＴゲート１４の出力端子は、遅延回路１５を介してＲＳＦＦ１３のリセット端子Ｒに接続されている。ＲＳＦＦ１１，１３の出力端子Ｑは、それぞれ信号ＯＵＴ１，ＯＵＴ２を出力する。ＲＳＦＦ１１，１３は、それぞれ第１，第２エッジ検出部に相当すると共に、それぞれ第１，第２ラッチ回路に相当する。
　次に、本実施形態の作用について説明する。図２に示すように、初期状態においてＲＳＦＦ１１がリセットされており、パルス信号Ｖｉｎがローレベルであれば、ＲＳＦＦ１３はセット,リセットが同時にアクティブになる。これにより、信号ＯＵＴ２は「不定」となるが、信号をＯＵＴ１がハイアクティブになる以前であれば問題は無い。デジタル制御回路８は、ＦＥＴ１Ｎをターンオフさせるのに先立ち信号Ｒｅｓｅｔをハイレベルにして、ＲＳＦＦ１１を改めてリセットする。
　その後、ＦＥＴ１Ｎがターンオフすることで電圧Ｖｄｓが基準電圧を超えてパルス信号Ｖｉｎがハイレベルになると、ＲＳＦＦ１１がセットされて信号ＯＵＴ１がハイレベルになる。すると、信号ＯＵＴ１の反転信号ＯＵＴ１＿ｂａｒが遅延回路１５を介してリセット端子Ｒに与えられることで、ＲＳＦＦ１３のリセットが解除される。
　次に、電圧Ｖｄｓが低下して基準電圧を下回ると、パルス信号Ｖｉｎの反転信号Ｖｉｎ＿ｂａｒがハイレベルになり、ＲＳＦＦ１３がセットされてＯＵＴ２がハイレベルになる。すなわち、信号ＯＵＴ１，２のライズエッジ間隔が、パルス信号Ｖｉｎのパルス幅，例えば１０ｎｓに相当する。その後、リンギングにより電圧Ｖｄｓが再度基準電圧を超えて、パルス信号Ｖｉｎがハイレベルになったとしても、ＲＳＦＦ１１，１３でラッチされている信号ＯＵＴ１，２は変化しない。
　ここで、遅延回路１５により信号ＯＵＴ１＿ｂａｒに付与する遅延時間について説明する。図３に示すように、電圧Ｖｄｓが最初に基準電圧を超える以前の段階で、信号Ｖｉｎ＿ｂａｒがハイレベルを示している期間にＲＳＦＦ１３のリセットが解除されると、信号ＯＵＴ２が早いタイミングでハイレベルに変化してしまう。一方、電圧Ｖｄｓが最初に基準電圧を超えた直後にＲＳＦＦ１３のリセットが解除されると、信号ＯＵＴ２が遅いタイミングでハイレベルに変化してしまう。したがって、パルス信号Ｖｉｎのパルス幅が例えば１０ｎｓ程度と想定される際には、遅延回路１５における遅延時間は１０ｎｓ未満に設定することが望ましい。
　以上のように本実施形態によれば、パルスエッジ検出回路７において、計測回路４では、コンパレータが電圧Ｖｄｓを基準電圧と比較してパルス信号Ｖｉｎを出力する。ＲＳＦＦ１１は、パルス信号Ｖｉｎがハイレベルに変化することでライズエッジを検出したタイミングで信号ＯＵＴ１をハイレベルにする。これにより、ＲＳＦＦ１３は、セット信号がインアクティブになると共にリセット信号がアクティブとなり、パルス信号Ｖｉｎのフォールエッジが検出可能になる。そして、パルス信号Ｖｉｎがハイレベルからローレベルに変化してフォールエッジが発生すると、ＲＳＦＦ１３のセット信号がアクティブとなり信号ＯＵＴ２がハイレベルになる。
　ハイレベルパルス信号では、ライズエッジの発生に続いてフォールエッジが発生する。そこで、ＲＳＦＦ１３においてフォールエッジの検出が可能になるタイミングを、ＲＳＦＦ１１がライズエッジの発生タイミングで出力した信号ＯＵＴ１により制御する。具体的には、信号ＯＵＴ１の反転レベルによりＲＳＦＦ１３のリセットを解除する。これにより、パルス信号Ｖｉｎが高速であるため２つのエッジの発生間隔が短くても、高速なクロック信号を用いることなく、ＲＳＦＦ１３はフォールエッジを検出することができる。
　また、信号ＯＵＴ１の反転レベルによりＲＳＦＦ１３のリセットを解除するタイミングを遅延させる遅延回路１５を備えたので、ＲＳＦＦ１３のリセットが解除されてから、その後に発生するフォールエッジをＲＳＦＦ１３が検出する際に、セットアップ時間及びホールド時間を十分に確保できる。そして、遅延回路１５の遅延時間を、パルス信号Ｖｉｎについて想定されるパルス幅時間未満に設定するので、ＲＳＦＦ１３はフォールエッジを確実に検出できる。
　　（第２実施形態）
　以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示すように、第２実施形態のパルスエッジ検出回路１６は、ＲＳＦＦ１３を、負論理入力のＲＳＦＦ１７に置き換え、それに伴いＮＯＴゲート１２及び１４を削除している。また、遅延回路１５の出力端子はＲＳＦＦ１７のセット端子Ｓに接続されており、パルス信号Ｖｉｎは同リセット端子Ｒに接続されている。
　図７に示すように、信号Ｖｉｎ及び信号ＯＵＴ１が共にローレベルを示す期間は、ＲＳＦＦ１７は第１実施形態と同様に不定となる。そして、信号Ｖｉｎがハイレベルとなって信号ＯＵＴ１もハイレベルになると、ＲＳＦＦ１７のセット，リセットは何れも解除される。その後、信号Ｖｉｎがローレベルになると、ＲＳＦＦ１７がリセットされて信号ＯＵＴ２がローレベルになる。この場合、信号ＯＵ１のライズエッジと、信号ＯＵ２のフォールエッジとの間隔が信号Ｖｉｎのハイレベルパルス幅を示す。以上のように構成されるパルスエッジ検出回路１６によれば、第１実施形態のパルスエッジ検出回路７よりも回路面積が小さくなる。
　　（第３実施形態）
　図８に示す第３実施形態のパルスエッジ検出回路２１は、例えば第１実施形態の検出回路５の出力段にＤＦＦ２２（１），２２（２）を配置して、信号ＯＵＴ１，２をクロック信号ＣＬＫに同期させて出力する。ＤＦＦ２２（１），２２（２）は、それぞれ第１，第２クロック同期回路に相当する。クロック信号ＣＬＫの周波数は、例えば１００ＭＨｚである。
　図９では、比較のため、パルスエッジ検出回路２１に替えて、単にパルス信号Ｖｉｎを１個のＤＦＦのみでクロック同期で出力した場合の信号ＯＵＴ＿ｉｄｅａｌも示している。この場合、パルス信号Ｖｉｎの２発目のパルスもクロック信号ＣＬＫでトリガされるため、信号ＯＵＴ＿ｉｄｅａｌのパルス幅は２０ｎｓとなっている。
　これに対して、パルスエッジ検出回路２１では、ライズエッジ，フォールエッジを個別に検出した信号ＯＵＴ１，ＯＵＴ２をそれぞれクロック同期により出力するので、同期後の信号ＦＦＯＵＴ１，ＦＦＯＵＴ２のエッジ間隔は、パルス信号Ｖｉｎのパルス幅に等しい１０ｎｓとなっている。
　以上のように第３実施形態によれば、パルスエッジ検出回路２１に、信号ＯＵＴ１，ＯＵＴ２をクロック信号ＣＬＫに同期させて出力するＤＦＦ２２（１），２２（２）を備える。これにより、ＲＳＦＦ１１，１３により検出されたライズ，フォールエッジの発生タイミングを、同期用クロック信号ＣＬＫの周期を最小単位として表すことができる。
　　（第４実施形態）
　図１０に示す第４実施形態のパルスエッジ検出回路３１は、第１実施形態の検出回路５に相当する構成を備え、それらの符号に（１）を付して示している。そして、パルスエッジ検出回路３１では、ＲＳＦＦ１３（１）の出力端子Ｑに、ＮＯＴゲート１４，遅延回路１５及びＲＳＦＦ１３からなる組を２組追加して、これらをカスケード接続している。追加した２組には、それぞれ符号（２），（３）を付している。
　ＲＳＦＦ１３（２）のセット端子Ｓにはパルス信号Ｖｉｎが与えられ、ＲＳＦＦ１３（３）のセット端子Ｓには、ＮＯＴゲート１２（２）を介したパルス信号Ｖｉｎが与えられている。ＲＳＦＦ１３（２）の出力端子Ｑは信号ＯＵＴ３を出力し、ＲＳＦＦ１３（３）の出力端子Ｑは信号ＯＵＴ４を出力する。
　次に、第４実施形態の作用について説明する。パルスエッジ検出回路３１は、図１１に示すように、測定対象となる電圧信号がＦＥＴ１Ｎのターンオフに伴い上昇を開始して、計測回路４の基準電圧の基準電圧を超える前にノイズが重畳されることを想定し、そのノイズについて対策した構成である。ノイズが重畳されると、図１２に示すように、パルス信号Ｖｉｎにおける本来の測定対象パルスよりも前に、ノイズに起因したパルスが発生する。これにより、信号ＯＵＴ１，ＯＵＴ２は、ノイズに起因したパルスのライズエッジ，フォールエッジの発生タイミングでハイレベルに変化する。
　そして、ＲＳＦＦ１３（２）は、信号ＯＵＴ２がハイレベルになるとリセットが解除されるので、その後に発生する測定対象パルスのライズエッジの発生タイミングで、信号ＯＵＴ３をハイレベルに変化させる。これに伴い、ＲＳＦＦ１３（３）のリセットが解除されるので、ＲＳＦＦ１３（３）は、その後に発生する測定対象パルスのフォールエッジの発生タイミングで信号ＯＵＴ４をハイレベルに変化させる。
　したがって、第４実施形態のパルスエッジ検出回路３１によれば、パルス信号Ｖｉｎにおける測定対象パルスよりも前に、ノイズに起因したパルスが発生した場合でも、信号ＯＵＴ３，ＯＵＴ４によって測定対象パルスのライズエッジ，フォールエッジの発生タイミングを検出できる。
　　（第５実施形態）
　図１３に示す第５実施形態のパルスエッジ検出回路３２は、パルスエッジ検出回路３１に遅延回路３３（１）及び３３（２）を加えた構成である。遅延回路３３（１）は、信号Ｖｉｎを遅延させてＲＳＦＦ１３（２）のセット端子Ｓに与える。遅延回路３３（２）は、ＮＯＴゲート１２（２）とＲＳＦＦ１３（３）のセット端子Ｓとの間に挿入されている。
　次に、第５実施形態の作用について説明する。ＲＳＦＦ１３（２）のリセット端子Ｒには、遅延回路１５（１）及び１５（２）を経由してリセット信号が与えられる。そのため、遅延時間が長くなり過ぎると、図１４に示すように、ＲＳＦＦ１３（２）のリセット解除が遅くなり、パルス信号Ｖｉｎのライズエッジが発生した後にリセットが解除されるおそれがある。尚、図１４では一例として、第４実施形態のようなノイズの重畳が無い場合を想定しているので、信号ＯＵＴ１，ＯＵＴ２により測定対象パルスのライズエッジ，フォールエッジを検出している。
　そこで、遅延回路３３（１）により、信号Ｖｉｎを遅延させた信号Ｖｉｎ’を生成することで、図１５に示すように、ＲＳＦＦ１３（２）のリセットが解除された後に信号Ｖｉｎ’のライズエッジ，ここではリンギングにより発生したパルスのライズエッジを遅延させて、信号ＯＵＴ３に反映させるようにしている。これにより、遅延回路１５（１）及び１５（２）を経由することでリセット信号が遅延しても、ＲＳＦＦ１３（２）はパルスの対応するライズエッジを検出できる。
　　（第６実施形態）
　図１６に示す第６実施形態のパルスエッジ検出回路３４は、パルスエッジ検出回路３１の出力信号数をＮまで拡張した拡張検出回路３１Ｎをそなえる。但し、Ｎは「６」以上の偶数である。そして、拡張検出回路３１Ｎの各出力端子ＯＵＴ１～ＯＵＴ（Ｎ）に対し、第３実施形態と同様にＤＦＦ２２（１）～２２（Ｎ）を配置している。これにより、第３実施形態と同様にクロック信号ＣＬＫに同期させた信号ＦＦＯＵＴ１～ＦＦＯＵＴ（Ｎ）を出力できる。
　　（第７実施形態）
　図１７に示す第７実施形態のパルスエッジ検出回路３５は、パルスエッジ検出回路３４にＮＯＴゲート３６ａ及び３６ｂの直列回路を追加した構成である。この直列回路は、ＤＦＦ２２（２）のクロック端子と、ＤＦＦ２２（Ｎ－１）のクロック端子との間に挿入されている。パルスエッジ検出回路３４について、第５実施形態で述べたように遅延時間の累積が問題となる際には、ＮＯＴゲート３６ａ及び３６ｂによりクロック信号ＣＬＫを遅延させてタイミングを調整すれば良い。
　　（第８実施形態）
　第８実施形態は、例えばパルスエッジ検出回路３１を用いる際に、その出力信号ＯＵＴ１～ＯＵＴ４が入力されるデジタル制御回路８において、ノイズに起因するパルスのエッジと、測定対象パルスのエッジとを判別する手法を示す。制御回路８は、ＦＥＴ１Ｎをターンオフさせるタイミングを制御すると共に、パルスエッジ検出回路３１にリセット信号を出力するタイミングも制御する。
　したがって、制御回路８は、パルスエッジ検出回路３１のリセットを解除してから、測定対象パルスのライズエッジが発生すると想定される時間も事前に予測できる。つまり、図１８では、リセット信号をハイレベルからローレベルに変化させた時点から、信号ＯＵＴ３がハイレベルに変化する時点までの時間が「想定される時間」に相当する。ノイズが重畳されなければ、「想定される時間」に信号ＯＵＴ１がハイレベルに変化するはずである。
　よって、リセット信号をローレベルに変化させた時点から、信号ＯＵＴ１がハイレベルに変化した時点までの時間が「想定される時間」よりも明らかに短い場合には、信号ＯＵＴ１，ＯＵＴ２は無視して、信号ＯＵＴ３，ＯＵＴ４を測定対象パルスのライズエッジ，フォールエッジの検出信号とすれば良い、
　　（第９実施形態）
　第９実施形態も第８実施形態と同様に、デジタル制御回路８において、ノイズに起因するパルスのエッジと、測定対象パルスのエッジとを判別する手法を示す。制御回路８は、測定対象パルスのパルス幅がどれ位の時間になるかも事前に予測できるはずである。そこで、図１９に示すように、信号ＯＵＴ１，ＯＵＴ２の発生間隔Ｔ（１－２）と、信号ＯＵＴ３，ＯＵＴ４の発生間隔Ｔ（３－４）とを常時計測する。予測されるパルス幅が例えば１０ｎｓ前後であるのに対して、
　　Ｔ（１－２）＝３ｎｓ
　　Ｔ（３－４）＝１０ｎｓ
であったとする。この場合、Ｔ（１－２）はノイズにより発生したパルスと判定し、
Ｔ（３－４）を測定対象パルスのパルス幅と判定するようにロジックを構成すれば良い。
　　（第１０実施形態）
　第１０実施形態は、デジタル制御回路８において、ノイズの影響を予め排除する手法を示す。図２０に示すように、制御回路８は、測定対象パルスのライズエッジが発生するタイミングの近傍までリセット信号を解除するタイミングを延ばすことで、ノイズの影響で発生したパルスの影響を排除できる。このように制御すれば、パルスエッジ回路５を使用する際にも、ノイズの影響を排除できる。
　　（第１１実施形態）
　図２１は、第５実施形態のパルスエッジ検出回路３２を構成する遅延回路１５，３３を、それぞれＮＯＴゲート１５ａ及び１５ｂの直列回路，ＮＯＴゲート３３ａ及び３ｂの直列回路で構成したものである。そして、図２２に示すように、パルスエッジ検出回路３２をノイズ対策用の構成ではなく、測定対象パルスと、それに続くリンギングにより発生するパルスの各エッジの発生に応じて信号ＯＵＴ１～ＯＵＴ４を出力する構成としても利用できる。
　　（第１２実施形態）
　図２３に示す第１２実施形態は、計測回路４に替わる計測回路４１に、ヒステリシス付きコンパレータを用いる。これにより、図２４に示すように、電圧Ｖｄｓが基準電圧を超えようとする際にノイズが重畳されることでノイズに基づくパルスが発生する際に、前記基準電圧を中心とする上下両側にヒステリシス特性を持たせることで、図２５に示すように、ノイズに基づくパルスの発生を阻止できる。
　　（第１３実施形態）
　図２６に示す第１３実施形態は、計測回路４２として、やはりヒステリシス付きコンパレータを用いるが、計測回路４２を、コンパレータ４と、下側ヒステリシス付きバッファ４３Ｌ及び上側ヒステリシス付きバッファ４３Ｈとで構成する。図２７に示すように、計測回路４１のように基準電圧を中心とする両側にヒステリシス特性を持たせると、ハイ側，ロー側の閾値電圧が異なるため、ライズエッジ，フォールエッジの検出タイミングにずれが生じる。
　これに対して、計測回路４２では、図２８に示すように、バッファ４３Ｌ，４３Ｈの基準電圧を同一にして下側ヒステリシス特性，上側ヒステリシス特性をそれぞれ持たせることで、ライズエッジ，フォールエッジの検出タイミングを揃えて、パルス幅を高精度に測定することが可能になる。
　　（第１４実施形態）
　図２９に示す第１４実施形態は、計測回路４４を、コンパレータ４とシュミットトリガバッファ４５との直列回路で構成する。これにより、図３０に示すように、コンパレータ４の出力信号にノイズが重畳されたとしても、シュミットトリガバッファ４５のヒステリシス特性によってノイズを抑圧できる。
　　（第１５実施形態）
　第１５実施形態は、遅延回路のその他の構成例を示す。図３１では、遅延回路５１～５３を示しており、遅延回路５１は、ＮＯＴゲート１５ａの入力端子とグランドとの間にコンデンサＣを接続している。遅延回路５２では、ＮＯＴゲート１４の出力端子とＮＯＴゲート１５ａの入力端子との間に抵抗素子Ｒを挿入しており、遅延回路５３では、ＮＯＴゲート１５ａの入力段に、抵抗素子ＲとコンデンサＣとの組み合わせによりＣＲフィルタを構成している。また、ＣＲフィルタのみにより遅延回路を構成しても良い。
　　（その他の実施形態）
　第１，第２エッジとライズ，フォールエッジとの関係は逆でも良い。
　セット信号とリセット信号とが同時にアクティブとなった際に、例えばリセット側を優先するＲＳフリップフロップを用いても良い。
　遅延回路は、必要に応じて設ければ良い。
　検出対象とする電圧は、ＦＥＴのドレイン－ソース間電圧に限らない。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (10)

  1. 　電圧信号を閾値電圧と比較してパルス信号を出力するコンパレータ（４，４１，４３Ｈ，４３Ｌ）と、
    　前記信号のライズエッジ，フォールエッジの一方を第１エッジ，他方を第２エッジとすると、前記第１エッジが発生するタイミングで第１エッジ検出信号を出力する第１エッジ検出部（１１）と、
    　前記第２エッジが発生するタイミングで第２エッジ検出信号を出力する第２エッジ検出部（１３，１７）とを備え、
    　前記第２エッジ検出部は、前記第２エッジの検出が可能になるタイミングが、前記第１エッジ検出信号によって制御されるパルスエッジ検出回路。
  2. 　前記第１エッジ検出信号をクロック信号に同期させて出力する第１クロック同期回路（２２（１））と、
    　前記第２エッジ検出信号を前記クロック信号に同期させて出力する第２クロック同期回路（２２（２））とを備える請求項１記載のパルスエッジ検出回路。
  3. 　前記第１エッジ検出部及び前記第２エッジ検出部を両エッジ検出部とすると、
    　複数の両エッジ検出部をカスケード接続する請求項１又は２記載のパルスエッジ検出回路。
  4. 　前記パルス信号が示す二値レベルの一方を第１レベル，他方を第２レベルとすると、
    　前記第１エッジ検出部は、前記パルス信号が第１レベルから第２レベルに変化したタイミングより、前記第１エッジ検出信号を継続的に出力する第１ラッチ回路を備え、
    　前記第２エッジ検出部は、前記パルス信号が第２レベルから第１レベルに変化したタイミングより、前記第２エッジ検出信号を継続的に出力する第２ラッチ回路を備え、
    　前記第２ラッチ回路の出力状態は、前記第１エッジ検出信号によって解除される請求項１から３の何れか一項に記載のパルスエッジ検出回路。
  5. 　前記第１エッジ検出信号によって、前記第２ラッチ回路の出力状態を解除するタイミングを遅延させる遅延回路（１５，５１，５２，５３）を備える請求項４記載のパルスエッジ検出回路。
  6. 　前記遅延回路の遅延時間は、前記第１エッジ検出信号が出力される時点から前記第２エッジ検出信号が出力される時点までの、想定される時間未満に設定される請求項５記載のパルスエッジ検出回路。
  7. 　前記電圧信号の発生タイミングを制御すると共に、前記第１ラッチ回路の出力状態をリセットする制御回路（６）を備え、
    　前記制御回路は、前記電圧信号のレベルが、前記コンパレータの基準電圧よりも低く設定されるリセット解除電圧に達するまでは、前記第１ラッチ回路をリセット状態にする請求項４から６の何れか一項に記載のパルスエッジ検出回路。
  8. 　前記コンパレータを、ヒステリシス付きコンパレータ（４１，４，４３Ｈ，４３Ｌ）とする請求項１から７の何れか一項に記載のパルスエッジ検出回路。
  9. 　前記ヒステリシス付きコンパレータを、ハイレベル側とローレベル側とにそれぞれヒステリシス特性を有する２つの片側ヒステリシス付きコンパレータ（４，４３Ｈ，４３Ｌ）とする請求項８記載のパルスエッジ検出回路。
  10. 　前記コンパレータの後段に、シュミットトリガバッファ（４５）を備える請求項１から７の何れか一項に記載のパルスエッジ検出回路。
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