JP5172872B2 - クロック・データリカバリ回路 - Google Patents

Description

本発明は、クロック・データリカバリ回路に関し、特に、異なるデータレートの入力データと位相が同期したクロックを出力して、このクロックによりデータレート毎に入力データのリタイミングを行うクロック・データリカバリ回路に関する。

近年、実用化されているＦＴＴＨ（Fiber To The Home）を実現するＰＯＮ（Passive Optical Network）方式では、バーストデータを扱うため、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを出力し、このクロックに同期して入力データをリタイミングするクロック・データリカバリ（ＣＤＲ：Clock Data Recovery）回路が必須である。

従来のＣＤＲ回路の構成例を図６に示す。
従来のＣＤＲ回路は、ゲーティング回路４２０、ゲート付きのＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）であるＧ−ＶＣＯ（ゲーティットＶＣＯ）４３０、ＶＣＯ４５０、周波数比較器４４０、フリップフロップ（Ｆ／Ｆ）回路４１０とから構成されている。

図６に示す従来のＣＤＲ回路の動作を簡単に説明すると、ゲーティング回路４２０に入力データＡが入力されると、入力データＡのエッジに同期したパルスがゲーティング回路４２０から出力される。このパルス信号がＧ−ＶＣＯ４３０に入力されると、Ｇ−ＶＣＯ４３０は、当該入力データＡのタイミング、すなわち、電圧値偏移点をトリガとして、その発振位相が入力データＡの位相と合うように調整される。

Ｇ−ＶＣＯ４３０から取り出された発振信号は、位相が調整されて入力データＡとの位相が合った再生クロックＣとしてＦ／Ｆ回路４１０のクロック端子に入力され、入力データＡのリタイミングを行う。
これにより、Ｆ／Ｆ回路４１０から再生データＢが出力される。

一方、Ｇ−ＶＣＯ４３０と同一構成のＶＣＯ４５０が周波数比較器４４０とともにＰＬＬ(Phase-Locked Loop)を形成しており、入力データＡのデータレートと等しい周波数またはその周波数の整数分の１の周波数の参照クロックＥの周波数と同じ周波数で発振している。また、周波数比較器４４０から出力される制御信号Ｆは、Ｇ−ＶＣＯ４３０の周波数制御端子とＶＣＯ４５０の周波数制御端子に同時に供給され、Ｇ−ＶＣＯ４３０から出力される再生クロックＣとＶＣＯ４５０の出力とが同一の周波数となるよう制御する。

図６に示す従来のＣＤＲ回路の構成によれば、入力データＡのデータレートとＧ−ＶＣＯ４３０から出力される再生クロックＣとが常に同一の周波数を有するため、入力データＡが入力されたときには、Ｇ−ＶＣＯ４３０は再生クロックＣの位相を合わせるだけで、瞬時に入力データＡとの同期を確立することができる（非特許文献１）。

M. Nogawa, et al., "A 10Gb/s Burst-Mode CDR IC in 0.13 μm CMOS," in 2005 IEEE International Solid-State Circuits Conference Digest, pp.228-229, Feb. 2005. P.-S. Han, et al., "1.25/2.5-Gb/s Dual Bit-Rate Burst-Mode Clock Recovery Circuits in 0.18-μm CMOS Technology," IEEE Trans. Circuits Syst. II. Exp. Briefs, vol. 54, no. 1, pp.38-42, Jan. 2007.

しかしながら、非特許文献１に記載されたＣＤＲ回路では、対応できるデータレートが限定されてしまい、デュアルレートのＰＯＮシステムにおいては適用することが困難であるといった問題がある。

例えば、現在運用されているＧＥ−ＰＯＮ（Gigabit Ethernet（登録商標）-Passive Optical Network）と高速データレートの１０Ｇ−ＥＰＯＮ（10 Gigabit-Ethernet Passive Optical Network）とが混在することになるデュアルレートＰＯＮシステムでは、局側装置にＧＥ−ＰＯＮのデータレートに対応したＣＤＲ回路と１０Ｇ−ＥＰＯＮのデータレートに対応したＣＤＲ回路と、２つのＣＤＲ回路が必要となる。これらＣＤＲ回路は、ＭＡＣ（Media Access Control）層との接続インターフェースが、１０Ｇ−ＥＰＯＮにおいては１６ビットインターフェースのＸＳＢＩ、ＧＥ−ＰＯＮにおいては１０ビットインターフェースのＴＢＩであるように、異なる接続インターフェースであるため、これらＣＤＲ回路には周波数が異なる参照クロックが供給されてしまう。
よって、このようにデータレートによって参照クロックの周波数が異なる場合には、非特許文献１に記載された従来のＣＤＲ回路そのままでデュアルレートＰＯＮシステムの１Ｇ用と１０Ｇ用の両方に適用することはできない。

これに対し、デュアルレート対応のＣＤＲ回路の一例が非特許文献２には開示されている。しかし、非特許文献２に記載されているＣＤＲ回路は、原理的に倍または半分のビットレートにしか対応できず、かつ、出力インターフェースを入力データに応じて変更することができないといった問題があった。

したがって、本発明は上述した問題を解決すべく、デュアルレートＰＯＮシステムにおけるＣＤＲ回路を１つのＣＤＲ回路構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のＣＤＲ回路を提供することを目的とする。

本発明は、上記の目的を達成するため、クロック・データリカバリ回路に、入力データのタイミングに合うようにクロック信号の位相を調整して、前記入力データとタイミングの合ったクロック信号を出力するクロック出力回路と、前記クロック信号に基づいて前記入力データを識別し、前記入力データを再生した再生データを出力する識別回路と、前記クロック信号を分配し、第１のクロック信号と第２のクロック信号とを出力する第１の分配器と、前記第２のクロック信号を入力として、この第２のクロック信号をｎ（ｎは整数）分周したｎ分周クロック信号を出力する第１の分周器とを備え、前記クロック出力回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路からの前記出力パルスによって入力データの位相と合うように制御され、制御信号によって周波数が制御されたクロックを出力するゲーティッドＶＣＯと、前記制御信号によって周波数が制御されたクロックを出力する電圧制御発振器と、この電圧制御発振器から出力される前記クロックを分周比ｍ（ｍは整数）で分周する第４の分周器と、前記電圧制御発振器の出力をｍ分周した信号と基準信号とを比較して周波数差が小さくなるように前記ゲーティットＶＣＯおよび前記電圧制御発振器の前記制御信号を出力する周波数比較器と、参照クロック信号の周波数をｊ／ｋ倍とする（ｊ，ｋは整数）周波数制御部と、前記参照クロック信号とこの参照クロック信号の周波数をｊ／ｋ倍した信号とのうちいずれかを前記入力データのビットレートに応じて前記周波数比較器に入力される前記基準信号として選択するセレクタとを備え、前記セレクタは、前記入力データのビットレート周波数が前記クロック信号の周波数と同一である場合には、前記参照クロック信号を前記基準信号として選択し、前記入力データのビットレート周波数が前記クロック信号の周波数とは異なる場合には、前記周波数制御部によって周波数がｊ／ｋ倍された前記参照クロック信号を前記基準信号として選択するようにしたものである。

また、本発明におけるクロック・データリカバリ回路は、前記第１のクロック信号と前記ｎ分周クロック信号とのいずれか一方を選択して出力する第１の選択回路をさらに備え、この第１の選択回路は、前記入力データのビットレート周波数が前記クロック出力回路から出力される前記クロック信号の周波数と同一の周波数である場合には第１のクロック信号を選択し、前記入力データのビットレート周波数が前記クロック信号の１／ｎ倍である場合には前記ｎ分周クロック信号を選択しても良い。

また、本発明におけるクロック・データリカバリ回路は、前記識別回路から出力される前記再生データを分配し、第１の再生データと第２の再生データとを出力する第２の分配器と、この第２の分配器から出力される前記第１の再生データを入力とする１入力ｐ（ｐは整数）出力の第１のデマルチプレクサと、前記第２の分配器から出力される前記第２の再生データを入力とする１入力ｑ（ｑは整数）出力の第２のデマルチプレクサとをさらに備え、前記第２の分配器は、前記入力データのビットレート周波数が前記クロック信号の周波数と同一である場合には、前記第１の再生データを前記第１のマルチプレクサに出力し、前記入力データのビットレート周波数が前記クロック信号の周波数と異なる場合には、前記第２の再生データを前記第２のマルチプレクサに出力しても良い。

また、本発明におけるクロック・データリカバリ回路は、前記第１の分配器から出力される前記第１のクロック信号から、この第１のクロック信号をｐ分周したｐ分周クロック信号を出力する第２の分周器と、前記第１の分周器から出力される前記ｎ分周クロック信号から、このｎ分周クロック信号をｑ分周したｑ分周クロック信号を出力する第３の分周器とをさらに備えても良い。

また、本発明における前記第１および第２の分配器は、１つの信号を２つの信号経路に分配するスイッチとしても良い。

また、本発明における前記クロック出力回路は、前記参照クロック信号を入力とし、この参照クロック信号を前記セレクタまたは前記周波数制御部に選択的に出力する第３のスイッチをさらに備え、この第３のスイッチは、前記入力データのビットレート周波数が前記クロック信号の周波数と同一である場合には、前記参照クロック信号を前記セレクタに出力し、前記入力データのビットレート周波数が前記クロック信号の周波数とは異なる場合には、前記参照クロック信号を前記周波数制御部に出力しても良い。

また、本発明における前記周波数制御部は、入力される信号の周波数をｊで逓倍する逓倍器とｋで分周する分周器とから構成しても良い。

本発明によれば、それぞれの周波数に応じた再生クロックを供給できるようにしたので、再生データのビットレート周波数と再生クロックの周波数とを常に一致させることができる。
よって、非整数倍のビットレートのデュアルレートＰＯＮシステムのクロック・データリカバリ回路も１つのデータ・クロックリカバリ回路の構成でマルチレート対応とすることができることから、局側装置の小型化および低コスト化を図ることが可能となる。
また、このマルチレート対応のクロック・データリカバリ回路の量産効果による低コスト化も期待することができる。

本発明の第１の実施の形態にかかるクロック・データリカバリ回路の構成を示すブロック図である。 第１の実施の形態にかかるクロック・データリカバリ回路の変形例の構成を示すブロック図である。 本発明の第２の実施の形態にかかるクロック・データリカバリ回路の構成を示すブロック図である。 第２の実施の形態にかかるクロック・データリカバリ回路の変形例の構成を示すブロック図である。 本発明の第３の実施の形態にかかるクロック・データリカバリ回路の構成を示すブロック図である。 従来のクロック・データリカバリ回路の構成を示すブロック図である。

以下、図を参照して本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態にかかるクロック・データリカバリ回路の構成を示すブロック図である。
本実施の形態にかかるクロック・データリカバリ回路は、図１に示すように、クロック出力回路１１０と、フリップフロップ（Ｆ／Ｆ）回路１２０と、分配器１３０と、分周器１４０とから構成されている。

クロック出力回路１１０は、入力データＡの遷移に応じて発振位相が制御されたクロック信号を出力する。
Ｆ／Ｆ回路１２０は、クロック出力回路１１０によって出力されたクロック信号に基づいて入力データＡのリタイミングを行い、リタイミングがなされた入力データＡを再生データＢとして出力する。

分配器１３０は、クロック出力回路１１０によって出力されたクロック信号を２つの信号経路へ第１のクロック信号と第２のクロック信号として分配する。
分周器１４０は、分配器１３０によって分配された第２のクロック信号を入力として、第２のクロック信号の周波数をｎ（ｎは整数）分周したｎ分周クロック信号を出力する。

次に本実施の形態にかかるクロック・データリカバリ回路の動作について、説明する。
本実施の形態にかかるクロック・データリカバリ回路は、入力データＡがクロック出力回路１１０とＦ／Ｆ回路１２０とに入力されると、クロック出力回路１１０では、入力データＡのデータレート周波数のクロック信号が生成され、このクロック信号を用いてＦ／Ｆ回路１２０で入力データＡのリタイミングが実行され、リタイミングがなされた入力データＡを再生データとして出力する。

一方、クロック出力回路１１０によって生成されたクロック信号は、Ｆ／Ｆ回路１２０に入力されるとともに分配器１３０へ入力され、分配器１３０によって２つのクロック信号、すなわち、第１のクロック信号と第２のクロック信号として出力される。
分配器１３０から出力される第２のクロック信号は、分周器１４０に入力され、ｎ分周されたｎ分周クロック信号として出力される。

ここで、ＧＥ−ＰＯＮと１０Ｇ−ＥＰＯＮとが混在するデュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路として具体的に説明する。

本実施の形態にかかるクロック・データリカバリ回路のクロック出力回路１１０は、入力データレートが１０〜１０．３１２５Ｇｂｐｓのデータ信号からデータレート周波数に応じた１０〜１０．３１２５ＧＨｚのクロックを出力できる特性を有した回路とする。このような特性は、クロック出力回路１１０に３％程度の周波数可変範囲を備えた発振回路を備えることで得られるものであり、従来からの集積回路技術などを駆使して実現が可能である。

上記の特性を有するクロック出力回路１１０を備えた本実施の形態にかかるクロック・データリカバリ回路に、１０Ｇ−ＥＰＯＮによる１０．３１２５Ｇｂｐｓのバーストデータである入力データＡが入力された場合、クロック出力回路１１０によって出力されるクロック信号の周波数は、入力データＡのビットレート周波数と同一の１０．３１２５ＧＨｚであり、このクロック信号を再生クロックＣ１として出力する。

また、Ｆ／Ｆ回路１２０は、クロック出力回路１１０によって出力された１０．３１２５ＧＨｚのクロック信号を用いて入力データＡのリタイミングを実行し、１０．３１２５Ｇｂｐｓの再生データＢを出力する。
よって、１０Ｇ−ＥＰＯＮによるバーストデータである入力データＡに対して、位相同期を確立した１０．３１２５ＧＨｚの再生クロックＣ１を出力し、この再生クロックＣ１に同期して入力データＡのリタイミングがなされた１０．３１２５Ｇｂｐｓの再生データＢを出力することができる。

一方、ＧＥ−ＰＯＮによる１．２５Ｇｂｐｓのバーストデータである入力データＡがクロック・データリカバリ回路に入力された場合、クロック出力回路１１０によって出力されるクロックは、１．２５Ｇｂｐｓの８倍に相当する１０ＧＨｚとなる。
Ｆ／Ｆ回路１２０は、１０ＧＨｚのクロック信号を用いることで１．２５Ｇｂｐｓの入力データＡに対する８倍のオーバーサンプリングによるリタイミングを実行し、１．２５Ｇｂｐｓの再生データＢを出力する。

ここで、分周器１４０の分周比ｎを８と設定すれば、クロック出力回路１１０によって出力されたクロック信号を８分周した１．２５ＧＨｚのクロック信号を分周器１４０は再生クロックＣ２として出力する。
よって、ＧＥ−ＰＯＮによるバーストデータである入力データＡに対して、位相同期を確立した１０ＧＨｚのクロック信号により入力データＡのリタイミングがなされた１．２５Ｇｂｐｓの再生データＢと、位相同期を確立した１０ＧＨｚのクロック信号を８分周した１．２５ＧＨｚの再生クロックＣ２を出力することができる。

このように、本実施の形態にかかるクロック・データリカバリ回路によれば、１０Ｇ−ＥＰＯＮとＧＥ−ＰＯＮとが混在したデュアルレートＰＯＮシステムからのバースト信号が入力される場合でも、入力データのビットレートに応じた位相同期を確立した再生クロックとこの再生クロックに基づいてリタイミングがなされた再生データとを出力することができ、１つのクロック・データリカバリ回路の構成によってマルチレート対応のクロック・データリカバリ回路を実現することが可能となる。

なお、本実施の形態にかかるクロック・データリカバリ回路の動作は、バーストデータが入力されることを前提に説明したが、連続データが入力される場合にも同様の効果を得ることができる。具体的には、例えば、図１に示すクロック・データリカバリ回路のクロック出力回路１１０は、入力データＡがバーストデータまたは連続データのいずれの場合においても入力データＡの遷移に応じて発振位相が制御されたクロック信号を出力する。

図２には、図１に示す本実施の形態にかかるクロック・データリカバリ回路の変形例の構成を示す。図２に示すクロック・データリカバリ回路は、図１に示すクロック・データリカバリ回路の分配器１３０をＳＷ１３０へ置換し、セレクタ１５０を追加した構成である。

ＳＷ１３０とセレクタ１５０とは、上位層からのビットレート判定信号Ｄに応じて、クロック出力回路から出力されるクロック信号の出力経路および選択信号を切り替えることにより、再生クロックＣを出力するものである。

具体的には、１０Ｇ−ＥＰＯＮによるバーストデータである入力データＡが入力された場合には、図２に示すように、１０．３１２５Ｇｂｐｓの入力データであることを示すビットレート判定信号Ｄに応じて、クロック出力回路１１０によって出力されたクロック信号は、ＳＷ１３０によりＣ１の信号経路を経てセレクタ１５０で選択され再生クロックＣとして出力される。
一方、ＧＥ−ＰＯＮによるバーストデータであるデータＡが入力された場合には、図２に示すように、１．２５Ｇｂｐｓの入力データであることを示すビットレート判定信号Ｄに応じて、クロック出力回路１１０によって出力されたクロック信号は、ＳＷ１３０により分周器１４０に入力されセレクタ１５０により分周器１４０の出力が選択され、分周器１４０からの出力クロック信号を再生クロックＣとして出力される。

このように、ＳＷ１３０とセレクタ１５０とを設けることにより、１０Ｇ−ＥＰＯＮとＧＥ−ＰＯＮとが混在したデュアルレートＰＯＮシステムからのバースト信号が一括して入力される場合でも、ＭＡＣ層などの上位プロトコルレイヤによるビットレート判定信号Ｄに基づいてＳＷ１３０とセレクタ１５０とを動的に制御することで入力データのビットレートに応じた位相同期を確立した再生クロックとこの再生クロックに基づいてリタイミングがなされた再生データとを出力することができ、１つのクロック・データリカバリ回路の構成によってマルチレート対応のクロック・データリカバリ回路を実現することができる。

さらに、再生クロックの出力経路にスイッチとセレクタを設けることにより、必要な信号を必要な信号経路へ出力することができるため、クロストークなどのノイズに対する耐性を向上させたクロック・データリカバリ回路を構成することができ、よって、より安定したデータ識別再生およびクロック再生動作を可能としたクロック・データリカバリ回路を実現することが可能となる。
また、再生クロックを１つの出力端子から出力することができるため、クロック・データリカバリ回路の所要端子数の削減ができ、装置の小型化およびコスト削減が可能となる。

［第２の実施の形態］
図３は、本発明の第２の実施の形態にかかるクロック・データリカバリ回路を示す図である。
本実施の形態にかかるクロック・データリカバリ回路は、第１の実施の形態において説明したクロック・データリカバリ回路のクロック出力回路１１０の構成について、入力データ信号のビットレートに応じて生成するクロック信号の周波数を制御する構成としたものである。
なお、本実施の形態にかかるクロック・データリカバリ回路の各構成要素について、第１の実施の形態において説明したクロック・データリカバリ回路の各構成要素と同一のものについては、同一の符号を付し、その説明は省略する。

図３に示すように、本実施の形態にかかるクロック・データリカバリ回路は、クロック出力回路２１０と、フリップフロップ（Ｆ／Ｆ）回路１２０と、ＳＷ１３０と、分周器１４０と、セレクタ１５０とから構成されている。
以下、クロック出力回路２１０の構成と作用について説明する。

クロック出力回路２１０は、逓倍器２０１と、分周器２０２と、セレクタ２０３と、周波数比較器２０４と、ＶＣＯ２０５と、分周器２０６と、入力データＡが遷移したときにパルスを出力するゲーティング回路２１１と、ゲーティング回路２１１から出力されるパルスによって発振位相が制御されるとともに、制御信号Ｆにより発振周波数が制御されるゲート付きのＶＣＯであるゲーティットＶＣＯ２１２とから構成されている。
好ましくはＶＣＯ２０５は、ゲーティットＶＣＯ２１２と同様にゲート付きのＶＣＯとし、このゲート付きのＶＣＯ（ＶＣＯ２０５）のゲート回路の一方の入力端子がプルアップされ、他の入力端子にはＶＣＯ２０５の出力クロックのみが入力されるようにする。このように、ＶＣＯ２０５とゲーティットＶＣＯ２１２を同一構成とすれば、同一の制御信号Ｆに対して、同一の周波数で発振させることができる。

逓倍器２０１は、外部から供給される参照クロック信号をｊ（ｊは整数）倍に逓倍する。 分周器２０２は逓倍器２０１の出力に接続され、逓倍器２０１によってｊ逓倍された参照クロック信号を１／ｋ（ｋは整数）に分周する。
周波数比較器２０４は、ＶＣＯ２０５の出力をｍ（ｍは整数）分周したフィードバック信号の周波数と基準信号の周波数とを比較して、この比較結果に基づいた制御信号Ｆを出力する。
ＶＣＯ２０５は、周波数比較器２０４から出力される制御信号Ｆにより発振周波数が制御され、分周器２０６は、ＶＣＯ２０５の出力を分周比ｍで分周し、ｍ分周したＶＣＯ２０５の出力を周波数比較器２０４へフィードバックする。

セレクタ２０３は、ＭＡＣ層などの上位プロトコルレイヤからのビットレート判定信号Ｄに基づいて、参照クロック信号と、逓倍器２０１と分周器２０２とによってｊ逓倍されｋ分周された参照クロック信号とのうちいずれかを、入力データＡのビットレートに応じて周波数比較器２０４へ入力する基準信号として選択する。

ＧＥ−ＰＯＮと１０Ｇ−ＥＰＯＮとが混在したデュアルレートＰＯＮシステムにおいて、ＧＥ−ＰＯＮによる１．２５Ｇｂｐｓのデータ信号と１０Ｇ−ＥＰＯＮによる１０．３１２５Ｇｂｐｓのデータ信号とが入力データＡとして入力される場合のクロック出力回路２１０の作用について、以下に具体的に説明する。

分周器２０６の分周比ｍが６４であるとすると、１０Ｇ−ＥＰＯＮにおける入力データＡが入力された場合では分周後の周波数は約１６１ＭＨｚに、ＧＥ−ＰＯＮにおける入力データＡが入力された場合では分周後の周波数は約１５６ＭＨｚになる。

１０Ｇ−ＥＰＯＮによる入力データＡが入力された場合、ＭＡＣ層などの上位プロトコルレイヤから約１６１ＭＨｚ（10.3125G／64）の参照クロック信号を利用できる。
セレクタ２０３は、この参照クロック信号を基準信号として選択して周波数比較器２０４へ入力することにより、周波数比較器２０４から出力される制御信号ＦによってＶＣＯ２０５から参照クロック信号に同期した高安定な１０．３１２５ＧＨｚのクロックを出力させることができる。
また、周波数比較器２０４から出力される制御信号ＦをＧ−ＶＣＯ２１２へ入力することにより、Ｇ−ＶＣＯ２１２においても１０．３１２５ＧＨｚの発振を実現することができる。

したがって、上位レイヤに標準に装備された参照クロック信号を用いて、１０．３１２５Ｇｂｐｓデータ入力から、リタイミングされた１０．３１２５Ｇｂｐｓの再生データと１０．３１２５ＧＨｚの再生クロックとを出力することができる。

一方、ＧＥ−ＰＯＮによる入力データＡが入力された場合、ＭＡＣ層などの上位プロトコルレイヤから１２５ＭＨｚ（1.25G／10）の参照クロック信号が利用できるが、この参照クロック信号をそのまま周波数比較器２０４へ入力しても、ＶＣＯ２０５における発振周波数が例えば８ＧＨｚにしか安定化できず、クロック・データリカバリ回路として正常動作しない。

そこで、ｊ＝１０の逓倍器２０１と、ｋ＝８の分周器２０２を参照クロック信号へ適用すれば、１２５ＭＨｚから１５６．２５ＭＨｚの参照クロック信号を生成することができ、正常動作に必要な１０ＧＨｚのクロックを出力できるようになる。
すなわち、セレクタ２０３は、ｊ＝１０の逓倍器２０１とｋ＝８の分周器２０２とを適用された参照クロック信号を選択して周波数比較器２０４へ入力することにより、周波数比較器２０４から出力される制御信号ＦによってＶＣＯ２０５から参照クロック信号に同期した高安定な１０ＧＨｚのクロックを出力させることができる。
また、周波数比較器２０４から出力される制御信号ＦをＧ−ＶＣＯ２１２へ入力することにより、Ｇ−ＶＣＯ２１２においても１０ＧＨｚの発振を実現することができる。

したがって、上位レイヤに標準に装備された参照クロックを用いて、１．２５Ｇｂｐｓデータ入力から、リタイミングされた１．２５Ｇｂｐｓの再生データＢと１．２５ＧＨｚの再生クロックＣ２とを出力することができる。なお、逓倍器２０１と分周器２０２の配置は、互いに逆であっても良い。

図４には、図３に例示した本実施の形態にかかるクロック・データリカバリ回路の変形例の構成を示す。
図４のクロック・データリカバリ回路の構成と図３に示す構成との相違は、参照クロックの入力端子を１つの端子でまかなうようＳＷ２０７を追加したものである。これにより、クロック・データリカバリ回路の所要端子数を削減することができる。

なお、図４に示すクロック・データリカバリ回路では、追加したＳＷ２０７もビットレート判定信号Ｄに応じて出力経路を切り替えるようになっている。
また、バースト対応のクロック出力回路を適用しているため、１０Ｇ−ＥＰＯＮによる入力データとＧＥ−ＰＯＮによる入力データとが一括して入力される場合、ＭＡＣ層などの上位プロトコルレイヤからのビットレート判定信号Ｄに基づいて、セレクタ２０３およびＳＷ２０７に加え、第１の実施の形態において説明したＳＷ１３０とセレクタ１５０とを動的に制御することにより、１０Ｇ−ＥＰＯＮによる入力データが入力された場合には、１０．３１２５Ｇｂｐｓデータ入力から、リタイミングされた１０．３１２５Ｇｂｐｓの再生データと１０．３１２５ＧＨｚの再生クロックとを出力することができる。
一方、ＧＥ−ＰＯＮによる入力データが入力された場合には、１．２５Ｇｂｐｓデータ入力から、リタイミングされた１．２５Ｇｂｐｓの再生データと１．２５ＧＨｚの再生クロックを出力することができる。

このように、本実施の形態にかかるクロック・データリカバリ回路によれば、入力データのビットレートに応じて参照クロック信号を選択することにより、入力データのビットレートに応じた位相同期を確立した再生クロックとこの再生クロックに基づいてリタイミングがなされた再生データとを出力することができる。
また、参照クロックのクロック出力回路への入力経路や再生クロックの出力経路にスイッチとセレクタを設けることにより、必要な信号を必要な信号経路へ供給することができるため、クロストークなどのノイズに対する耐性を向上させたクロック・データリカバリ回路を構成することができ、よって、より安定したデータ識別再生およびクロック再生動作を可能としたクロック・データリカバリ回路を実現することが可能となる。

［第３の実施の形態］
図５は、本発明の第３の実施の形態にかかるクロック・データリカバリ回路の構成を示すブロック図である。
本実施の形態にかかるクロック・データリカバリ回路は、第２の実施の形態において説明したクロック・データリカバリ回路の構成と比較して、Ｆ／Ｆ回路１２０の出力にＳＷ３０１と１入力ｐ出力（ｐは整数）のデマルチプレクサである第１のＤＥＭＵＸ３０２と１入力ｑ出力のデマルチプレクサである第２のＤＥＭＵＸ３０３と、再生クロックＣ１をｐで分周する分周器３０４と、再生クロックＣ２をｑで分周する分周器３０５とをさらに備えたものである。
なお、本実施の形態にかかるクロック・データリカバリ回路の各構成要素について、第２の実施の形態において説明したクロック・データリカバリ回路の各構成要素と同一のものについては、同一の符号を付し、その説明は省略する。

また、本実施の形態にかかるクロック・データリカバリ回路について、ＧＥ−ＰＯＮと１０Ｇ−ＥＰＯＮとが混在したデュアルレートＰＯＮにおける入力信号が入力されるクロック・データリカバリ回路を例として説明する。

本実施の形態にかかるクロック・データリカバリ回路における分周器３０４および分周器３０５の分周比ｐおよびｑは、ｐ＝１６，ｑ＝１０に設定されることが望ましい。
１０．３１２５Ｇｂｐｓの信号が入力される場合、本実施の形態にかかるクロック・データリカバリ回路は、ＳＷ３０１の出力を第１のＤＥＭＵＸ３０２へ、ＳＷ１３０の出力を分周器３０４へ制御することで、１０Ｇ−ＥＰＯＮ等のＭＡＣ層に標準に装備されたインターフェースであるＸＳＢＩに適合した、再生データを１６パラレル展開した６４４．５Ｍｂｐｓのデータ信号と、再生クロックＣ１を１６分周した６４４．５ＭＨｚのクロック信号を出力する。

一方、１．２５Ｇｂｐｓの信号が入力される場合、本実施の形態にかかるクロック・データリカバリ回路は、ＳＷ３０１の出力を第２のＤＥＭＵＸ３０３へ、ＳＷ１３０の出力を分周器３０５へ制御することで、ＧＥ−ＰＯＮ等のＭＡＣ層に標準に装備されたインターフェースであるＴＢＩに適合した、再生データを１０パラレル展開した１２５Ｍｂｐｓのデータ信号と、再生クロックＣ２を１０分周、すなわち再生クロックＣ１を合計で８０分周した１２５ＭＨｚのクロック信号を出力する。

図５に例示した実施の形態にかかるクロック・データリカバリ回路では、追加したＳＷ３０１もビットレート判定信号Ｄに応じて出力経路を切り替えるようになっている。
また、バースト対応のクロック出力回路を適用しているため、１０Ｇ−ＥＰＯＮによる入力データとＧＥ−ＰＯＮによる入力データとが一括して入力される場合、ＭＡＣ層などの上位プロトコルレイヤからのビットレート判定信号Ｄに基づいて、ＳＷ３０１に加え、第２の実施の形態において説明したセレクタ２０３およびＳＷ２０７、第１の実施の形態において説明したＳＷ１３０およびセレクタ１５０とを動的に制御することにより、１０．３１２５Ｇｂｐｓのデータが入力された場合には、リタイミングされたＸＳＢＩ信号を、１．２５Ｇｂｐｓのデータが入力された場合には、リタイミングされたＴＢＩ信号を出力することができる。
なお、好ましくは、ＤＥＭＵＸ３０２およびＤＥＭＵＸ３０３のクロック信号としては、それぞれ再生クロックＣ１および再生クロックＣ２を供給するように構成される。

このように、本実施の形態にかかるクロック・データリカバリ回路によれば、入力データのビットレートに応じて、異なるインターフェース（例えば、ＸＳＢＩ信号とＴＢＩ信号。）に対応した位相同期された再生クロックとこの再生クロックに基づいてリタイミングがなされた再生データとを出力することができる。

なお、本発明の実施の形態において説明したクロック・データリカバリ回路に入力される入力データのビットレートとしては、１０．３１２５Ｇｂｐｓと１．２５Ｇｂｐｓとに限定されない。例えば、１０Ｇｂｐｓと２．５Ｇｂｐｓとのビットレートの入力データが入力された場合には、ｎ＝４と分周比を設定することによって、本発明における機能を実現することができる。
また、本発明の実施の形態において例示したクロック出力回路は、バースト信号からクロックを出力できる機能を有する構成であれば、いかなる構成であっても構わない。例えば、図３に示すゲーティング回路２１１とＧ−ＶＣＯ２１２との間に、ジッタ低減などを目的としたＶＣＯを備えた構成であっても良い。

ＧＥ−ＰＯＮと１０Ｇ−ＥＰＯＮとが混在するようなマルチレートＰＯＮシステムにおける局側装置に搭載されるクロック・データリカバリ回路に利用可能である。

１１０、２１０…クロック出力回路、１２０…フリップフロップ（Ｆ／Ｆ）回路、１３０…分配器（ＳＷ）、１４０…ｎ分周器、１５０…セレクタ、２０１…逓倍器、２０２…ｋ分周器、２０３…セレクタ、２０４…周波数比較器、２０５…電圧制御発振器（ＶＣＯ）、２０６…ｍ分周器、２０７…ＳＷ、２１１…ゲーティング回路、２１２…ゲーティットＶＣＯ（Ｇ−ＶＣＯ）、３０１…ＳＷ、３０２…第１のＤＥＭＵＸ、３０３…第２のＤＥＭＵＸ、３０４…ｐ分周器、３０５…ｑ分周器、Ａ…入力データ、Ｂ…再生データ、Ｃ…再生クロック、Ｄ…ビットレート判定信号、Ｅ…参照クロック信号、Ｆ…制御信号。

Claims (7)

1. 入力データのタイミングに合うようにクロック信号の位相を調整して、前記入力データとタイミングの合ったクロック信号を出力するクロック出力回路と、
   前記クロック信号に基づいて前記入力データを識別し、前記入力データを再生した再生データを出力する識別回路と、
   前記クロック信号を分配し、第１のクロック信号と第２のクロック信号とを出力する第１の分配器と、
   前記第２のクロック信号を入力として、この第２のクロック信号をｎ（ｎは整数）分周したｎ分周クロック信号を出力する第１の分周器とを備え、
   前記クロック出力回路は、
   入力データが遷移したときにパルスを出力するゲーティング回路と、
   このゲーティング回路からの前記出力パルスによって入力データの位相と合うように制御され、制御信号によって周波数が制御されたクロックを出力するゲーティッドＶＣＯと、
   前記制御信号によって周波数が制御されたクロックを出力する電圧制御発振器と、
   この電圧制御発振器から出力される前記クロックを分周比ｍ（ｍは整数）で分周する第４の分周器と、
   前記電圧制御発振器の出力をｍ分周した信号と基準信号とを比較して周波数差が小さくなるように前記ゲーティットＶＣＯおよび前記電圧制御発振器の前記制御信号を出力する周波数比較器と、
   参照クロック信号の周波数をｊ／ｋ倍とする（ｊ，ｋは整数）周波数制御部と、
   前記参照クロック信号とこの参照クロック信号の周波数をｊ／ｋ倍した信号とのうちいずれかを前記入力データのビットレートに応じて前記周波数比較器に入力される前記基準信号として選択するセレクタとを備え、
   前記セレクタは、前記入力データのビットレート周波数が前記クロック信号の周波数と同一である場合には、前記参照クロック信号を前記基準信号として選択し、前記入力データのビットレート周波数が前記クロック信号の周波数とは異なる場合には、前記周波数制御部によって周波数がｊ／ｋ倍された前記参照クロック信号を前記基準信号として選択する
   ことを特徴とするクロック・データリカバリ回路。
2. 請求項１に記載のクロック・データリカバリ回路において、
   前記第１のクロック信号と前記ｎ分周クロック信号とのいずれか一方を選択して出力する第１の選択回路をさらに備え、
   この第１の選択回路は、前記入力データのビットレート周波数が前記クロック出力回路から出力される前記クロック信号の周波数と同一の周波数である場合には第１のクロック信号を選択し、前記入力データのビットレート周波数が前記クロック信号の１／ｎ倍である場合には前記ｎ分周クロック信号を選択することを特徴とするクロック・データリカバリ回路。
3. 請求項１または請求項２に記載のクロック・データリカバリ回路において、
   前記識別回路から出力される前記再生データを分配し、第１の再生データと第２の再生データとを出力する第２の分配器と、
   この第２の分配器から出力される前記第１の再生データを入力とする１入力ｐ（ｐは整数）出力の第１のデマルチプレクサと、
   前記第２の分配器から出力される前記第２の再生データを入力とする１入力ｑ（ｑは整数）出力の第２のデマルチプレクサとをさらに備え、
   前記第２の分配器は、前記入力データのビットレート周波数が前記クロック信号の周波数と同一である場合には、前記第１の再生データを前記第１のマルチプレクサに出力し、前記入力データのビットレート周波数が前記クロック信号の周波数と異なる場合には、前記第２の再生データを前記第２のマルチプレクサに出力することを特徴とするクロック・データリカバリ回路。
4. 請求項３に記載のクロック・データリカバリ回路において、
   前記第１の分配器から出力される前記第１のクロック信号から、この第１のクロック信号をｐ分周したｐ分周クロック信号を出力する第２の分周器と、
   前記第１の分周器から出力される前記ｎ分周クロック信号から、このｎ分周クロック信号をｑ分周したｑ分周クロック信号を出力する第３の分周器と
   をさらに備えることを特徴とするクロック・データリカバリ回路。
5. 請求項３または請求項４に記載のクロック・データリカバリ回路において、
   前記第１および第２の分配器は、１つの信号を２つの信号経路に分配するスイッチであることを特徴とするクロック・データリカバリ回路。
6. 請求項１に記載のクロック・データリカバリ回路において、
   前記クロック出力回路は、前記参照クロック信号を入力とし、この参照クロック信号を前記セレクタまたは前記周波数制御部に選択的に出力する第３のスイッチをさらに備え、
   この第３のスイッチは、前記入力データのビットレート周波数が前記クロック信号の周波数と同一である場合には、前記参照クロック信号を前記セレクタに出力し、前記入力データのビットレート周波数が前記クロック信号の周波数とは異なる場合には、前記参照クロック信号を前記周波数制御部に出力することを特徴とするクロック・データリカバリ回路。
7. 請求項１または請求項６に記載のクロック・データリカバリ回路において、
   前記周波数制御部は、入力される信号の周波数をｊで逓倍する逓倍器とｋで分周する分周器とから構成されることを特徴とするクロック・データリカバリ回路。

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