CN110943955B - 一种并行扰码器的生成方法 - Google Patents

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CN110943955B CN201911055536.2A CN201911055536A CN110943955B CN 110943955 B CN110943955 B CN 110943955B CN 201911055536 A CN201911055536 A CN 201911055536A CN 110943955 B CN110943955 B CN 110943955B
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Abstract

本发明属于电子通信技术领域，涉及一种并行扰码器的生成方法：(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；(2)、以每个寄存器前一个时钟周期的输出作为输入矩阵
Figure DDA0002256445650000011
每个寄存器当前时钟周期的输出作为输出矩阵
Figure DDA0002256445650000012
构建所述串行扰码器矩阵形式；(3)、根据n位串行扰码器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵
Figure DDA0002256445650000013
当前时钟周期并行扰码器输出的n位并行扰码
Figure DDA0002256445650000014
得到并行扰码生成器矩阵形式；(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；(5)、采用硬件描述语言生成相应的逻辑得到并行扰码器代码。本发明计算量小。

Description

一种并行扰码器的生成方法
技术领域
本发明涉及一种并行扰码器的生成方法，该扰码器可用在多种通信系统中，对其高速并行数据流进行扰码处理以增强数据的随机性，属于电子通信技术领域。
背景技术
在很多通信系统中，需要对数据流进行扰码处理以增强数据的随机性，扰码后的信号便于时钟恢复与同步、平衡数据发射端的功率、增强通信的保密性。扰码技术是建立在线性反馈移位寄存器(LFSR)序列的基础上的。反馈移位寄存器结构为一种串行结构，这种串行结构每个时钟周期产生一位扰码，在实际的应用中需要同时对n位的数据进行加扰处理，这种结构需要n个时钟周期才能对一个并行n位的数据进行加扰，严重影响了数据的处理速率，所以提出并行扰码器的需求，并行扰码器结构是通过串行的反馈移位寄存器的推导而来，目前多采用矩阵法、扩展矩阵法、状态转移法、延迟法等。
上述几种方法推导的并行扰码器的生成多项式的计算量随阶数的增加成指数增长。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提供一种并行扰码器的生成方法，减小扰码器生成的计算量。
本发明的技术解决方案是：一种并行扰码器的生成方法，该方法包括如下步骤：
(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；
(2)、根据串行扰码生成器的每个寄存器的输出表达式，以每个寄存器前一个时钟周期的输出作为输入矩阵
Figure BDA0002256445630000011
每个寄存器当前时钟周期的输出作为输出矩阵
Figure BDA0002256445630000021
构建所述串行扰码器矩阵形式：
Figure BDA0002256445630000022
Bs为串行扰码器输入输出转换矩阵；&^代表矩阵Bs的行与矩阵
Figure BDA0002256445630000023
的列对应位先进行与运算，然后按位异或，s表示串行；
(3)、根据n位串行扰码器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵
Figure BDA0002256445630000024
当前时钟周期并行扰码器输出的n位并行扰码
Figure BDA0002256445630000025
生成并行扰码生成器矩阵形式：
Figure BDA0002256445630000026
Bp为并行扰码器输入输出转换矩阵；&^代表并行扰码器输入输出转换矩阵Bp的行与矩阵
Figure BDA0002256445630000027
的列对应位先进行与运算，然后按位异或，p表示并行；
(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；
(5)、根据并行扰码器每个寄存器的输出表达式，采用硬件描述语言编写并行扰码器代码，通过综合产生并行扰码器的电路逻辑。
所述串行扰码器包括n个寄存器，记为第0个寄存器～第n-1个寄存器，第0个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第1个寄存器的输入、第1个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第2个寄存器的输入，依此类推，第n-2个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第n-1个寄存器的输入，每个时钟周期串行扰码生成器输出一位扰码，为第n-1个寄存器的输出。
所述串行扰码器的输入矩阵
Figure BDA0002256445630000028
的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；输出矩阵
Figure BDA0002256445630000029
的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n，其中
Figure BDA00022564456300000210
的初始矩阵为全1的列矩阵，即
Figure BDA00022564456300000211
为全1的列矩阵。
所述并行扰码器包括n个寄存器，每个寄存器输入是前一个周期n个寄存器输出逻辑运算之后的结果，每个时钟周期并行扰码器同时输出n位扰码，依次为第0～第n-1个寄存器的输出。
所述并行扰码器的输入矩阵
Figure BDA00022564456300000212
的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；所述并行扰码器的输出矩阵
Figure BDA0002256445630000031
的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n；其中，
Figure BDA0002256445630000032
的初始矩阵为全1的列矩阵，即
Figure BDA0002256445630000033
为全1的列矩阵。
所述串行扰码生成器的每个寄存器输出表达式如下：
Figure BDA0002256445630000034
Figure BDA0002256445630000035
Figure BDA0002256445630000036
Figure BDA0002256445630000037
…………………………
Figure BDA0002256445630000038
Figure BDA0002256445630000039
Figure BDA00022564456300000310
其中，
Figure BDA00022564456300000311
j＝0～n-1表示当前时钟周期第j个寄存器输出的值；
Figure BDA00022564456300000312
j＝0～n-1表示上一个时钟周期第j个寄存器输出的值；
&为与运算符；^为异或运算符，ga,a＝0～n为n位反馈移位寄存器序列的生成多项式的xa项的系数。
所述串行扰码生成器的矩阵表达式为：
Figure BDA00022564456300000313
其中：&^为矩阵
Figure BDA0002256445630000041
的行与矩阵
Figure BDA0002256445630000042
的列对应位先进行与运算，然后按位异或，ga,a＝0～n为n位反馈移位寄存器序列的生成多项式的xa项的系数。
并行扰码器输入输出转换矩阵Bp为n×n矩阵，矩阵的列从左向右编号为1至n列，从上到下编号为1至n行，并行扰码器输入输出转换矩阵Bp的通过下列方法获得：
(3.1)、并行扰码器输入输出转换矩阵Bp的第n列为
Figure BDA0002256445630000043
；
(3.2)、设置k＝n-1；
(3.3)、当并行扰码器输入输出转换矩阵Bp的第k列的第一行的数为0时，并行扰码器输入输出转换矩阵Bp的第k-1列为将并行扰码器输入输出转换矩阵Bp的第k列向上移一位，第一行丢弃，最后一行补0，当并行扰码器输入输出转换矩阵Bp的第k列的第一行的数为1时，并行扰码器输入输出转换矩阵Bp的第k-1列为将并行扰码器输入输出转换矩阵Bp的第k列向上移一位的列和并行扰码器输入输出转换矩阵Bp的第k-1列按位异或；(3-4)、将k减去1，重复步骤(3-3)～(3-4)，直到k为0，得到并行扰码器输入输出转换矩阵Bp的所有列。
所述硬件描述语言为VHDL或者verilog HDL语言。
所述步骤(4)中，当前周期第m个寄存器的输出为：
Figure BDA0002256445630000051
其中，bm,1为并行扰码器输入输出转换矩阵Bp的第m行第1列的元素。
本发明与现有技术相比的有益效果是：
(1)、本发明生成并行扰码生成器的过程中只用到很少的移位和异或计算，与现有的矩阵法相比，极大的减小了计算量，能够快速生成并行扰码生成器；
(2)、本发明生成并行扰码生成器的方法节约了硬件资源。
附图说明
图1是n位线性反馈移位寄存器(LFSR)的结构；
图2是具体实施方式中举例的8位线性反馈移位寄存器的结构。
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述：
本发明提供了一种并行扰码器生成方法，该方法扰码的产生通常是通过线性反馈移位寄存器(LFSR)实现的，线性反馈移位寄存器的结构由扰码生成多项式决定，而线性反馈移位寄存器的结构实际是串行扰码器结构，并行扰码器的生成是通过线性反馈移位寄存器的矩阵形式计算而来，具体包括如下步骤：
(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；
如图1所示，所述串行扰码器包括n个寄存器，记为第0个寄存器～第n-1个寄存器，第0个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第1个寄存器的输入、第1个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第2个寄存器的输入，依此类推，第n-2个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第n-1个寄存器的输入，每个时钟周期串行扰码生成器输出一位扰码，为第n-1个寄存器的输出。
n位反馈移位寄存器(LFSR)序列的生成多项式为：
G(x)＝gn·xn+gn-1·xn-1+…+g2·x2+g1·x1+g0·x0，其中gn＝g0＝1，得到串行扰码生成器的每个寄存器输出表达式如下：
Figure BDA0002256445630000061
Figure BDA0002256445630000062
Figure BDA0002256445630000063
Figure BDA0002256445630000064
…………………………
Figure BDA0002256445630000065
Figure BDA0002256445630000066
Figure BDA0002256445630000067
其中，
Figure BDA0002256445630000068
j＝0～n-1表示当前时钟周期第j个寄存器输出的值；
Figure BDA0002256445630000069
j＝0～n-1表示上一个时钟周期第j个寄存器输出的值；
&为与运算符；^为异或运算符，ga,a＝0～n为n位反馈移位寄存器序列的生成多项式的xa项的系数。
(2)、根据串行扰码生成器的每个寄存器的输出表达式，以每个寄存器前一个时钟周期的输出作为输入矩阵
Figure BDA00022564456300000610
每个寄存器当前时钟周期的输出作为输出矩阵
Figure BDA00022564456300000611
构建所述串行扰码器矩阵形式：
Figure BDA00022564456300000612
Bs为串行扰码器输入输出转换矩阵；&^代表矩阵Bs的行与矩阵
Figure BDA00022564456300000613
的列对应位先进行与运算，然后按位异或，s表示串行。
所述串行扰码器的输入矩阵
Figure BDA00022564456300000614
的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；输出矩阵
Figure BDA00022564456300000615
的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n，其中
Figure BDA00022564456300000616
的初始矩阵为全1的列矩阵，即
Figure BDA00022564456300000617
为全1的列矩阵。
所述串行扰码生成器的矩阵表达式为：
Figure BDA0002256445630000071
其中：&^为矩阵
Figure BDA0002256445630000072
的行与矩阵
Figure BDA0002256445630000073
的列对应位先进行与运算，然后按位异或，ga,a＝0～n为n位反馈移位寄存器序列的生成多项式的xa项的系数。
(3)、根据n位串行扰码器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵
Figure BDA0002256445630000074
当前时钟周期并行扰码器输出的n位并行扰码
Figure BDA0002256445630000075
生成并行扰码生成器矩阵形式：
Figure BDA0002256445630000076
Bp为并行扰码器输入输出转换矩阵；&^代表矩阵Bp的行与矩阵
Figure BDA0002256445630000077
的列对应位先进行与运算，然后按位异或，p表示并行；
所述并行扰码器的输入矩阵
Figure BDA0002256445630000078
的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；所述并行扰码器的输出矩阵
Figure BDA0002256445630000079
的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n；其中，
Figure BDA00022564456300000710
的初始矩阵为全1的列矩阵，即
Figure BDA00022564456300000711
为全1的列矩阵。
并行扰码器的转换矩阵Bp为n×n矩阵，矩阵的列从左向右编号为1至n列，从上到下编号为1至n行，并行扰码器输入输出转换矩阵Bp的通过下列方法获得：
(3.1)、并行扰码器输入输出转换矩阵Bp的第n列为
Figure BDA0002256445630000081
；
(3.2)、设置k＝n-1；
(3.3)、当并行扰码器输入输出转换矩阵Bp的第k列的第一行的数为0时，并行扰码器输入输出转换矩阵Bp的第k-1列为将并行扰码器输入输出转换矩阵Bp的第k列向上移一位，第一行丢弃，最后一行补0，当并行扰码器输入输出转换矩阵Bp的第k列的第一行的数为1时，并行扰码器输入输出转换矩阵Bp的第k-1列为将并行扰码器输入输出转换矩阵Bp的第k列向上移一位的列和并行扰码器输入输出转换矩阵Bp的第k-1列按位异或；
(3.4)、将k减去1，重复步骤(3.3)～(3.4)，直到k为0，得到并行扰码器输入输出转换矩阵Bp的所有列。
上述步骤展开描述如下：
由串行扰码器输入输出转换矩阵Bs可知，并行扰码器输入输出转换矩阵Bp的第n列为串行扰码器输入输出转换矩阵Bs的第1列，即为
Figure BDA0002256445630000082
；
计算并行扰码器输入输出转换矩阵Bp的第n-1列，当并行扰码器输入输出转换矩阵Bp的第n列的第一行的数gn-1为0时，并行扰码器输入输出转换矩阵Bp的第n-1列为将并行扰码器输入输出转换矩阵Bp的第n列向上移一位，第一行丢弃，最后一行补0，即为
Figure BDA0002256445630000091
当并行扰码器输入输出转换矩阵Bp的第n列的第一行的数gn-1为1时，并行扰码器输入输出转换矩阵Bp的第n-1列为将
Figure BDA0002256445630000092
和并行扰码器输入输出转换矩阵Bp的第n列按行异或，即为
Figure BDA0002256445630000093
；
计算并行扰码器输入输出转换矩阵Bp的第n-2列，当并行扰码器输入输出转换矩阵Bp的第n-1列的第一行数为0时，并行扰码器输入输出转换矩阵Bp的第n-2列为将并行扰码器输入输出转换矩阵Bp的第n-1列向上移一位，第一行丢弃，最后一行补0，当并行扰码器输入输出转换矩阵Bp的第n-1列的第一行的数为1时，并行扰码器输入输出转换矩阵Bp的第n-2列为将并行扰码器输入输出转换矩阵Bp的第n-1列向上移一位的列和并行扰码器输入输出转换矩阵Bp的第n-1列按位异或，同并行扰码器输入输出转换矩阵Bp的第n-1列的计算过程同理；
计算并行扰码器输入输出转换矩阵Bp的第n-3列至1列的过程，同并行扰码器输入输出转换矩阵Bp的第n-1列和第n-2列的计算过程同理，最终计算出并行扰码器输入输出转换矩阵Bp，利用公式
Figure BDA0002256445630000094
即可得到并行扰码器的矩阵表达式，其中，
Figure BDA0002256445630000095
的初始矩阵为全1的列矩阵，即
Figure BDA0002256445630000096
为全1的列矩阵，&^代表并行扰码器输入输出转换矩阵Bp的行与矩阵
Figure BDA0002256445630000101
的列对应位先进行与运算，然后按位异或，p表示并行，
Figure BDA0002256445630000102
为当前时钟周期并行扰码器输出的n位并行扰码。
(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；
所述并行扰码器包括n个寄存器，每个寄存器输入是前一个周期n个寄存器输出逻辑运算之后的结果，每个时钟周期并行扰码器同时输出n位扰码，依次为第0～第n-1个寄存器的输出。
所述步骤(4)中，当前周期第m个寄存器的输出为：
Figure BDA0002256445630000103
其中，bm,1为并行扰码器输入输出转换矩阵Bp的第m行第1列的元素。
(5)、根据并行扰码器每个寄存器的输出表达式，采用硬件描述语言编写并行扰码器代码，通过综合产生并行扰码器的电路逻辑。
所述硬件描述语言可以是VHDL或者verilog HDL语言。
实施例：
下面结合实际一例子对本发明进行详细说明。
如图2所示，以一个8位的反馈移位寄存器为例，生成并行扰码器的生成多项式。下式为一个8位的反馈移位寄存器序列的生成多项式：
G(x)＝x8+x4+x3+x2+1 (1-1)
所以矩阵结构为
Figure BDA0002256445630000111
将式(1-2)表示为
Figure BDA0002256445630000112
其中
Figure BDA0002256445630000113
BsB和
Figure BDA0002256445630000114
均为矩阵，
Figure BDA0002256445630000115
为当前时钟周期串行扰码器输出的1bit串行扰码，
Figure BDA0002256445630000116
的初始矩阵为全1的列矩阵，即
Figure BDA0002256445630000117
为全1的列矩阵。而并行的扰码矩阵结构也为
Figure BDA0002256445630000118
的形式，推导的目的就是算出并行扰码器输入输出转换矩阵Bp矩阵。并行扰码器输入输出转换矩阵Bp矩阵为8×8矩阵，矩阵的列从左向右编号为1至8列，从上到下编号为1至8行。并行扰码器输入输出转换矩阵Bp的推导过程如下：
(1)由行扰码器输入输出转换矩阵BsB可知，并行扰码器输入输出转换矩阵Bp的第8列串行扰码器输入输出转换矩阵Bs的第1列，即为
Figure BDA0002256445630000119
(2)计算并行扰码器输入输出转换矩阵Bp的第7列，因并行扰码器输入输出转换矩阵Bp的第8列的第一行为0，所以将并行扰码器输入输出转换矩阵Bp的第8列向上移一位，丢掉第一行，最后一行补0，得到并行扰码器输入输出转换矩阵Bp的第7列，即为
Figure BDA0002256445630000121
(3)计算并行扰码器输入输出转换矩阵Bp的第6列，因并行扰码器输入输出转换矩阵Bp的第7列的第一行为0，所以将并行扰码器输入输出转换矩阵Bp的第7列向上移一位，丢掉第一行，最后一行补0，得到并行扰码器输入输出转换矩阵Bp的第6列，即为
Figure BDA0002256445630000122
(4)计算并行扰码器输入输出转换矩阵Bp的第5列，因并行扰码器输入输出转换矩阵Bp的第6列的第一行为0，所以将并行扰码器输入输出转换矩阵Bp的第6列向上移一位，丢掉第一行，最后一行补0，得到并行扰码器输入输出转换矩阵Bp的第5列，即为
Figure BDA0002256445630000123
(5)计算并行扰码器输入输出转换矩阵Bp的第4列，因并行扰码器输入输出转换矩阵Bp的第5列的第一行为1，所以将并行扰码器输入输出转换矩阵Bp的第5列向上移一位，丢掉第一行，最后一行补0，得到
Figure BDA0002256445630000131
与并行扰码器输入输出转换矩阵Bp的第5列按行异或得到并行扰码器输入输出转换矩阵Bp的第4列，即为
Figure BDA0002256445630000132
(6)计算并行扰码器输入输出转换矩阵Bp的第3列，因并行扰码器输入输出转换矩阵Bp的第4列的第一行为0，所以将并行扰码器输入输出转换矩阵Bp的第4列向上移一位，丢掉第一行，最后一行补0，得到并行扰码器输入输出转换矩阵Bp的第3列，即为
Figure BDA0002256445630000133
(7)计算并行扰码器输入输出转换矩阵Bp的第2列，因并行扰码器输入输出转换矩阵Bp的第3列的第一行为0，所以将并行扰码器输入输出转换矩阵Bp的第3列向上移一位，丢掉第一行，最后一行补0，得到并行扰码器输入输出转换矩阵Bp的第2列，即为
Figure BDA0002256445630000141
(8)计算并行扰码器输入输出转换矩阵Bp的第1列，因并行扰码器输入输出转换矩阵Bp的第2列的第一行为1，所以将并行扰码器输入输出转换矩阵Bp的第3列向上移一位，丢掉第一行，最后一行补0，得到
Figure BDA0002256445630000142
与并行扰码器输入输出转换矩阵Bp的第2列按行异或得到并行扰码器输入输出转换矩阵Bp的第1列，即为
Figure BDA0002256445630000143
(9)最终计算出并行扰码器输入输出转换矩阵
Figure BDA0002256445630000144
利用公式
Figure BDA0002256445630000145
得到并行扰码器的矩阵结构：
Figure BDA0002256445630000151
然后，得到并行扰码器的表达式为：
Figure BDA0002256445630000152
Figure BDA0002256445630000153
Figure BDA0002256445630000154
Figure BDA0002256445630000155
Figure BDA0002256445630000156
Figure BDA0002256445630000157
Figure BDA0002256445630000158
Figure BDA0002256445630000159
其中，
Figure BDA00022564456300001510
为当前时钟周期并行扰码器输出的8bit并行扰码。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种并行扰码器的生成方法，其特征在于包括如下步骤：
(1)、根据n位反馈移位寄存器序列生成多项式，得到串行扰码生成器的每个寄存器输出表达式；
(2)、根据串行扰码生成器的每个寄存器的输出表达式，以每个寄存器前一个时钟周期的输出作为输入矩阵
Figure FDA0003520319840000011
每个寄存器当前时钟周期的输出作为输出矩阵
Figure FDA0003520319840000012
构建所述串行扰码生成器矩阵形式：
Figure FDA0003520319840000013
Bs为串行扰码生成器输入输出转换矩阵；&^代表矩阵Bs的行与矩阵
Figure FDA0003520319840000014
的列对应位先进行与运算，然后按位异或，s表示串行；
(3)、根据n位串行扰码生成器的矩阵形式，以前一个时钟周期并行扰码器输出的n位并行扰码为输入矩阵
Figure FDA0003520319840000015
当前时钟周期并行扰码器输出的n位并行扰码
Figure FDA0003520319840000016
生成并行扰码生成器矩阵形式：
Figure FDA0003520319840000017
Bp为并行扰码器输入输出转换矩阵；&^代表并行扰码器输入输出转换矩阵Bp的行与矩阵
Figure FDA0003520319840000018
的列对应位先进行与运算，然后按位异或，p表示并行；
(4)、根据并行扰码器的矩阵形式，还原得到并行扰码器每个寄存器的输出表达式；
(5)、根据并行扰码器每个寄存器的输出表达式，采用硬件描述语言编写并行扰码器代码，通过综合产生并行扰码器的电路逻辑。
2.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述串行扰码器包括n个寄存器，记为第0个寄存器～第n-1个寄存器，第0个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第1个寄存器的输入、第1个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第2个寄存器的输入，依此类推，第n-2个寄存器的输出与第n-1个寄存器的输出进行逻辑运算后连接第n-1个寄存器的输入，每个时钟周期串行扰码生成器输出一位扰码，为第n-1个寄存器的输出。
3.根据权利要求2所述的一种并行扰码器的生成方法，其特征在于所述串行扰码器的输入矩阵
Figure FDA0003520319840000021
的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；输出矩阵
Figure FDA0003520319840000022
的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n，其中
Figure FDA0003520319840000023
的初始矩阵为全1的列矩阵，即
Figure FDA0003520319840000024
为全1的列矩阵。
4.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述并行扰码器包括n个寄存器，每个寄存器输入是前一个周期n个寄存器输出逻辑运算之后的结果，每个时钟周期并行扰码器同时输出n位扰码，依次为第0～第n-1个寄存器的输出。
5.根据权利要求4所述的一种并行扰码器的生成方法，其特征在于所述并行扰码器的输入矩阵
Figure FDA0003520319840000025
的第m行元素为前一个时钟周期第n-m个寄存器输出的1位串行扰码；所述并行扰码器的输出矩阵
Figure FDA0003520319840000026
的第m行元素为当前时钟周期第n-m个寄存器输出的1位串行扰码，m＝1～n；其中，
Figure FDA0003520319840000027
的初始矩阵为全1的列矩阵，即
Figure FDA0003520319840000028
为全1的列矩阵。
6.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述串行扰码生成器的每个寄存器输出表达式如下：
Figure FDA0003520319840000029
其中，
Figure FDA00035203198400000210
表示当前时钟周期第j个寄存器输出的值；
Figure FDA00035203198400000211
表示上一个时钟周期第j个寄存器输出的值；
&为与运算符；^为异或运算符，ga,a＝0～n-1为n位反馈移位寄存器序列的生成多项式的xa项的系数。
7.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述串行扰码生成器的矩阵表达式为：
Figure FDA0003520319840000031
其中：&^为矩阵
Figure FDA0003520319840000032
的行与矩阵
Figure FDA0003520319840000033
的列对应位先进行与运算，然后按位异或，ga,a＝0～n-1为n位反馈移位寄存器序列的生成多项式的xa项的系数。
8.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于并行扰码器输入输出转换矩阵Bp为n×n矩阵，矩阵的列从左向右编号为1至n列，从上到下编号为1至n行，并行扰码器输入输出转换矩阵Bp通过下列方法获得：
(3.1)、并行扰码器输入输出转换矩阵Bp的第n列为
Figure FDA0003520319840000034
；
(3.2)、设置k＝n-1；
(3.3)、当并行扰码器输入输出转换矩阵Bp的第k列的第一行的数为0时，并行扰码器输入输出转换矩阵Bp的第k-1列为将并行扰码器输入输出转换矩阵Bp的第k列向上移一位，第一行丢弃，最后一行补0，当并行扰码器输入输出转换矩阵Bp的第k列的第一行的数为1时，并行扰码器输入输出转换矩阵Bp的第k-1列为将并行扰码器输入输出转换矩阵Bp的第k列向上移一位的列和并行扰码器输入输出转换矩阵Bp的第k-1列按位异或；(3.4)、将k减去1，重复步骤(3.3)～(3.4)，直到k为0，得到并行扰码器输入输出转换矩阵Bp的所有列。
9.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述硬件描述语言为VHDL或者verilog HDL语言。
10.根据权利要求1所述的一种并行扰码器的生成方法，其特征在于所述步骤(4)中，当前周期第m个寄存器的输出为：
Figure FDA0003520319840000041
其中，bm,1为并行扰码器输入输出转换矩阵Bp的第m行第1列的元素。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115529210B (zh) * 2022-08-31 2024-09-17 北极雄芯信息科技(西安)有限公司 一种Die-to-Die Serdes接口扰码方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102025696A (zh) * 2009-09-16 2011-04-20 中兴通讯股份有限公司 并行扰码/解扰码处理装置及方法
CN102065055A (zh) * 2011-01-14 2011-05-18 复旦大学 Mb-ofdm系统中超快速并行扰码器与解扰器
CN105227259A (zh) * 2015-07-02 2016-01-06 中国科学院计算技术研究所 一种m序列并行产生方法和装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2003835A1 (en) * 2007-06-15 2008-12-17 Nokia Siemens Networks Oy Method for operating a radio communication system, receiver station and radio communication system
US8848913B2 (en) * 2007-10-04 2014-09-30 Qualcomm Incorporated Scrambling sequence generation in a communication system
JP5603441B2 (ja) * 2011-01-31 2014-10-08 日本電信電話株式会社 信号多重装置
EP2698938A4 (en) * 2011-04-11 2014-10-22 Nippon Techno Resources Inc METHOD FOR PROVIDING THE GENERATION OF A TRANSMISSION SIGNAL WITH A CODE SEQUENCE, COMMUNICATION SYSTEM AND MEASURING SYSTEM
US10587437B2 (en) * 2013-06-10 2020-03-10 Texas Instruments Incorporated Link aggregator with universal packet scrambler apparatus and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102025696A (zh) * 2009-09-16 2011-04-20 中兴通讯股份有限公司 并行扰码/解扰码处理装置及方法
CN102065055A (zh) * 2011-01-14 2011-05-18 复旦大学 Mb-ofdm系统中超快速并行扰码器与解扰器
CN105227259A (zh) * 2015-07-02 2016-01-06 中国科学院计算技术研究所 一种m序列并行产生方法和装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于JESD204B协议的并行加解扰电路;金东强等;《微电子学》;20190831;全文 *

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