JPWO2012105334A1 - 信号多重装置 - Google Patents
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Abstract
信号多重装置は、入力データ(4)と補完信号(16)のいずれか一方を選択するセレクタ(1)と、セレクタ(1)の出力信号のタイミングに合うように再生クロック(7)の位相を調整するクロック再生回路(30a)と、セレクタ(1)の出力信号の識別再生を再生クロック(7)に基づいて行うフリップフロップ回路(3)とを備える。補完信号(16)の周波数は、再生クロック(7)の周波数の整数分の1の周波数である。セレクタ(1)は、入力データ(4)の無信号期間の一部において補完信号(16)を選択する。
Description
本発明は、例えば入力信号のリタイミングを行うCDR回路の前段に設けられる装置に係り、特に入力信号に補完信号を多重化する信号多重装置に関するものである。
FTTH(Fiber To The Home)を実現する手段として開発が進められているPON(Passive Optical Network)方式の局舎側装置(Optical Line Terminal、以下、OLTとする)の受信装置の構成の一例を図41に示す。OLTは、図示しない複数の加入者側装置(Optical Network Unit、以下、ONUとする)を収容している。IEEE 802.3av規格によれば、ONUからOLTへの上り信号は、ONU毎に強度や位相が異なるバースト信号として時分割多重化される。
図41に示すように、OLTの受信装置は、光受信装置200と、CDR(Clock Data Recovery)回路201と、デマルチプレクサ202と、制御LSI203とから構成される。光受信装置200は、APD(Avalanche Photodiode)−TIA(Transimpedance Amplifier)204と、LIM(Limiting Amplifier)205とを有する。APD−TIA204は、光信号を電流信号に変換し、さらに電流信号を電圧信号に変換する。LIM205は、電圧信号を後段のCDR回路201で識別再生可能なレベルに振幅制限して増幅する。制御LSI203は、低速受信回路206を有する。
図41に示したOLTの受信装置では、バースト信号毎に、まず光受信装置200で利得制御および閾値検出を行い、CDR回路201でクロックの抽出と信号のリタイミングを行う。デマルチプレクサ202は、CDR回路201から出力された多重化信号をN本の出力に分配する。そして、MAC(Media Access Control)機能を有する制御LSI203において必要な処理を施すことで信号の受信処理を完了する。ONUからOLTへの上りの伝送効率を向上させるためには、所要オーバーヘッド(プリアンブル期間)を短縮する必要があり、バースト信号に対して高速応答特性を有する光受信装置200やCDR回路201が必要となる。この種のCDR回路201は、例えば文献「J.Terada,et al.,“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”,in 2009 IEEE International Solid-State Circuits Conference Digest,pp.104-106,Feb.2009」に開示されている。
近年のCMOS技術の進展に伴い、制御LSIにも論理回路のみならず高速I/O(CDR回路他)等の集積が可能になってきた。しかしながら、バースト信号対応の特殊仕様のCDR回路をLSIに搭載することは技術、コストの両面で得策ではない。制御LSIにおいてバースト信号を処理できるようにするためには、従来、図41に示したようにCDR回路201で抽出したクロックの位相変化を許容できるようにするためにデータ信号をデマルチプレクサ202で低速にパラレル展開することが必要であった。このような構成では、CDR回路201と制御LSI203の双方にパラレル数分のバッファが必要になるため、消費電力が増加し、またパラレル数分の配線の等長化のために装置のサイズが増大してしまうという問題点があった。
一方、連続信号対応の汎用的なCDR回路を備えた制御LSIにシリアルデータ信号を直接入力するためには、連続信号対応のCDR回路が周波数同期外れ等で動作不安定にならないようにする必要がある。この種の技術として、特開平3−166836号広報に開示されている構成を図42に示す。図42に示す信号多重装置は、フリップフロップ回路(以下、F/Fとする)3と、PLL型のクロック再生回路30とから構成される。クロック再生回路30は、位相比較器31と、ローパスフィルタ(Low Pass Filter、以下、LPFとする)32と、電圧制御発振器(Voltage Controlled Oscillator、以下、VCOとする)33と、セレクタ34とから構成される。
図43A〜図43Eは信号多重装置の動作を説明するタイミングチャートである。位相比較器31は、入力データ4と再生クロック7の位相比較を行い、入力データ4と再生クロック7の位相差を表す位相差信号を出力する。LPF32は、位相差信号を積分して制御信号に変換する。VCO33は、制御信号の電圧に応じた周波数の再生クロック35を出力する。セレクタ34は、入力データ4が入力される通常時には再生クロック35を選択し、再生クロック7として出力する。こうして、入力データレート周波数と同一周波数の再生クロック7を生成することができる。
再生クロック7は、F/F3のクロック端子に入力され、F/F3のデータ入力端子に入力される入力データ4のリタイミングに使用される。これにより、F/F3から再生データ6が出力される。
一方、入力データ4が欠落して無信号となった場合、セレクタ34は、切替信号37に従って入力データ4の補完信号であるIDLE信号36を選択して出力する。こうして、間欠的に入力データ4が欠落した場合でも常時PLLの動作が安定するよう、VCO33から出力される再生クロック35とほぼ同一周波数のIDLE信号36を欠落期間(無信号期間)において多重化して位相比較器30に入力することにより、図43Dに示すようにクロック再生回路30の動作が安定化される。
一方、入力データ4が欠落して無信号となった場合、セレクタ34は、切替信号37に従って入力データ4の補完信号であるIDLE信号36を選択して出力する。こうして、間欠的に入力データ4が欠落した場合でも常時PLLの動作が安定するよう、VCO33から出力される再生クロック35とほぼ同一周波数のIDLE信号36を欠落期間(無信号期間)において多重化して位相比較器30に入力することにより、図43Dに示すようにクロック再生回路30の動作が安定化される。
しかしながら、図42に示した信号多重装置では、入力データ4が欠落して無信号となった場合、F/F3から出力される再生データ6が欠落期間を含んだ信号となるため、信号多重装置の後段に連続信号対応のCDR回路を接続した場合、CDR回路の動作が不安定となり、信号に対するCDR回路の応答時間が非常に長くなるという問題点があった。
さらに、図42に示した構成をPONシステムに適用すると、クロック再生回路自体の位相同期時間も長くなるケースが生じてしまう。この位相同期時間の伸長は、PONシステムの上り信号に使用されるバースト信号間の位相関係がランダムであることに起因する。IDLE信号36と直後のバースト信号の位相関係が逆位相となる最悪のケースでは、入力データ4が無信号からバースト信号に切り替わる時点においてIDLE信号36とバースト信号の位相関係が急激に反転するため、PLLの位相同期に要する引き込み時間が長くかかってしまう。したがって、このときの再生クロック7で識別再生された再生データ6には、先頭からPLLの引き込み時間分の期間、ビット誤りが生じる。
つまり、図42に示した構成をPONシステムに適用した場合、すなわちOLTの制御LSIの前段においてバースト信号を連続信号化する信号多重装置として用いた場合、あるいは制御LSIのシリアル入力ポートに実装される信号多重装置として用いた場合のいずれにおいても、連続信号対応のCDR回路の応答時間が非常に長くなることを回避できないため、上りの伝送効率が低下してしまうという問題点があった。
本発明の目的は、上記従来の問題点を解決し、連続信号対応の汎用的なCDR回路の高速応答を可能にするバースト信号−連続信号変換機能を有する簡易な信号多重装置を実現することにある。
本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号のタイミングに合うように再生クロックの位相を調整して、前記入力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記識別回路の出力信号及びこの出力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
本発明によれば、入力信号の無信号期間の一部に補完信号を多重化し、この多重化した連続信号を識別再生することにより、連続信号化された再生データを出力することが可能になる。これにより、本発明では、信号多重装置の後段に接続する連続信号対応の汎用的なCDR回路の応答速度を著しく低下させる懸念がなくなるため、連続信号対応の汎用的なCDR回路を備えた制御LSIにシリアルデータ信号を入力することが容易になる。したがって、本発明では、連続信号対応の汎用的なCDR回路を備えた制御LSIにシリアルデータ信号を入力することが容易になるので、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。また、本発明では、周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか1つを補完信号として選択することが可能なので、制御LSIの誤動作の問題を回避することができる。
また、本発明では、入力信号の無信号期間の一部において識別回路の出力信号に補完信号を多重化することにより、連続信号化された再生データを出力することが可能になる。これにより、本発明では、信号多重装置の後段に接続する連続信号対応の汎用的なCDR回路の応答速度を著しく低下させる懸念がなくなる。したがって、本発明では、連続信号対応の汎用的なCDR回路を備えた制御LSIにシリアルデータ信号を入力することが容易になるので、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。また、本発明では、周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか1つを補完信号として選択することが可能なので、制御LSIの誤動作の問題を回避することができる。
[第1実施例]
以下、本発明の実施例について図面を参照して説明する。図1は本発明の第1実施例に係る信号多重装置の構成を示すブロック図であり、図42と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、選択回路となるセレクタ1と、識別回路となるF/F3と、クロック再生回路30aとから構成される。クロック再生回路30aは、位相比較器31と、LPF32と、VCO33とから構成される。本実施例の信号多重装置は、CDR回路において入力部にセレクタ1を設け、入力データ4と入力データ4の補完信号であるIDLE信号16とを切替信号17に基づき切替えて選択することにより、F/F3とクロック再生回路30aとからなるCDRコア部への入力信号を生成することを最も主要な特徴とする。図42に示した従来の信号多重装置との主な相違は、セレクタ1の配置箇所である。
以下、本発明の実施例について図面を参照して説明する。図1は本発明の第1実施例に係る信号多重装置の構成を示すブロック図であり、図42と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、選択回路となるセレクタ1と、識別回路となるF/F3と、クロック再生回路30aとから構成される。クロック再生回路30aは、位相比較器31と、LPF32と、VCO33とから構成される。本実施例の信号多重装置は、CDR回路において入力部にセレクタ1を設け、入力データ4と入力データ4の補完信号であるIDLE信号16とを切替信号17に基づき切替えて選択することにより、F/F3とクロック再生回路30aとからなるCDRコア部への入力信号を生成することを最も主要な特徴とする。図42に示した従来の信号多重装置との主な相違は、セレクタ1の配置箇所である。
本実施例の信号多重装置の動作を図2A〜図2Fのタイミングチャートを参照して説明する。入力データ4として、無信号期間を含むバースト信号が入力された場合、無信号期間が長くなってしまうとPLL型のクロック再生回路30aの動作が不安定になる。この問題を解決するため、無信号期間において入力データ4にIDLE信号16を多重化し、常時安定した再生クロック7を出力できるようにする。このようなIDLE信号16の多重化は、セレクタ1に与える切替信号17を、図2Cに示すように無信号期間だけHighとすることで実現できる。セレクタ1は、切替信号17がHighの場合、IDLE信号16を選択して出力し、切替信号17がLowの場合、入力データ4を選択して出力する。
セレクタ1の切替制御に必要な切替信号17は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、PONシステムの通信タイミング制御機能を有し、信号受信期間を把握する機能を有するLSIであるMAC−ICがある(例えばIEEE 802.3av規格参照)。また、無信号検出回路を用いて切替信号17を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平3−166836号広報などに開示されている。
なお、切替信号17がLowのときに、セレクタ1がIDLE信号16を選択するようにしてもよいことは言うまでもない。
なお、切替信号17がLowのときに、セレクタ1がIDLE信号16を選択するようにしてもよいことは言うまでもない。
IDLE信号16の周波数は、好ましくは入力データレート周波数のほぼ1/2に設定される。この場合、IDLE信号16は、入力データ4のデータレートにおける0101信号に相当し、入力データ4と同じ周期のパルスとなる。このようなIDLE信号16は、制御LSI(MAC−IC)からのシステムクロックに同期した発振器(不図示)や、再生クロック7を1/2に分周する分周器(不図示)などによって発生させることができる。また、IDLE信号を特定の繰り返しパターンを持った信号とするため、パターン発生回路(不図示)を設けても良い。
このようにして図1のA点において、バースト信号にIDLE信号16を多重化し、周波数が均一な連続信号を生成することができる。IDLE信号16を、周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることが可能である。クロック再生回路30aは、この周波数がほぼ一定の連続信号に位相同期するだけでクロック再生できるため、常時安定して再生クロック7を出力できるようになる。
動作の詳細は以下の通りである。位相比較器31は、多重化された入力信号とVCO33から出力される再生クロック7との位相差を検出する。位相比較器31から出力される位相差信号は、LPF32により低周波成分のみが抽出され、制御信号としてVCO33の位相(周波数)制御端子に入力される。VCO33は、制御信号の電圧に応じてクロックを生成することにより、入力データ4と等しい周波数の再生クロック7を出力する。入力データ4の無信号期間中においても、IDLE信号16に同期した再生クロック7が出力されるため、常時安定したクロック再生が可能になっている。ここまでの動作は、図42に示した従来例と同様である。
一方、本実施例においては、セレクタ1がクロック再生回路30aの内部ではなく、信号多重装置の入力部に配置されているため、F/F3への入力信号も、入力データ4の無信号期間中にIDLE信号16が多重化された連続信号となっている。F/F3は、この多重化された連続信号を再生クロック7の所定のタイミング(例えば再生クロック7の立ち上がり)でリタイミングして、再生データ6を出力する。したがって、連続信号化された低ジッタな再生データ6を出力することが可能になる。
このように、本実施例では、周波数がほぼ一定の連続信号化された再生データ6を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
なお、IDLE信号16の周波数は、入力データレート周波数の1/2に限定されるものではなく、入力データレート周波数の整数分の1の周波数であればよく、例えば入力データレート周波数の1/4の周波数であっても構わない。
[第2実施例]
次に、本発明の第2実施例について説明する。図3は本発明の第2実施例に係る信号多重装置の構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30bとから構成される。図1に例示した第1実施例との相違は、クロック再生回路30bを、ゲーティング回路10と、ゲート付きの電圧制御発振器であるゲーティッドVCO(以下、G−VCOとする)11とから構成したことである。
次に、本発明の第2実施例について説明する。図3は本発明の第2実施例に係る信号多重装置の構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30bとから構成される。図1に例示した第1実施例との相違は、クロック再生回路30bを、ゲーティング回路10と、ゲート付きの電圧制御発振器であるゲーティッドVCO(以下、G−VCOとする)11とから構成したことである。
図4はゲーティング回路10の構成の1例を示す回路図である。ゲーティング回路10は、一方の入力端子にセレクタ1の出力信号が入力され、他方の入力端子がプルアップされたNAND100と、NAND100の出力を入力とするインバータ101と、インバータ101の出力を入力とするインバータ102と、一方の入力端子にセレクタ1の出力信号が入力され、他方の入力端子にインバータ102の出力が入力されるNAND103とから構成される。
G−VCO11は、文献「J.Terada,et al.,“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”,in 2009 IEEE International Solid-State Circuits Conference Digest,pp.104-106,Feb.2009」に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。図5はG−VCO11の構成の1例を示す回路図である。G−VCO11は、一方の入力端子にゲーティング回路10の出力が入力され、他方の入力端子にG−VCO11の出力が入力されるNAND110と、NAND110の出力を入力とするインバータ111と、インバータ111の出力を入力とするインバータ112と、一端がインバータ111の出力端子およびインバータ112の入力端子に接続され、他端の容量制御端子がG−VCO11の周波数制御端子に接続された可変容量113とから構成される。なお、本実施例では、G−VCO11の周波数制御端子は、G−VCO11が出力する再生クロック7の周波数が入力データレート周波数と等しくなる電位が与えられている。
本実施例の信号多重装置の動作を第1実施例との相違を中心に説明する。図6A〜図6Iは本実施例の信号多重装置の動作を説明するタイミングチャートである。なお、図6Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図6Bは位相に遅れが無い場合の入力データ4を示している。図6Eの信号(図3のA点の信号)、図6Fのゲーティング回路10の出力、図6Hの再生クロック7、および図6Iの再生データ6は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図6Gのゲーティング回路10の出力は、入力データ4の位相に遅れが無い場合について記載されたものである。
ゲーティング回路10は、入力信号が「0」から「1」に遷移したときに立ち下がり、例えばT/2(Tは入力データ4の周期)後に立ち上がる幅がT/2のエッジパルスを出力する。
G−VCO11から出力される再生クロック7の位相は、ゲーティング回路10から出力されるエッジパルスにより制御される。すなわち、G−VCO11は、ゲーティング回路10から例えば値が「0」のエッジパルスが出力されたときはリセットされ「0」を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。G−VCO11を、入力データ4のデータレート周波数と等しい周波数で発振するようにすれば、再生クロック7の位相が入力データ4の位相と瞬時に合うように調整される。
このように、エッジパルスの遷移に瞬時に同期した再生クロック7を出力できるため、第1実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。第1実施例と同様に、IDLE信号16の周波数を入力データレート周波数のほぼ1/2に設定することで、図6Eに示すようにデータレート周波数がほぼ均一なIDLE信号16を入力データ4の無信号期間において多重化した多重化信号(連続信号)を生成することができる。IDLE信号16を、周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることができる。
このようなIDLE信号16の多重化は、セレクタ1に与える切替信号17を、図6Dに示すように無信号期間だけHighとすることで実現できる。セレクタ1の切替制御に必要な切替信号17は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、第1実施例で説明したMAC−ICがある。また、無信号検出回路を用いて切替信号17を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平3−166836号広報などに開示されている
なお、第1実施例で説明したとおり、切替信号17がLowのときに、セレクタ1がIDLE信号16を選択するようにしてもよい。
なお、第1実施例で説明したとおり、切替信号17がLowのときに、セレクタ1がIDLE信号16を選択するようにしてもよい。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときにエッジパルスを出力するため、図6Aに示す2番目のバースト信号のように1番目のバースト信号および直前のIDLE信号16に対して位相が相対的に1/4ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路10は、図6Aに示す2番目のバースト信号が終わった直後からの無信号期間では、IDLE信号16が「0」から「1」に遷移したときにエッジパルスを出力する。このゲーティング回路10の動作は、如何なる位相で入力されるバースト信号およびIDLE信号16に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。
G−VCO11は、ゲーティング回路10から出力されるエッジパルスにより、発振位相が瞬時に制御されるため、如何なる位相で入力されるバースト信号およびIDLE信号16に対しても、これらの信号の始まりのときから信号にタイミングの合った再生クロック7を出力することができる。
本実施例では、F/F3への入力信号(図3のA点の信号)が、入力データ4とIDLE信号16とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
本実施例では、F/F3への入力信号(図3のA点の信号)が、入力データ4とIDLE信号16とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
このように、本実施例では、周波数がほぼ一定の連続信号化された再生データ6を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
なお、IDLE信号16の周波数は、入力データレート周波数の1/2に限定されるものではなく、入力データレート周波数の整数分の1の周波数であればよく、例えば入力データレート周波数の1/4の周波数であっても構わない。
[第3実施例]
次に、本発明の第3実施例について説明する。図7は本発明の第3実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30cとから構成される。図3に例示した第2実施例との主な相違は、G−VCO11aの後段にVCO12を備えたこと、およびVCO12から出力される再生クロック7の1/2分周信号をIDLE信号27として使用することである。また、クロック再生回路30cには、VCO12の他に、周波数比較器2と、分周器25,26とが追加されている。周波数比較器2と、VCO12と、分周器25,26とは、周波数同期ループを構成している。また、分周器25は、再生クロック7の1/2分周信号をIDLE信号27としてセレクタ1に入力する帰還回路を構成している。
次に、本発明の第3実施例について説明する。図7は本発明の第3実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30cとから構成される。図3に例示した第2実施例との主な相違は、G−VCO11aの後段にVCO12を備えたこと、およびVCO12から出力される再生クロック7の1/2分周信号をIDLE信号27として使用することである。また、クロック再生回路30cには、VCO12の他に、周波数比較器2と、分周器25,26とが追加されている。周波数比較器2と、VCO12と、分周器25,26とは、周波数同期ループを構成している。また、分周器25は、再生クロック7の1/2分周信号をIDLE信号27としてセレクタ1に入力する帰還回路を構成している。
分周器25は、VCO12から出力される再生クロック7を1/2に分周する。さらに、分周器26は、分周器25から出力されるクロックを1/32に分周する。その結果、周波数比較器2には、再生クロック7の1/64分周信号が入力される。周波数比較器2は、再生クロック7の1/64分周信号の周波数と、入力データレート周波数の1/64の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成する。こうして、周波数比較器2と分周器25,26とにより、再生クロック7の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号8は、VCO12のみならずG−VCO11aの周波数制御端子にも入力される。
ここで、好ましくは、VCO12は、G−VCO11aと同一の回路構成を有する。G−VCO11aおよびVCO12は、例えば文献「J.Terada,et al.,“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”,in 2009 IEEE International Solid-State Circuits Conference Digest,pp.104-106,Feb.2009」に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。
図8はG−VCO11aとVCO12の構成の1例を示す回路図である。G−VCO11aの構成は第2実施例のG−VCO11と同様である。VCO12は、一方の入力端子がプルアップされ、他方の入力端子(VCO12の入力端子)にG−VCO11aから出力されるクロックとVCO12の出力である再生クロック7とが入力されるNAND120と、NAND120の出力を入力とするインバータ121と、インバータ121の出力を入力とし、再生クロック7を出力するインバータ122と、一端がインバータ121の出力端子およびインバータ122の入力端子に接続され、他端の容量制御端子がVCO12の周波数制御端子に接続された可変容量123とから構成される。
以上のような構成のG−VCO11aの周波数制御端子とVCO12の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30cに、クロック周波数と同一のデータレート周波数の入力データが入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。
次に、本実施例の信号多重装置の動作を説明する。図9A〜図9Jは本実施例の信号多重装置の動作を説明するタイミングチャートである。なお、図9Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図9Bは位相に遅れが無い場合の入力データ4を示している。図9CのIDLE信号27、図9Fの信号(図7のA点の信号)、図9Gのゲーティング回路10の出力、図9Iの再生クロック7、および図9Jの再生データ6は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図9DのIDLE信号27、図9Hのゲーティング回路10の出力は、入力データ4の位相に遅れが無い場合について記載されたものである。
ゲーティング回路10は、入力信号が「0」から「1」に遷移したときに立ち下がり、例えばT/2(Tは入力データ4の周期)後に立ち上がる幅がT/2のエッジパルスを出力する。
G−VCO11aは、ゲーティング回路10から値が「0」のエッジパルスが出力されたときはリセットされ「0」を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。こうして、G−VCO11aにおいては、出力クロックの位相が入力データ4の位相と瞬時に合うように調整される。
VCO12には、G−VCO11aから出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減される。このため、入力データ4のジッタに応じてG−VCO11aの出力クロックのジッタが増大した場合においても、再生クロック7がG−VCO11aの出力の影響を受け難くなり、再生クロック7のジッタを低減することができる。ジッタを抑圧できるということは、入力データ4に対する瞬時応答特性が悪化することを意味する。しかし、図42や図1に例示したPLL構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答(数ビット程度以内)を維持することができる。
このように、本実施例では、ゲーティング回路10から出力されるエッジパルスの遷移に高速に同期した再生クロック7を出力できるため、第1実施例と異なり、バースト信号間の相対位相がずれた場合においても正常に動作する。また、本実施例では、再生クロック7の1/2分周信号をIDLE信号27として使用するため、第1実施例、第2実施例と同様に、バースト信号の無信号期間にIDLE信号16を多重化し、周波数がほぼ均一な多重化信号を生成することができる。本実施例では、IDLE信号27をクロック再生回路30cから取り出しているため、外部の発振回路が不要になり、信号多重装置の小型化、低消費電力化を図ることができる。
IDLE信号27の多重化は、セレクタ1に与える切替信号17を、図9Eに示すように無信号期間だけHighとすることで実現できる。このような切替信号17を出力する切替信号生成部については、第1実施例、第2実施例で説明した構成で実現することができる。第1実施例、第2実施例と同様に、切替信号17がLowのときに、セレクタ1がIDLE信号27を選択するようにしてもよい。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときにエッジパルスを出力するため、図9Aに示す2番目のバースト信号のように1番目のバースト信号および直前のIDLE信号27に対して位相が相対的に1/4ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路10は、図9Aに示す2番目のバースト信号が終わった直後からの無信号期間では、IDLE信号27が「0」から「1」に遷移したときにエッジパルスを出力する。このゲーティング回路10の動作は、如何なる位相で入力されるバースト信号およびIDLE信号27に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。
VCO12は、ゲーティング回路10からG−VCO11a経由で出力されるパルスにより、発振位相が高速に制御されるため、如何なる位相で入力されるバースト信号およびIDLE信号27に対しても、これらの信号のほぼ始まりのときから信号とタイミングが合致し且つジッタが低減された再生クロック7を出力することができる。
本実施例では、F/F3への入力信号(図7のA点の信号)が、入力データ4とIDLE信号27とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
本実施例では、F/F3への入力信号(図7のA点の信号)が、入力データ4とIDLE信号27とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ6を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
なお、IDLE信号27の周波数は、再生クロック7の周波数(入力データレート周波数)の整数分の1の周波数であればよい。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/32などの周波数であって構わない。つまり、分周器25,26のトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/32などの周波数であって構わない。つまり、分周器25,26のトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
[第4実施例]
次に、本発明の第4実施例について説明する。図10は本発明の第4実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30dとから構成される。図5に例示した第3実施例との相違は、G−VCO11aの出力とVCO12の入力との間にバッファ増幅器14を配置したことと、分周比2の分周器25を分周比4の分周器25dに変更したことと、分周比32の分周器26を分周比16の分周器26dに変更したことである。本実施例では、分周器25dの分周比が4であるため、再生クロック7の1/4分周信号をIDLE信号28として使用することになる。分周器25dは、再生クロック7の1/4分周信号をIDLE信号28としてセレクタ1に入力する帰還回路を構成している。
次に、本発明の第4実施例について説明する。図10は本発明の第4実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30dとから構成される。図5に例示した第3実施例との相違は、G−VCO11aの出力とVCO12の入力との間にバッファ増幅器14を配置したことと、分周比2の分周器25を分周比4の分周器25dに変更したことと、分周比32の分周器26を分周比16の分周器26dに変更したことである。本実施例では、分周器25dの分周比が4であるため、再生クロック7の1/4分周信号をIDLE信号28として使用することになる。分周器25dは、再生クロック7の1/4分周信号をIDLE信号28としてセレクタ1に入力する帰還回路を構成している。
G−VCO11aとVCO12の構成は第3実施例で説明したとおりである。G−VCO11aの周波数制御端子とVCO12の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30dに、クロック周波数と同一のデータレート周波数の入力データが入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。
次に、本実施例の信号多重装置の動作を説明する。図11A〜図11Iは本実施例の信号多重装置の動作を説明するタイミングチャートである。なお、図11Aは2番目のバースト信号の位相が1/2ビット遅れた場合の入力データ4を示し、図11Bは位相に遅れが無い場合の入力データ4を示している。図11Eの信号(図10のA点の信号)、図11Fのゲーティング回路10の出力、および図11G〜図11Hの再生クロック7は、全てバースト信号の位相が1/2ビット遅れた場合について記載されたものである。図11G〜図11Iのうち、図11Gの再生クロック7は本実施例の信号多重装置によって出力されるクロックを示し、図11Hの再生クロック7はバッファ増幅器14を無くしてG−VCO11aとVCO12を直結した場合に出力されるクロックを示し、図11Iの再生クロック7は2番目のバースト信号の直前のタイミングで再生が行われた場合のクロックを示している。
ゲーティング回路10とG−VCO11aの動作は第3実施例と同様であるので、説明は省略する。
VCO12には、G−VCO11aから出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減される。
VCO12には、G−VCO11aから出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減される。
さらに、本実施例では、G−VCO11aとVCO12との間にバッファ増幅器14を設けることにより、バッファ増幅器14がG−VCO11aの出力信号を減衰させるため、再生クロック7の位相に与えるG−VCO11aの影響がより一層低減される。このようにバッファ増幅器14を設けることにより、再生クロック7の位相同期に要する応答時間が長くなるため、IDLE信号28とバースト信号との間の位相の急激な変化を緩和することができる。
IDLE信号28としては、入力データ4のデータレートにおける0011信号と同等な、再生クロック7の1/4分周信号が使用される。したがって、図11Eに示すようにデータレート周波数がほぼ均一なIDLE信号28を入力データ4の無信号期間において多重化した多重化信号(連続信号)を得ることができる。IDLE信号28の多重化は、セレクタ1に与える切替信号17を、図11Dに示すように無信号期間だけHighとすることで実現できる。このような切替信号17を出力する切替信号生成部については、第1実施例〜第3実施例で説明した構成で実現することができる。第1実施例〜第3実施例と同様に、切替信号17がLowのときに、セレクタ1がIDLE信号28を選択するようにしてもよい。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときにエッジパルスを出力するため、図11Aに示す2番目のバースト信号のように1番目のバースト信号および直前のIDLE信号28に対して位相が相対的に1/2ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。ここまでの動作は第3実施例と同じである。
ゲーティング回路10から出力されるエッジパルスは、G−VCO11aおよびバッファ増幅器14を経由してVCO12に入力される。ここで、G−VCO11aの出力信号がバッファ増幅器14によって弱められてVCO12に入力されることで、VCO12の位相同期確立に遅れが生じる。図11Gの例では、このときの応答時間(位相同期確立の遅れ)をt0からt1までの時間として表している。この例では、位相同期の確立は8ビット分遅れている。
比較のため、バッファ増幅器14が無く、G−VCO11aとVCO12とが直結されている場合の再生クロック7を図11Hに示す。この場合は、VCO12がG−VCO11aの出力信号にほぼ瞬時に位相同期することになる。
図12に、ゲーティング回路10への入力信号がIDLE信号28から2番目のバースト信号に切り替わる際の図11G、図11Hの再生クロック7の位相変化を示す。図12の220は図11Gに示した本実施例の再生クロック7の位相変化を示し、221は図11Hの再生クロック7の位相変化を示している。クロック再生回路30dが瞬時に位相同期する図11Hの場合、221のように再生クロック7の位相はt0において急激に変化する。一方、本実施例によれば、t0においては、図11Iに示した第2バースト直前の位相状態を継続し、t0〜t1に至るまでの期間で徐々に位相同期を確立し、t1において図11Hに示した瞬時応答特性に追いつくように動作する。このようにして、220のように、再生クロック7の位相変化を滑らかにすることができる。
図12に、ゲーティング回路10への入力信号がIDLE信号28から2番目のバースト信号に切り替わる際の図11G、図11Hの再生クロック7の位相変化を示す。図12の220は図11Gに示した本実施例の再生クロック7の位相変化を示し、221は図11Hの再生クロック7の位相変化を示している。クロック再生回路30dが瞬時に位相同期する図11Hの場合、221のように再生クロック7の位相はt0において急激に変化する。一方、本実施例によれば、t0においては、図11Iに示した第2バースト直前の位相状態を継続し、t0〜t1に至るまでの期間で徐々に位相同期を確立し、t1において図11Hに示した瞬時応答特性に追いつくように動作する。このようにして、220のように、再生クロック7の位相変化を滑らかにすることができる。
本実施例では、F/F3への入力信号(図10のA点の信号)が、入力データ4とIDLE信号28とが多重化された連続信号となっている。図12で説明したように、急激な位相変化を緩和した再生クロック7を用いて入力信号をF/F3で識別再生すれば、周波数がほぼ一定で、かつIDLE信号区間とバースト信号区間の間の位相が滑らかに変化する低ジッタな連続信号を、再生データ6として出力することができる。
このような再生データ6の出力により、本実施例では、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなると同時に、再生データ6の位相変化が滑らかになったことで連続信号対応のCDR回路の位相同期にかかる時間を大幅に短縮できるため、より高速なクロック再生およびデータ再生が可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムのより一層の伝送効率の向上を図ることができる。
なお、IDLE信号28の周波数は、再生クロック7の周波数(入力データレート周波数)の整数分の1の周波数であればよい。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/16などの周波数であって構わない。つまり、分周器25d,26dのトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/16などの周波数であって構わない。つまり、分周器25d,26dのトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
[第5実施例]
次に、本発明の第5実施例について説明する。図13は本発明の第5実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30eと、切替信号生成部となる無信号検出回路40とから構成される。図10に例示した第4実施例との相違は、バッファ増幅器14の代わりに減衰器15を設けたことと、分周比4の分周器25dを分周比2の分周器25に変更したことと、分周比16の分周器26dを分周比8の分周器26eに変更したことと、入力データ4の無信号期間を検出する無信号検出回路40を設けたことである。
次に、本発明の第5実施例について説明する。図13は本発明の第5実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30eと、切替信号生成部となる無信号検出回路40とから構成される。図10に例示した第4実施例との相違は、バッファ増幅器14の代わりに減衰器15を設けたことと、分周比4の分周器25dを分周比2の分周器25に変更したことと、分周比16の分周器26dを分周比8の分周器26eに変更したことと、入力データ4の無信号期間を検出する無信号検出回路40を設けたことである。
分周器25の分周比を2としたことで、第4実施例と比較してIDLE信号27の周波数が2倍になるが、第3実施例と同様に、データレート周波数がほぼ均一なIDLE信号27をバースト信号の無信号期間に多重化した多重化信号を生成できることに変わりはない。
分周器25,26eのトータルの分周比が16になったため、周波数比較器2に入力される分周信号の周波数も入力データレート周波数の1/16になるが、参照クロック5の周波数も入力データレート周波数の1/16に設定すれば、周波数比較器2は正常に動作する。
分周器25,26eのトータルの分周比が16になったため、周波数比較器2に入力される分周信号の周波数も入力データレート周波数の1/16になるが、参照クロック5の周波数も入力データレート周波数の1/16に設定すれば、周波数比較器2は正常に動作する。
また、本実施例では、G−VCO11aの出力とVCO12の入力との間に減衰器15を設けることにより、G−VCO11aの出力信号が弱められてVCO12に入力されるため、図10に例示した第4実施例と同様に再生クロック7の位相同期に要する応答時間が長くなり、IDLE信号27とバースト信号との間の位相の急激な変化を緩和することができる。減衰器15は、受動素子で構成することができる。したがって、バッファ増幅器14を用いる第4実施例と比較して、回路の小型化、低消費電力化および歩留まりの向上を図ることができる。
さらに、本実施例では、無信号検出回路40を設け、その検出出力をセレクタ1への切替信号29とすることで、MACなど上位レイヤでは把握することが困難なONUの故障時なども含めて、確実に無信号期間を検出することができ、バースト信号の無信号期間にIDLE信号27を多重化した多重化信号を生成できるようになる。無信号検出回路40としては、例えば入力データ4と所定の閾値とを比較する比較器を用いることができる。このような比較器においては、入力データ4のレベルが閾値以下のときに、無信号であると判定して、Highレベルの切替信号29を出力すればよい。この切替信号29に応じて、セレクタ1は、IDLE信号27を選択して出力する。
本実施例では、外部の無信号検出回路がなくても、信号多重装置単独でバースト信号の無信号期間にIDLE信号27を多重化する動作を実行できるため、接続できる装置の自由度の向上ならびに装置の小型化、低コスト化も図ることができる。また、図10に例示した第4実施例と同様に、本実施例においても急激な位相変化を緩和した再生クロック7を再生することができる。この再生クロック7を用いて入力信号をF/F3で識別再生すれば、周波数がほぼ一定で、かつIDLE信号区間とバースト信号区間の間の位相が滑らかに変化する低ジッタな連続信号を、再生データ6として出力することができる。
このような再生データ6の出力により、本実施例では、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなると同時に、再生データ6の位相変化が滑らかになったことで連続信号対応のCDR回路の位相同期にかかる時間を大幅に短縮できるため、より高速なクロック再生およびデータ再生が可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化、高信頼化ならびにPONシステムのより一層の伝送効率の向上を図ることができる。
[第6実施例]
次に、本発明の第6実施例について説明する。図14は本発明の第6実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30eと、無信号検出回路40と、OR回路41とから構成される。本実施例は、図13に例示した第5実施例の変形例で、第5実施例との相違は、セレクタ1への切替信号42を、無信号検出回路40の出力信号とビットレート判定信号43とのOR処理で生成していることである。
次に、本発明の第6実施例について説明する。図14は本発明の第6実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30eと、無信号検出回路40と、OR回路41とから構成される。本実施例は、図13に例示した第5実施例の変形例で、第5実施例との相違は、セレクタ1への切替信号42を、無信号検出回路40の出力信号とビットレート判定信号43とのOR処理で生成していることである。
例えば、本実施例の信号多重装置が10Gbps対応の装置で、かつ1Gbpsと10Gbpsのデュアルレート対応のOLTに適用する場合、無信号期間に加えて1Gbpsのデータレートの期間においてもIDLE信号27を多重化して多重化信号を生成することが必要になる。無信号検出回路40の出力が無信号期間でHighになり、ビットレート判定信号43が1GbpsのデータレートのときにHighになり、10GbpsのデータレートのときにLowになるとすると、OR回路41は、10Gbpsの入力データ4が入力される以外の全期間において切替信号42をHighにする。
したがって、図14のA点においてIDLE信号27の多重化によりデータレートがほぼ10Gbpsに均一化された連続信号を生成することができる。このようなIDLE信号27の多重化に必要なビットレート判定信号43は、図示しない切替信号生成部から供給してもらうことができる。このときの切替信号生成部の例としては、MAC−ICがある。
以上のように、本実施例では、デュアルレートPONシステムに対応した信号多重装置を実現することができ、装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
なお、無信号検出回路40を必ずしも信号多重装置に備える必要はなく、第1実施例〜第4実施例で例示したように、信号多重装置の外部に備える構成としてもよい。例えば、制限増幅器などに内蔵されている無信号検出回路からの出力を利用してもよい。
なお、無信号検出回路40を必ずしも信号多重装置に備える必要はなく、第1実施例〜第4実施例で例示したように、信号多重装置の外部に備える構成としてもよい。例えば、制限増幅器などに内蔵されている無信号検出回路からの出力を利用してもよい。
[第7実施例]
次に、本発明の第7実施例について説明する。図15は本発明の第7実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13、図14と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30fと、無信号検出回路40と、OR回路41とから構成される。本実施の信号多重装置は、図7に例示した第3実施例の信号多重装置に、ロックはずれ検出器9と無信号検出回路40とOR回路41とを設け、ロックはずれ検出器9の出力と無信号検出回路40の出力とをOR処理してセレクタ1への切替信号44として使用する形態となっている。
次に、本発明の第7実施例について説明する。図15は本発明の第7実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13、図14と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30fと、無信号検出回路40と、OR回路41とから構成される。本実施の信号多重装置は、図7に例示した第3実施例の信号多重装置に、ロックはずれ検出器9と無信号検出回路40とOR回路41とを設け、ロックはずれ検出器9の出力と無信号検出回路40の出力とをOR処理してセレクタ1への切替信号44として使用する形態となっている。
基本的な動作は、第3実施例と同様であり、無信号期間中に再生クロック7の1/2分周信号をIDLE信号27として多重化することで、クロック再生回路30fにおいてA点の信号のエッジパルスの遷移に高速に同期した再生クロック7を出力する。そして、再生クロック7を用いて入力信号(A点の信号)をF/F3で識別再生する。したがって、ビット誤りのない連続信号を再生データ6として出力することができる。
しかしながら、電源投入直後などにおいて、周波数同期ループの周波数同期が確立されるまでの期間、再生クロック7が不安定になるケースも考えられる。図16A〜図16Jはこのときの動作を示すタイミングチャートである。図16Fは電源投入直後などにおいて不安定になっている再生クロック7を示し、図16Gは安定な再生クロック7を示している。図16Fでは、時刻t2までの期間において、再生クロック7が不安定になっている。図16Hのロックはずれ検出器9の出力、図16Iの切替信号44、図16Jの再生データ6は、全て、再生クロック7がt2までの期間、不安定になった場合について記載されたものである。
なお、本実施例では、セレクタ1は、切替信号44がLowの場合、IDLE信号27を選択して出力し、切替信号44がHighの場合、入力データ4を選択して出力するようになっている。また、無信号検出回路40は、入力データ4が無信号のときにLowを出力する。
再生クロック7が不安定な期間においてIDLE信号27を多重化し続けると、不安定な再生クロック7の分周信号が帰還され続けるため、信号多重装置の動作が非常に不安定になってしまう。このような動作不安定性は、ロックはずれ検出器9の出力信号をセレクタ1の切替信号44として利用することで回避できる。ロックはずれ検出器9は、周波数比較器2の出力信号(周波数制御信号8)に基づき、再生クロック7の周波数が入力データレート周波数から所定の値(例えば1000ppm)以上ずれた場合にHighを出力する。このようなロックはずれ検出器9の出力信号を切替信号44としてセレクタ1に与えることにより、セレクタ1は、無信号状態になっている入力データ側を選択する。したがって、不安定なIDLE信号27を選択しないようにすることができるので、電源投入直後などに信号多重装置の動作が不安定になることを避けることができる。
セレクタ1への切替信号44は、ロックはずれ検出器9の出力と無信号検出回路40の出力とのOR処理で生成されるようになっている。このため、ロックはずれの期間に加えて入力データ4に信号が存在する期間においてもセレクタ1が入力データ4を選択するように制御できる。したがって、本実施例では、電源投入直後などに信号多重装置の動作が不安定になることを避けることができ、周波数同期ループが定常状態に達した後は、入力データ4の無信号期間にIDLE信号27を多重化した連続信号を再生データ6として出力できるようになる。
なお、本実施例は、図15に例示した構成に限定されることなく、図10や図13に示したようにG−VCO11aとVCO12との間にバッファ増幅器14や減衰器15を備えた構成であっても構わない。バッファ増幅器14や減衰器15を設けた場合には、ジッタ低減効果を得ることができる。
[第8実施例]
次に、本発明の第8実施例について説明する。図17は本発明の第8実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13〜図15と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30gと、無信号検出回路40と、OR回路41とから構成される。本実施例は、図15に例示した第7実施例の変形例である。第7実施例と比較すると、セレクタ1への切替信号45を無信号検出回路40の出力のみにしたことと、G−VCO11aの出力とVCO12の入力との間にスイッチ20を設け、ロックはずれ検出器9の出力信号をスイッチ20のオン/オフを制御する信号として使用することが異なっている。
次に、本発明の第8実施例について説明する。図17は本発明の第8実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13〜図15と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30gと、無信号検出回路40と、OR回路41とから構成される。本実施例は、図15に例示した第7実施例の変形例である。第7実施例と比較すると、セレクタ1への切替信号45を無信号検出回路40の出力のみにしたことと、G−VCO11aの出力とVCO12の入力との間にスイッチ20を設け、ロックはずれ検出器9の出力信号をスイッチ20のオン/オフを制御する信号として使用することが異なっている。
本実施例では、電源投入直後などにおいて、周波数同期ループの周波数同期が確立されるまでの期間、再生クロック7が不安定になるケースを回避するため、スイッチ20の適応制御を行う。つまり、スイッチ20は、ロックはずれ検出器9が周波数同期ループのロックはずれを検出してHighを出力した場合、オフとなり、ロックはずれ検出器9がLowを出力した場合、オンとなる。制御信号に応じてオン/オフを制御できるスイッチ20は、公知のようにトランジスタ回路などで容易に実現することができる。
図18A〜図18Jは本実施例の信号多重装置の動作を説明するタイミングチャートである。図18Fは電源投入直後などにおいて不安定になっている再生クロック7を示し、図18Gは安定な再生クロック7を示している。図18Fでは、時刻t2までの期間において、再生クロック7が不安定になっている。図18Hのロックはずれ検出器9の出力、図18Iのスイッチ20の出力、図18Jの再生データ6は、全て、再生クロック7がt2までの期間、不安定になった場合について記載されたものである。
ロックはずれ検出器9の出力によってスイッチ20を制御することにより、周波数同期はずれの期間において、無信号検出回路40が無信号を検出してセレクタ1が不安定なIDLE信号27を選択している場合においても、不安定なIDLE信号27により乱されたG−VCO11aの出力がVCO12へ伝達されることを防ぐことができ、周波数同期ループが不安定な状態に陥ることを回避することができる。一方、周波数同期が確立している期間では、無信号検出回路40の出力に応じて、入力データ4の無信号期間に、安定したIDLE信号27を多重化することができる。こうして、本実施例では、第7実施例と同様の効果を得ることができる。
なお、周波数同期はずれの期間に、不安定な信号のVCO12への伝達を遮断できれば良いので、スイッチ20をゲーティング回路10の出力とG−VCO11aの入力との間に設けるようにしてもよい。
さらに、本実施例は、図17に例示した構成に限定されることなく、図10や図13に示したようにG−VCO11aとVCO12との間にバッファ増幅器14や減衰器15を備えた構成であっても構わない。バッファ増幅器14や減衰器15を設けた場合には、ジッタ低減効果を得ることができる。
さらに、本実施例は、図17に例示した構成に限定されることなく、図10や図13に示したようにG−VCO11aとVCO12との間にバッファ増幅器14や減衰器15を備えた構成であっても構わない。バッファ増幅器14や減衰器15を設けた場合には、ジッタ低減効果を得ることができる。
なお、図15、図17に例示した第7実施例、第8実施例において、IDLE信号27は、入力データレート周波数(再生クロック7の周波数)の1/2に限定されるものではなく、入力データレート周波数の整数分の1の周波数であればよく、例えば入力データレート周波数の1/4の周波数であっても構わない。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/32などの周波数であって構わない。つまり、分周器25,26のトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/32などの周波数であって構わない。つまり、分周器25,26のトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
[第9実施例]
次に、本発明の第9実施例について説明する。図19は本発明の第9実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13〜図15、図17と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30hとから構成される。本実施例の信号多重装置は、図10に例示した第4実施例の信号多重装置にVCO13を追加し、周波数同期ループを周波数比較器2とVCO13と分周器25d,26dとから構成し、この周波数同期ループで生成した周波数制御信号8をG−VCO11aおよびVCO12に供給する形態となっている。分周器25dは、VCO13の出力クロックの1/4分周信号をIDLE信号28としてセレクタ1に入力する帰還回路を構成している。
次に、本発明の第9実施例について説明する。図19は本発明の第9実施例に係る信号多重装置の構成を示すブロック図であり、図1、図3、図7、図10、図13〜図15、図17と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ1と、F/F3と、クロック再生回路30hとから構成される。本実施例の信号多重装置は、図10に例示した第4実施例の信号多重装置にVCO13を追加し、周波数同期ループを周波数比較器2とVCO13と分周器25d,26dとから構成し、この周波数同期ループで生成した周波数制御信号8をG−VCO11aおよびVCO12に供給する形態となっている。分周器25dは、VCO13の出力クロックの1/4分周信号をIDLE信号28としてセレクタ1に入力する帰還回路を構成している。
本実施例の信号多重装置の動作を第4実施例との相違を中心に説明する。VCO13は、好ましくはG−VCO11a、VCO12と同一の回路構成を有する。G−VCO11a、VCO12の構成は、第3実施例で説明したとおりである。VCO13は、G−VCO11aと同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にVCO13の出力を帰還するようにしたものである。
周波数比較器2は、分周器26dから出力される1/32分周信号の周波数と、入力データレート周波数の1/32の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成し、VCO13の周波数制御端子に入力する。こうして、周波数比較器2と分周器25d、分周器26dとにより、VCO13の出力の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。
周波数比較器2は、分周器26dから出力される1/32分周信号の周波数と、入力データレート周波数の1/32の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成し、VCO13の周波数制御端子に入力する。こうして、周波数比較器2と分周器25d、分周器26dとにより、VCO13の出力の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。
以上のような構成のG−VCO11aの周波数制御端子とVCO12の周波数制御端子とVCO13の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12,13の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30hに、クロック周波数と同一のデータレート周波数の入力データ4が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。
図10に例示した第4実施例と比較するとVCO13の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルス通過経路から切り離すことができるので、所望のデータレートと異なる入力データ4が入力された場合であっても、常時安定した周波数制御信号8を出力することが可能になる。その他の動作は、第4実施例と同様である。
本実施例では、図11A〜図11Iのタイミングチャートに示したように、IDLE信号28とバースト信号との間で位相が急激に変化した場合でも、バッファ増幅器14の効果により、その位相変化を滑らかにすることができる。F/F3への入力信号(図19のA点の信号)は入力データ4とIDLE信号28とが多重化された連続信号となっており、急激な位相変化を緩和した再生クロック7を用いて入力信号をF/F3で識別再生すれば、周波数がほぼ一定で、かつIDLE信号区間とバースト信号区間の間の位相が滑らかに変化する低ジッタな連続信号を、再生データ6として出力することができる。
このような再生データ6の出力により、本実施例では、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなると同時に、再生データ6の位相変化が滑らかになったことで連続信号対応のCDR回路の位相同期にかかる時間を大幅に短縮できるため、より高速なクロック再生およびデータ再生が可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムのより一層の伝送効率の向上を図ることができる。
なお、本実施例の信号多重装置は、図19に例示した形態に限定されることなく、図7に例示した第3実施例や図13、図14に例示した第5実施例、第6実施例の信号多重装置にVCO13を追加し、周波数制御信号8をVCO13の閉ループ制御で生成する構成であっても構わない。
IDLE信号28は、入力データレート周波数(再生クロック7の周波数)の1/4に限定されるものではなく、入力データレート周波数の整数分の1の周波数であればよい。
IDLE信号28は、入力データレート周波数(再生クロック7の周波数)の1/4に限定されるものではなく、入力データレート周波数の整数分の1の周波数であればよい。
また、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/16などの周波数であって構わない。つまり、分周器25d,26dのトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
また、ゲーティング回路10は、第2実施例〜第9実施例に例示したものに限定されることなく、入力信号が「1」から「0」に遷移したときにエッジパルスを出力する形態であっても構わない。
また、第1実施例〜第9実施例に例示した信号多重装置を、必ずしも制御LSIの外部に配置する必要はなく、制御LSIの内部に設けても構わない。信号多重装置を制御LSIの内部に設ける場合、装置のより一層の小型化、低コスト化および低消費電力化を図ることができる。
また再生クロック7の周波数は、第1実施例〜第9実施例に例示したように入力データ4の周波数と同一であるものの他、必要に応じて入力データ4の周波数の整数分の一の周波数としてもよい。
また、第1実施例〜第9実施例では、入力信号4の無信号区間を入力信号4の補完信号であるIDLE信号で完全に補完される場合で説明したが、無信号区間の開始点より遅れて切替信号が出力された場合や、セレクタでの信号切替に遅延を生じる場合などでは、無信号区間の一部しかIDLE信号で補完されない状態となる。その場合でも、補完してなお残る無信号区間が数百ns程度であれば、ほとんどの後段回路では問題なく、本発明の効果は十分得られる。
また、第1実施例〜第9実施例に例示した信号多重装置を、必ずしも制御LSIの外部に配置する必要はなく、制御LSIの内部に設けても構わない。信号多重装置を制御LSIの内部に設ける場合、装置のより一層の小型化、低コスト化および低消費電力化を図ることができる。
また再生クロック7の周波数は、第1実施例〜第9実施例に例示したように入力データ4の周波数と同一であるものの他、必要に応じて入力データ4の周波数の整数分の一の周波数としてもよい。
また、第1実施例〜第9実施例では、入力信号4の無信号区間を入力信号4の補完信号であるIDLE信号で完全に補完される場合で説明したが、無信号区間の開始点より遅れて切替信号が出力された場合や、セレクタでの信号切替に遅延を生じる場合などでは、無信号区間の一部しかIDLE信号で補完されない状態となる。その場合でも、補完してなお残る無信号区間が数百ns程度であれば、ほとんどの後段回路では問題なく、本発明の効果は十分得られる。
[第10実施例]
次に、本発明の第10実施例について説明する。図20は本発明の第10実施例に係る信号多重装置の構成を示すブロック図であり、図42と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、識別回路となるF/F3と、クロック再生回路30aと、選択回路となるセレクタ38,39とから構成される。クロック再生回路30aは、位相比較器31と、LPF32と、VCO33とから構成される。本実施例の信号多重装置は、CDR回路においてF/F3の出力部にセレクタ38を備え、再生データ6と再生データ6の補完信号であるIDLE信号53とを切替信号47に基づき切り替えて出力する。また、セレクタ38の入力部にセレクタ39を設け、IDLE信号51とIDLE信号52とを切替信号48に基づき切り替えて、IDLE信号53としてセレクタ38に入力する。
次に、本発明の第10実施例について説明する。図20は本発明の第10実施例に係る信号多重装置の構成を示すブロック図であり、図42と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、識別回路となるF/F3と、クロック再生回路30aと、選択回路となるセレクタ38,39とから構成される。クロック再生回路30aは、位相比較器31と、LPF32と、VCO33とから構成される。本実施例の信号多重装置は、CDR回路においてF/F3の出力部にセレクタ38を備え、再生データ6と再生データ6の補完信号であるIDLE信号53とを切替信号47に基づき切り替えて出力する。また、セレクタ38の入力部にセレクタ39を設け、IDLE信号51とIDLE信号52とを切替信号48に基づき切り替えて、IDLE信号53としてセレクタ38に入力する。
本実施例の信号多重装置の動作を図21A〜図21Eのタイミングチャートを参照して説明する。なお、図21A〜図21Eでは、セレクタ39がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。入力データ4として、無信号期間を含むバースト信号が入力された場合、再生データ6中の無信号期間が長くなってしまうと、後段に接続される連続信号対応のCDR回路の動作が不安定となる。この問題を解決するため、入力データ4の無信号期間において再生データ6にIDLE信号53を多重化し、常時安定した再生データ19を出力できるようにする。このようなIDLE信号53の多重化は、セレクタ38に与える切替信号47を、図21Cに示すように入力データ4の無信号期間だけHighとすることで実現できる。セレクタ38は、切替信号47がHighの場合、IDLE信号53を選択して出力し、切替信号47がLowの場合、再生データ6を選択して出力する。
セレクタ38の切替制御に必要な切替信号47は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、PONシステムの通信タイミング制御機能を有し、信号受信期間を把握する機能を有するLSIであるMAC−ICがある。また、無信号検出回路を用いて切替信号47を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平3−166836号広報などに開示されている。
なお、切替信号47がLowのときに、セレクタ38がIDLE信号53を選択するようにしてもよいことは言うまでもない。
なお、切替信号47がLowのときに、セレクタ38がIDLE信号53を選択するようにしてもよいことは言うまでもない。
IDLE信号51の周波数は、好ましくは入力データレート周波数のほぼ1/2に設定される。この場合、IDLE信号51は、入力データ4のデータレートにおける「0101」信号に相当し、入力データ4と同じ周期のパルスとなる。また、IDLE信号52の周波数は、好ましくは入力データレート周波数のほぼ1/4に設定される。この場合、IDLE信号52は、入力データ4のデータレートにおける「0011」信号に相当する。IDLE信号51は、制御LSI(MAC−IC)からのシステムクロックに同期した外部発振器(不図示)や、再生クロック7を1/2に分周する分周器(不図示)などによって発生させることができる。同様に、IDLE信号52は、外部発振器や、再生クロック7を1/4に分周する分周器などによって発生させることができる。また、IDLE信号51,52を特定の繰り返しパターンを持った信号とするため、パターン発生回路(不図示)を設けても良い。
動作の詳細は以下の通りである。位相比較器31は、入力データ4とVCO33から出力される再生クロック7との位相差を検出する。位相比較器31から出力される位相差信号は、LPF32により低周波成分のみが抽出され、制御信号としてVCO33の位相(周波数)制御端子に入力される。VCO33は、制御信号の電圧に応じてクロックを生成することにより、入力データ4と等しい周波数の再生クロック7を出力する。F/F3は、入力データ4を再生クロック7の所定のタイミング(例えば再生クロック7の立ち上がり)でリタイミングして、再生データ6を出力する。ここまでの動作は、図42に示した従来例と同様である。本実施例では、波形の劣化した入力データ4を受信する可能性のある信号多重装置において、入力部と識別回路との間に他の回路が加わることがなく、波形に影響を与えることが無い。
また、本実施例においては、セレクタ38がクロック再生回路30aの内部ではなく、信号多重装置の出力部に配置されているため、セレクタ38から出力される再生データ19が、入力データ4の無信号期間中にIDLE信号53が多重化された連続信号となっている。
このように、本実施例では、周波数がほぼ一定の連続信号化された再生データ19を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
ただし、本実施例の信号多重装置の後段に接続される制御LSI(MAC−IC)において再生データ19の特定の繰り返しパターンを検出、利用する場合、「0101」のパターンを有するIDLE信号51のみでは制御LSIの誤動作を引き起こす可能性もある。そこで、前述のとおり例えばIDLE信号51を「0101」信号、IDLE信号52を「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避する。この切り替えにより、どのようなタイプの制御LSI(MAC−IC)とも接続可能で、最適なIDLE信号53を利用可能な信号多重装置とすることができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、再生データ6に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
なお、セレクタ39がIDLE信号51とIDLE信号52のどちらを選択すべきかは、後段の制御LSIの種類によって決まるので、信号多重装置の動作中に切り替える必要はなく、IDLE信号の選択は固定されている。信号多重装置を用いるユーザは、あらかじめ制御LSIの種類に応じて切替信号48をHighまたはLowのどちらかに固定しておけばよい。これにより、IDLE信号51またはIDLE信号52のどちらかがセレクタ39によって選択される。
[第11実施例]
次に、本発明の第11実施例について説明する。図22は本発明の第11実施例に係る信号多重装置の構成を示すブロック図であり、図20と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、選択回路となるセレクタ18,46と、F/F3と、クロック再生回路30aとから構成される。図20に例示した第10実施例との相違は、入力部にセレクタ18を備え、入力データ4とIDLE信号53とを切替信号47に基づいて切り替えて、CDRコア部であるF/F3とクロック再生回路30aとに入力することにある。また、セレクタ18の入力部にセレクタ46を設け、IDLE信号51とIDLE信号52とを切替信号48に基づき切り替えて、IDLE信号53としてセレクタ18に入力する。
次に、本発明の第11実施例について説明する。図22は本発明の第11実施例に係る信号多重装置の構成を示すブロック図であり、図20と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、選択回路となるセレクタ18,46と、F/F3と、クロック再生回路30aとから構成される。図20に例示した第10実施例との相違は、入力部にセレクタ18を備え、入力データ4とIDLE信号53とを切替信号47に基づいて切り替えて、CDRコア部であるF/F3とクロック再生回路30aとに入力することにある。また、セレクタ18の入力部にセレクタ46を設け、IDLE信号51とIDLE信号52とを切替信号48に基づき切り替えて、IDLE信号53としてセレクタ18に入力する。
この信号多重装置の動作を図23A〜図23Fのタイミングチャートを参照して説明する。なお、図23A〜図23Fでは、セレクタ46がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。入力データ4として、無信号期間を含むバースト信号が入力された場合、無信号期間が長くなってしまうとPLL型のクロック再生回路30aの動作が不安定になる場合がある。この問題を解決するため、無信号期間において入力データ4にIDLE信号53を多重化し、常時安定した再生クロック7を出力できるようにする。このようなIDLE信号53の多重化は、セレクタ18に与える切替信号47を、図23Cに示すように入力データ4の無信号期間だけHighとすることで実現できる。セレクタ18は、切替信号47がHighの場合、IDLE信号53を選択して出力し、切替信号47がLowの場合、入力データ4を選択して出力する。
セレクタ18の切替制御に必要な切替信号47は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、PONシステムの通信タイミング制御機能を有し、信号受信期間を把握する機能を有するLSIであるMAC−ICがある。また、無信号検出回路を用いて切替信号47を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平3−166836号広報などに開示されている。
なお、切替信号47がLowのときに、セレクタ18がIDLE信号53を選択するようにしてもよいことは言うまでもない。
なお、切替信号47がLowのときに、セレクタ18がIDLE信号53を選択するようにしてもよいことは言うまでもない。
第10実施例と同様に、IDLE信号51の周波数は、好ましくは入力データレート周波数のほぼ1/2に設定される。この場合、IDLE信号51は、入力データ4のデータレートにおける「0101」信号に相当し、入力データ4と同じ周期のパルスとなる。また、IDLE信号52の周波数は、好ましくは入力データレート周波数のほぼ1/4に設定される。この場合、IDLE信号52は、入力データ4のデータレートにおける「0011」信号に相当する。IDLE信号51は、制御LSI(MAC−IC)からのシステムクロックに同期した外部発振器や、再生クロック7を1/2に分周する分周器などによって発生させることができる。同様に、IDLE信号52は、外部発振器や、再生クロック7を1/4に分周する分周器などによって発生させることができる。また、IDLE信号51,52を特定の繰り返しパターンを持った信号とするため、パターン発生回路(不図示)を設けても良い。
このようにして図22のA点において、バースト信号にIDLE信号53を多重化し、周波数が均一な連続信号を生成することができる。IDLE信号51,52を、非常に周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることが可能である。クロック再生回路30aは、この周波数がほぼ一定の連続信号に位相同期するだけでクロックを再生できるため、常時安定して再生クロック7を出力できるようになる。
動作の詳細は以下の通りである。位相比較器31は、多重化された入力信号とVCO33から出力される再生クロック7との位相差を検出する。位相比較器31から出力される位相差信号は、LPF32により低周波成分のみが抽出され、制御信号としてVCO33の位相(周波数)制御端子に入力される。VCO33は、制御信号の電圧に応じてクロックを生成することにより、入力データ4と等しい周波数の再生クロック7を出力する。入力データ4の無信号期間中においても、IDLE信号53に同期した再生クロック7が出力されるため、常時安定したクロック再生が可能になっている。ここまでの動作は、図42に示した従来例と同様である。
一方、本実施例においては、セレクタ18がクロック再生回路30aの内部ではなく、信号多重装置の入力部に配置されているため、F/F3への入力信号も、入力データ4の無信号期間中にIDLE信号53が多重化された連続信号となっている。F/F3は、この多重化された連続信号を再生クロック7の所定のタイミング(例えば再生クロック7の立ち上がり)でリタイミングして、再生データ6を出力する。したがって、連続信号化された低ジッタな再生データ6を出力することが可能になる。
このように、本実施例では、周波数がほぼ一定の連続信号化された再生データ6を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
ただし、本実施例の信号多重装置の後段に接続される制御LSI(MAC−IC)において再生データ6の特定の繰り返しパターンを検出、利用する場合、「0101」のパターンを有するIDLE信号51のみでは制御LSIの誤動作を引き起こす可能性もある。そこで、前述のとおり例えばIDLE信号51を「0101」信号、IDLE信号52を「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避する。この切り替えにより、どのようなタイプの制御LSI(MAC−IC)とも接続可能で、最適なIDLE信号53を利用可能な信号多重装置とすることができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、入力データ4に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第12実施例]
次に、本発明の第12実施例について説明する。図24は本発明の第12実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30bと、セレクタ38,39とから構成される。図20に例示した第10実施例との相違は、クロック再生回路30bを、ゲーティング回路10と、G−VCO11とから構成したことである。
次に、本発明の第12実施例について説明する。図24は本発明の第12実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30bと、セレクタ38,39とから構成される。図20に例示した第10実施例との相違は、クロック再生回路30bを、ゲーティング回路10と、G−VCO11とから構成したことである。
ゲーティング回路10の構成は図4に示したとおりである。G−VCO11の構成は図5に示したとおりである。なお、本実施例では、G−VCO11の周波数制御端子は、G−VCO11が出力する再生クロック7の周波数が入力データレート周波数と等しくなる電位に固定されている。
本実施例の信号多重装置の動作を第10実施例との相違を中心に説明する。図25A〜図25Hは本実施例の信号多重装置の動作を説明するタイミングチャートである。図25Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図25Bは位相に遅れが無い場合の入力データ4を示している。図25Eのゲーティング回路10の出力、図25Gの再生クロック7、および図25Hの再生データ6は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図25Fのゲーティング回路10の出力は、入力データ4の位相に遅れが無い場合について記載されたものである。なお、図25A〜図25Hでは、セレクタ39がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときに立ち下がり、例えばT/2(Tは入力データ4の周期)後に立ち上がる幅がT/2のエッジパルスを出力する。
G−VCO11から出力される再生クロック7の位相は、ゲーティング回路10から出力されるエッジパルスにより制御される。すなわち、G−VCO11は、ゲーティング回路10から例えば値が「0」のエッジパルスが出力されたときはリセットされ「0」を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。G−VCO11を、入力データ4のデータレート周波数と等しい周波数で発振するようにすれば、再生クロック7の位相が入力データ4の位相と瞬時に合うように調整される。
このように、エッジパルスの遷移に瞬時に同期した再生クロック7を出力できるため、第10実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。
このように、エッジパルスの遷移に瞬時に同期した再生クロック7を出力できるため、第10実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときにエッジパルスを出力するため、図25Aに示す2番目のバースト信号のように1番目のバースト信号に対して位相が相対的に1/4ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。このゲーティング回路10の動作は、如何なる位相で入力されるバースト信号に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。G−VCO11は、ゲーティング回路10から出力されるエッジパルスにより、発振位相が瞬時に制御されるため、如何なる位相で入力されるバースト信号に対しても、これらの信号の先頭から信号にタイミングの合った再生クロック7を出力することができる。したがって、入力データ4に無信号期間があったとしても、第10実施例で述べたようなPLL型のクロック再生回路30aと異なり、動作が不安定となることがない。
第10実施例と同様に、再生データ6に多重化するIDLE信号53の周波数を入力データレート周波数の整数分の1の周波数、例えば1/2または1/4の周波数に設定することで、データレート周波数がほぼ均一なIDLE信号53を入力データ4の無信号期間において多重化した多重化信号(連続信号)である再生データ19を生成することができる。IDLE信号51,52を、周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることができる。
IDLE信号53の多重化は、セレクタ38に与える切替信号47を、図25Dに示すように入力データ4の無信号期間だけHighとすることで実現できる。セレクタ38の切替制御に必要な切替信号47は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、第10実施例で説明したMAC−ICがある。また、無信号検出回路を用いて切替信号47を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平3−166836号広報などに開示されている
なお、第10実施例で説明したとおり、切替信号47がLowのときに、セレクタ38がIDLE信号53を選択するようにしてもよい。
なお、第10実施例で説明したとおり、切替信号47がLowのときに、セレクタ38がIDLE信号53を選択するようにしてもよい。
このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ19を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
本実施例においても、例えばIDLE信号51を前述の「0101」信号、IDLE信号52を前述の「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、再生データ6に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第13実施例]
次に、本発明の第13実施例について説明する。図26は本発明の第13実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30bとから構成される。本実施例の信号多重装置は、F/F3と、クロック再生回路30bと、セレクタ38,39とから構成される。図22に例示した第11実施例との相違は、クロック再生回路30bを、ゲーティング回路10とG−VCO11とから構成したことである。
次に、本発明の第13実施例について説明する。図26は本発明の第13実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30bとから構成される。本実施例の信号多重装置は、F/F3と、クロック再生回路30bと、セレクタ38,39とから構成される。図22に例示した第11実施例との相違は、クロック再生回路30bを、ゲーティング回路10とG−VCO11とから構成したことである。
本実施例の信号多重装置の動作を第11実施例との相違を中心に説明する。図27A〜図27Iは本実施例の信号多重装置の動作を説明するタイミングチャートである。図27Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図27Bは位相に遅れが無い場合の入力データ4を示している。図27Eの信号(図26のA点の信号)、図27Fのゲーティング回路10の出力、図27Hの再生クロック7、および図27Iの再生データ6は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図27Gのゲーティング回路10の出力は、入力データ4の位相に遅れが無い場合について記載されたものである。なお、図27A〜図27Iでは、セレクタ46がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。
ゲーティング回路10は、入力信号が「0」から「1」に遷移したときに立ち下がり、例えばT/2(Tは入力データ4の周期)後に立ち上がる幅がT/2のエッジパルスを出力する。
G−VCO11から出力される再生クロック7の位相は、ゲーティング回路10から出力されるエッジパルスにより制御される。すなわち、G−VCO11は、ゲーティング回路10から例えば値が「0」のエッジパルスが出力されたときはリセットされ「0」を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。G−VCO11を、入力データ4のデータレート周波数と等しい周波数で発振するようにすれば、再生クロック7の位相が入力データ4の位相と瞬時に合うように調整される。
このように、エッジパルスの遷移に瞬時に同期した再生クロック7を出力できるため、第11実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。
このように、エッジパルスの遷移に瞬時に同期した再生クロック7を出力できるため、第11実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。
第11実施例と同様に、IDLE信号53の周波数を入力データレート周波数の整数分の1の周波数、例えば1/2または1/4の周波数に設定することで、データレート周波数がほぼ均一なIDLE信号53を入力データ4の無信号期間において多重化した多重化信号(連続信号)を生成することができる。IDLE信号51,52を、非常に周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることができる。
IDLE信号53の多重化は、セレクタ18に与える切替信号47を、図27Dに示すように入力データ4の無信号期間だけHighとすることで実現できる。セレクタ18の切替制御に必要な切替信号47は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、第10実施例で説明したMAC−ICがある。また、無信号検出回路を用いて切替信号47を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平3−166836号広報などに開示されている
なお、第11実施例で説明したとおり、切替信号47がLowのときに、セレクタ18がIDLE信号53を選択するようにしてもよい。
なお、第11実施例で説明したとおり、切替信号47がLowのときに、セレクタ18がIDLE信号53を選択するようにしてもよい。
ゲーティング回路10は、入力信号が「0」から「1」に遷移したときにエッジパルスを出力するため、図27Aに示す2番目のバースト信号のように1番目のバースト信号および直前のIDLE信号53に対して位相が相対的に1/4ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路10は、図27Aに示す2番目のバースト信号が終わった直後からの無信号期間では、IDLE信号53が「0」から「1」に遷移したときにエッジパルスを出力する。このゲーティング回路10の動作は、如何なる位相で入力されるバースト信号およびIDLE信号53に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。
G−VCO11は、ゲーティング回路10から出力されるエッジパルスにより、発振位相が瞬時に制御されるため、如何なる位相で入力されるバースト信号およびIDLE信号53に対しても、これらの信号の先頭から信号にタイミングの合った再生クロック7を出力することができる。
本実施例では、F/F3への入力信号(図26のA点の信号)が、入力データ4とIDLE信号53とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
本実施例では、F/F3への入力信号(図26のA点の信号)が、入力データ4とIDLE信号53とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ6を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
本実施例においても、例えばIDLE信号51を前述の「0101」信号、IDLE信号52を前述の「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、入力データ4に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第14実施例]
次に、本発明の第14実施例について説明する。図28は本発明の第14実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30iと、セレクタ38,39とから構成される。図24に例示した第12実施例との主な相違は、G−VCO11aの後段にVCO12を備えたことと、VCO12から出力される再生クロック7の1/2分周信号をIDLE信号51として使用し、再生クロック7の1/4分周信号をIDLE信号52として使用することである。また、クロック再生回路30iには、VCO12の他に、周波数比較器2と、分周器25,54,55とが追加されている。周波数比較器2と、VCO12と、分周器25,54,55とは、周波数同期ループを構成している。また、分周器25,54は、IDLE信号51,52をセレクタ39に入力する帰還回路を構成している。
次に、本発明の第14実施例について説明する。図28は本発明の第14実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30iと、セレクタ38,39とから構成される。図24に例示した第12実施例との主な相違は、G−VCO11aの後段にVCO12を備えたことと、VCO12から出力される再生クロック7の1/2分周信号をIDLE信号51として使用し、再生クロック7の1/4分周信号をIDLE信号52として使用することである。また、クロック再生回路30iには、VCO12の他に、周波数比較器2と、分周器25,54,55とが追加されている。周波数比較器2と、VCO12と、分周器25,54,55とは、周波数同期ループを構成している。また、分周器25,54は、IDLE信号51,52をセレクタ39に入力する帰還回路を構成している。
分周器25は、VCO12から出力される再生クロック7を1/2に分周する。分周器54は、分周器25から出力されるクロック(IDLE信号51)を1/2に分周する。さらに、分周器55は、分周器54から出力されるクロック(IDLE信号52)を1/16に分周する。その結果、周波数比較器2には、再生クロック7の1/64分周信号が入力される。
周波数比較器2は、再生クロック7の1/64分周信号の周波数と、入力データレート周波数の1/64の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成する。こうして、周波数比較器2と分周器25,54,55とにより、再生クロック7の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号8は、VCO12のみならずG−VCO11aの周波数制御端子にも入力される。
G−VCO11aとVCO12の構成は図8に示したとおりである。G−VCO11aの周波数制御端子とVCO12の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30iに、クロック周波数と同一のデータレート周波数の入力データ4が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。
次に、本実施例の信号多重装置の動作を説明する。図29A〜図29Jは本実施例の信号多重装置の動作を説明するタイミングチャートである。図29Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図29Bは位相に遅れが無い場合の入力データ4を示している。図29CのIDLE信号53、図29Fのゲーティング回路10の出力、図29Hの再生クロック7、および図29Iの再生データ19は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図29DのIDLE信号53、図29Gのゲーティング回路10の出力、および図29Jの再生データ19は、入力データ4の位相に遅れが無い場合について記載されたものである。なお、図29A〜図29Jでは、セレクタ39がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときに立ち下がり、例えばT/2(Tは入力データ4の周期)後に立ち上がる幅がT/2のエッジパルスを出力する。
G−VCO11aは、ゲーティング回路10から値が「0」のエッジパルスが出力されたときはリセットされ「0」を出力し、エッジパルスの出力が終了してゲーティング回路10の出力が「1」になった途端に発振を始め、ゲーティング回路10の出力が「1」の間は発振を続ける。こうして、G−VCO11aにおいては、出力クロックの位相が入力データ4の位相と瞬時に合うように調整される。
VCO12には、G−VCO11aから出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減される。このため、入力データ4のジッタに応じてG−VCO11aの出力クロックのパルス幅が変動したとしても、再生クロック7がG−VCO11aの出力の影響を受け難くなり、再生クロック7のジッタを低減することができる。ジッタを抑圧できるということは、入力データ4に対する瞬時応答特性が悪化することを意味する。しかし、図42や図20に例示したPLL構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答(数ビット程度以内)を維持することができる。
このように、本実施例では、ゲーティング回路10から出力されるエッジパルスの遷移に高速に同期した再生クロック7を出力できるため、第10実施例と異なり、バースト信号間の相対位相がずれた場合においても正常に動作する。また、本実施例では、再生クロック7の1/2分周信号をIDLE信号51として使用し、再生クロック7の1/4分周信号をIDLE信号52として使用するため、第10実施例と同様に、データレート周波数がほぼ均一なIDLE信号53を入力データ4の無信号期間において多重化した多重化信号(連続信号)である再生データ19を生成することができる。本実施例では、IDLE信号51,52をクロック再生回路30iから取り出しているため、外部の発振回路が不要になり、信号多重装置の小型化、低消費電力化を図ることができる。
IDLE信号53の多重化は、セレクタ38に与える切替信号47を、図29Eに示すように入力データ4の無信号期間だけHighとすることで実現できる。このような切替信号47を出力する切替信号生成部については、第10実施例で説明した構成で実現することができる。第10実施例と同様に、切替信号47がLowのときに、セレクタ38がIDLE信号53を選択するようにしてもよい。
ゲーティング回路10は、入力データ4が「0」から「1」に遷移したときにエッジパルスを出力するため、図29Aに示す2番目のバースト信号のように1番目のバースト信号および直前のIDLE信号53に対して位相が相対的に1/4ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。このゲーティング回路10の動作は、如何なる位相で入力されるバースト信号およびIDLE信号53に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。
VCO12は、ゲーティング回路10からG−VCO11a経由で出力されるパルスにより、発振位相が高速に制御されるため、如何なる位相で入力されるバースト信号およびIDLE信号53に対しても、これらの信号のほぼ先頭から信号とタイミングが合致し且つジッタが低減された再生クロック7を出力することができる。したがって、入力データ4に無信号期間があったとしても、第10実施例で述べたようなPLL型のクロック再生回路30aと異なり、動作が不安定となることがない。
また、本実施例においては、セレクタ38がクロック再生回路30iの内部ではなく、信号多重装置の出力部に配置されているため、セレクタ38から出力される再生データ19が、入力データ4の無信号期間中にIDLE信号53が多重化された連続信号となっている。
このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ19を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
本実施例においても、IDLE信号51を前述の「0101」信号、IDLE信号52を前述の「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、入力データ4に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第15実施例]
次に、本発明の第15実施例について説明する。図30は本発明の第15実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30iとから構成される。図26に例示した第13実施例との主な相違は、G−VCO11aの後段にVCO12を備えたことと、VCO12から出力される再生クロック7の1/2分周信号をIDLE信号51として使用し、再生クロック7の1/4分周信号をIDLE信号52として使用することである。また、クロック再生回路30iには、VCO12の他に、周波数比較器2と、分周器25,54,55とが追加されている。周波数比較器2と、VCO12と、分周器25,54,55とは、周波数同期ループを構成している。また、分周器25,54は、IDLE信号51,52をセレクタ46に入力する帰還回路を構成している。
次に、本発明の第15実施例について説明する。図30は本発明の第15実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30iとから構成される。図26に例示した第13実施例との主な相違は、G−VCO11aの後段にVCO12を備えたことと、VCO12から出力される再生クロック7の1/2分周信号をIDLE信号51として使用し、再生クロック7の1/4分周信号をIDLE信号52として使用することである。また、クロック再生回路30iには、VCO12の他に、周波数比較器2と、分周器25,54,55とが追加されている。周波数比較器2と、VCO12と、分周器25,54,55とは、周波数同期ループを構成している。また、分周器25,54は、IDLE信号51,52をセレクタ46に入力する帰還回路を構成している。
分周器25は、VCO12から出力される再生クロック7を1/2に分周する。分周器54は、分周器25から出力されるクロック(IDLE信号51)を1/2に分周する。さらに、分周器55は、分周器54から出力されるクロック(IDLE信号52)を1/16に分周する。その結果、周波数比較器2には、再生クロック7の1/64分周信号が入力される。
周波数比較器2は、再生クロック7の1/64分周信号の周波数と、入力データレート周波数の1/64の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成する。こうして、周波数比較器2と分周器25,54,55とにより、再生クロック7の分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号8は、VCO12のみならずG−VCO11aの周波数制御端子にも入力される。
G−VCO11aとVCO12の構成は第14実施例で説明したとおりである。G−VCO11aの周波数制御端子とVCO12の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30iに、クロック周波数と同一のデータレート周波数の入力データ4が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。
次に、本実施例の信号多重装置の動作を説明する。図31A〜図31Jは本実施例の信号多重装置の動作を説明するタイミングチャートである。図31Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図31Bは位相に遅れが無い場合の入力データ4を示している。図31CのIDLE信号53、図31Fの信号(図30のA点の信号)、図31Gのゲーティング回路10の出力、図31Iの再生クロック7、および図31Jの再生データ6は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図31DのIDLE信号53、および図31Hのゲーティング回路10の出力は、入力データ4の位相に遅れが無い場合について記載されたものである。なお、図31A〜図31Jでは、セレクタ46がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。
ゲーティング回路10とG−VCO11aの動作は第14実施例と同様であるので、説明は省略する。
VCO12には、G−VCO11aから出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減される。このため、入力データ4のジッタに応じてG−VCO11aの出力クロックのパルス幅が変動したとしても、再生クロック7がG−VCO11aの出力の影響を受け難くなり、再生クロック7のジッタを低減することができる。ジッタを抑圧できるということは、入力データ4に対する瞬時応答特性が悪化することを意味する。しかし、図42や図20に例示したPLL構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答(数ビット程度以内)を維持することができる。
VCO12には、G−VCO11aから出力される、入力データ4と位相の合ったクロックと、VCO12自身の出力である再生クロック7とが重ね合せて入力されるようになっているため、再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減される。このため、入力データ4のジッタに応じてG−VCO11aの出力クロックのパルス幅が変動したとしても、再生クロック7がG−VCO11aの出力の影響を受け難くなり、再生クロック7のジッタを低減することができる。ジッタを抑圧できるということは、入力データ4に対する瞬時応答特性が悪化することを意味する。しかし、図42や図20に例示したPLL構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答(数ビット程度以内)を維持することができる。
このように、本実施例では、ゲーティング回路10から出力されるエッジパルスの遷移に高速に同期した再生クロック7を出力できるため、第11実施例と異なり、バースト信号間の相対位相がずれた場合においても正常に動作する。また、本実施例では、再生クロック7の1/2分周信号をIDLE信号51として使用し、再生クロック7の1/4分周信号をIDLE信号52として使用するため、第11実施例と同様に入力データ4の無信号期間にIDLE信号53を多重化し、周波数がほぼ均一な多重化信号を生成することができる。本実施例では、IDLE信号51,52をクロック再生回路30iから取り出しているため、外部の発振回路が不要になり、信号多重装置の小型化、低消費電力化を図ることができる。
IDLE信号53の多重化は、セレクタ18に与える切替信号47を、図31Eに示すように入力データ4の無信号期間だけHighとすることで実現できる。このような切替信号47を出力する切替信号生成部については、第11実施例で説明した構成で実現することができる。第11実施例と同様に、切替信号47がLowのときに、セレクタ18がIDLE信号53を選択するようにしてもよい。
ゲーティング回路10は、入力信号が「0」から「1」に遷移したときにエッジパルスを出力するため、図31Aに示す2番目のバースト信号のように1番目のバースト信号および直前のIDLE信号53に対して位相が相対的に1/4ビット遅れている場合、その遅れを反映したエッジパルスを2番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路10は、図31Aに示す2番目のバースト信号が終わった直後からの無信号期間では、IDLE信号53が「0」から「1」に遷移したときにエッジパルスを出力する。このゲーティング回路10の動作は、如何なる位相で入力されるバースト信号およびIDLE信号53に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。
VCO12は、ゲーティング回路10からG−VCO11a経由で出力されるパルスにより、発振位相が高速に制御されるため、如何なる位相で入力されるバースト信号およびIDLE信号53に対しても、これらの信号のほぼ先頭から信号とタイミングが合致し且つジッタが低減された再生クロック7を出力することができる。
本実施例では、F/F3への入力信号(図30のA点の信号)が、入力データ4とIDLE信号53とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
本実施例では、F/F3への入力信号(図30のA点の信号)が、入力データ4とIDLE信号53とが多重化された連続信号となっている。したがって、再生クロック7を用いて入力信号をF/F3で識別再生すれば、ビット誤りのない連続信号を再生データ6として出力することができる。
このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ6を生成できるため、信号多重装置の後段に連続信号対応の汎用的なCDR回路を接続した場合においても、このCDR回路の周波数同期が外れる懸念がなくなり、連続信号対応のCDR回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ4の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のCDR回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。
さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のCDR回路との間で連続信号を受け渡す手段となるため、CDR回路との容量結合が可能となり、直流レベルが異なるCDR回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とIDLE信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なCDR回路を備えた制御LSIに対してシリアルデータを直接入力できるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。
本実施例においても、IDLE信号51を前述の「0101」信号、IDLE信号52を前述の「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、入力データ4に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第16実施例]
次に、本発明の第16実施例について説明する。図32は本発明の第16実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30jと、セレクタ38,39とから構成される。図28に例示した第14実施例との主な相違は、周波数比較器2の後段にVCO13を備えたことと、VCO13の出力クロックの1/2分周信号をIDLE信号51として使用し、VCO13の出力クロックの1/4分周信号をIDLE信号52として使用することである。周波数比較器2と、VCO13と、分周器25,54,55とは、周波数同期ループを構成している。
次に、本発明の第16実施例について説明する。図32は本発明の第16実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30jと、セレクタ38,39とから構成される。図28に例示した第14実施例との主な相違は、周波数比較器2の後段にVCO13を備えたことと、VCO13の出力クロックの1/2分周信号をIDLE信号51として使用し、VCO13の出力クロックの1/4分周信号をIDLE信号52として使用することである。周波数比較器2と、VCO13と、分周器25,54,55とは、周波数同期ループを構成している。
分周器25は、VCO13から出力されるクロック7を1/2に分周する。分周器54は、分周器25から出力されるクロック(IDLE信号51)を1/2に分周する。さらに、分周器55は、分周器54から出力されるクロック(IDLE信号52)を1/16に分周する。その結果、周波数比較器2には、VCO13の出力クロックの1/64分周信号が入力される。
周波数比較器2は、VCO13の出力クロックの1/64分周信号の周波数と、入力データレート周波数の1/64の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成する。こうして、周波数比較器2と分周器25,54,55とにより、VCO13の出力クロックの分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号8は、VCO13のみならずG−VCO11aの周波数制御端子およびVCO12の周波数制御端子にも入力される。
VCO13は、好ましくはG−VCO11a、VCO12と同一の回路構成を有する。G−VCO11aとVCO12の構成は第14実施例で説明したとおりである。VCO13は、G−VCO11aと同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にVCO13の出力を帰還するようにしたものである。
以上のような構成のG−VCO11aの周波数制御端子とVCO12の周波数制御端子とVCO13の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12,13の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路30jに、クロック周波数と同一のデータレート周波数の入力データ4が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。
また、本実施例では、図28に例示した第14実施例と比較するとVCO13の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルス通過経路から切り離すことができるので、所望のデータレートと異なる入力データ4が入力された場合であっても、常に所望の入力データレート周波数の再生クロック7を出力し続けることができ、周波数同期を維持することができる。
このように、本実施例では、入力データ4と独立して周波数同期を維持できるため、第14実施例と異なり、入力データ4に所望のデータレート以外の信号が混じる場合においても正常に動作する。
このように、本実施例では、入力データ4と独立して周波数同期を維持できるため、第14実施例と異なり、入力データ4に所望のデータレート以外の信号が混じる場合においても正常に動作する。
図33A〜図33Hは本実施例の信号多重装置の動作を説明するタイミングチャートである。図33Aは2番目のバースト信号の位相が1/4ビット遅れた場合の入力データ4を示し、図33Bは位相に遅れが無い場合の入力データ4を示している。図33CのIDLE信号53、図33Eのゲーティング回路10の出力、図33Gの再生クロック7、および図33Hの再生データ19は、全てバースト信号の位相が1/4ビット遅れた場合について記載されたものである。また、図33Fのゲーティング回路10の出力は、入力データ4の位相に遅れが無い場合について記載されたものである。なお、図33A〜図33Hでは、セレクタ39がIDLE信号51を選択して、IDLE信号53として出力している場合について記載されている。
G−VCO11aおよびVCO12は、ゲーティング回路10から出力されるエッジパルスにより発振位相が制御される。このため、図33Aに示すように2番目のバースト信号の位相が1/4ビット遅れ、かつ2番目のバースト信号と3番目のバースト信号との間に所望の入力データレート周波数と異なる周波数の信号、例えば1Gbpsの信号が混じっている場合、G−VCO11aおよびVCO12は、1Gbpsの信号に位相同期しようとして、周波数ずれが生じる。したがって、VCO12から出力される再生クロック7の分周信号を周波数比較器2に入力すれば、参照クロック5と分周信号との周波数差に応じて周波数制御信号8が変化してしまう。
一方、本実施例では、第14実施例と異なり、再生クロック7の分周信号が周波数比較器2に入力されることはなく、周波数同期ループをエッジパルス通過経路から切り離しているので、入力データ4に所望のデータレート以外の信号が混じる場合においても、周波数制御信号8が変化することはない。したがって、図33Aに示すように、1Gbpsの信号の後に所望のデータレートのバースト信号が入力された場合、位相同期時間だけ遅れた後にデータを正常に再生することが可能となる。
また、入力データ4の無信号期間に光受信装置からノイズが出力される場合、G−VCO11aとVCO12の発振周波数がずれることがあるが、本実施例では、安定した周波数同期を維持することができるので、正常に動作する。
本実施例においても、IDLE信号51を前述の「0101」信号、IDLE信号52を前述の「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、入力データ4に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第17実施例]
次に、本発明の第17実施例について説明する。図34は本発明の第17実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30jとから構成される。図30に例示した第15実施例との主な相違は、周波数比較器2の後段にVCO13を備えたことと、VCO13の出力クロックの1/2分周信号をIDLE信号51として使用し、VCO13の出力クロックの1/4分周信号をIDLE信号52として使用することである。周波数比較器2と、VCO13と、分周器25,54,55とは、周波数同期ループを構成している。
次に、本発明の第17実施例について説明する。図34は本発明の第17実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30jとから構成される。図30に例示した第15実施例との主な相違は、周波数比較器2の後段にVCO13を備えたことと、VCO13の出力クロックの1/2分周信号をIDLE信号51として使用し、VCO13の出力クロックの1/4分周信号をIDLE信号52として使用することである。周波数比較器2と、VCO13と、分周器25,54,55とは、周波数同期ループを構成している。
周波数比較器2は、VCO13の出力クロックの1/64分周信号の周波数と、入力データレート周波数の1/64の周波数の参照クロック5との周波数差を反映した電圧(周波数制御信号8)を生成する。こうして、周波数比較器2と分周器25,54,55とにより、VCO13の出力クロックの分周信号の周波数を参照クロック5の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号8は、VCO13のみならずG−VCO11aの周波数制御端子およびVCO12の周波数制御端子にも入力される。
VCO13は、好ましくはG−VCO11a、VCO12と同一の回路構成を有する。G−VCO11aとVCO12の構成は第14実施例で説明したとおりであり、VCO13の構成は第16実施例で説明したとおりである。G−VCO11aの周波数制御端子とVCO12の周波数制御端子とVCO13の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号8を入力すれば、G−VCO11aとVCO12,13の発振周波数を入力データレート周波数と一致させることができる。
また、本実施例では、図30に例示した第15実施例と比較するとVCO13の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルス通過経路から切り離すことができるので、所望のデータレートと異なる入力データ4が入力された場合であっても、常に所望の入力データレート周波数の再生クロック7を出力し続けることができ、周波数同期を維持することができる。
G−VCO11aおよびVCO12は、ゲーティング回路10から出力されるエッジパルスにより発振位相が制御される。このため、入力データ4にジッタが多く混じっている場合、G−VCO11aおよびVCO12の発振周波数が見掛け上増減する。したがって、VCO12から出力される再生クロック7の分周信号を周波数比較器2に入力すれば、参照クロック5と分周信号との周波数差に応じて周波数制御信号8が変化してしまう。
一方、本実施例では、第15実施例と異なり、入力データ4と独立して周波数同期を維持できるため、入力データ4にジッタが多く混じっている場合でも、周波数制御信号8が変化することはなく、低ジッタな再生クロック7および再生データ6を出力することができる。
本実施例においても、IDLE信号51を前述の「0101」信号、IDLE信号52を前述の「0011」信号とし、信号多重装置の後段に接続される制御LSIの種類に応じてIDLE信号51とIDLE信号52とを切替信号48によって切り替えることで、制御LSIの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のCDR回路の高速化のために、入力データ4に多重化するIDLE信号53として高い周波数成分を持った「0101」信号を用いた方が望ましい。
[第18実施例]
次に、本発明の第18実施例について説明する。図35は本発明の第18実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30kと、セレクタ38,39とから構成される。図28に例示した第14実施例との主な相違は、G−VCO11aの出力とVCO12の入力との間にバッファ増幅器14を配置したことである。
次に、本発明の第18実施例について説明する。図35は本発明の第18実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30kと、セレクタ38,39とから構成される。図28に例示した第14実施例との主な相違は、G−VCO11aの出力とVCO12の入力との間にバッファ増幅器14を配置したことである。
第14実施例で説明したとおり、VCO12の出力である再生クロック7の位相は、G−VCO11aの出力クロックの位相と合うように(すなわち、入力データ4の位相と合うように)調整される。ただし、再生クロック7の位相は、VCO12自身の帰還信号の影響も受けるため、再生クロック7の位相に与えるG−VCO11aの出力の影響が低減されるようになっている。そして、本実施例では、G−VCO11aとVCO12との間にバッファ増幅器14を設けることにより、バッファ増幅器14がG−VCO11aの出力信号を減衰させるため、再生クロック7の位相に与えるG−VCO11aの影響がより一層低減される。
こうして、本実施例では、入力データ4のジッタに応じてG−VCO11aの出力クロックのジッタが増大した場合においても、VCO12が影響を受け難くなるので、再生クロック7のジッタを低減することができる。本実施例では、バッファ増幅器14を第14実施例に適用しているが、第6実施例〜第17実施例に適用してもよいことは言うまでもない。
[第19実施例]
次に、本発明の第19実施例について説明する。図36は本発明の第19実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34、図35と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30mとから構成される。図30に例示した第15実施例との主な相違は、G−VCO11aの出力とVCO12の入力との間にバッファ増幅器14を配置したことである。本実施例の信号多重装置の動作および効果は、第15実施例、第18実施例と同様なので、詳細な説明は省略する。
次に、本発明の第19実施例について説明する。図36は本発明の第19実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34、図35と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30mとから構成される。図30に例示した第15実施例との主な相違は、G−VCO11aの出力とVCO12の入力との間にバッファ増幅器14を配置したことである。本実施例の信号多重装置の動作および効果は、第15実施例、第18実施例と同様なので、詳細な説明は省略する。
[第20実施例]
次に、本発明の第20実施例について説明する。図37は本発明の第20実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34〜図36と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30nと、セレクタ38,39とから構成される。図35に例示した第18実施例との主な相違は、バッファ増幅器14の代わりに減衰器15を設けたことである。本実施例の信号多重装置の動作および効果は、第18実施例と同様なので、詳細な説明は省略する。
次に、本発明の第20実施例について説明する。図37は本発明の第20実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34〜図36と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、F/F3と、クロック再生回路30nと、セレクタ38,39とから構成される。図35に例示した第18実施例との主な相違は、バッファ増幅器14の代わりに減衰器15を設けたことである。本実施例の信号多重装置の動作および効果は、第18実施例と同様なので、詳細な説明は省略する。
[第21実施例]
次に、本発明の第21実施例について説明する。図38は本発明の第21実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34〜図37と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30oとから構成される。図36に例示した第19実施例との主な相違は、バッファ増幅器14の代わりに減衰器15を設けたことである。本実施例の信号多重装置の動作および効果は、第19実施例と同様なので、詳細な説明は省略する。
次に、本発明の第21実施例について説明する。図38は本発明の第21実施例に係る信号多重装置の構成を示すブロック図であり、図20、図22、図24、図26、図28、図30、図32、図34〜図37と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ18,46と、F/F3と、クロック再生回路30oとから構成される。図36に例示した第19実施例との主な相違は、バッファ増幅器14の代わりに減衰器15を設けたことである。本実施例の信号多重装置の動作および効果は、第19実施例と同様なので、詳細な説明は省略する。
なお、第10実施例〜第21実施例において、IDLE信号51の周波数は、入力データレート周波数の1/2に限定されるものではない。同様に、IDLE信号52の周波数は、入力データレート周波数の1/4に限定されるものではない。また、IDLE信号51,52の種類についても2種に限定されることはない。ただし、IDLE信号51,52として、VCO13の出力クロックそのものなど、データレート周波数の信号を用いた場合は、入力データレートの倍のデータレートにおける「01」信号に相当するため、回路の有効な帯域を超え、波形に歪み・ジッタが生じる他、後段の連続信号対応のCDR回路の動作を不安定なものとすることが考えられる。従って、IDLE信号51,52の周波数は、入力データレート周波数のN(Nは2以上の整数)分の1の周波数であればよい。
ゲーティング回路10は、第12実施例〜第21実施例に例示したものに限定されることなく、入力信号が「1」から「0」に遷移したときにエッジパルスを出力する形態であっても構わない。
また、第14実施例〜第21実施例において、参照クロック5の周波数は、入力データレート周波数の1/64の周波数に限定されることなく、1/32などの周波数であって構わない。つまり、分周器25,54,55のトータルの分周比がn(nは2以上の整数)である場合、周波数比較器2に入力データレート周波数の1/nの周波数の参照クロック5を入力すれば、再生クロック7の周波数を安定化することができる。
また、第10実施例〜第21実施例に例示した信号多重装置を、必ずしも制御LSIの外部に配置する必要はなく、制御LSIの内部に設けても構わない。信号多重装置を制御LSIの内部に設ける場合、装置のより一層の小型化、低コスト化および低消費電力化を図ることができる。
また、第10実施例〜第21実施の形態では、入力信号4の無信号区間を補完信号であるIDLE信号で完全に補完される場合で説明したが、無信号区間の開始点より遅れて切替信号が出力された場合や、セレクタでの信号切替に遅延を生じる場合などでは、無信号区間の一部しかIDLE信号で補完されない状態となる。その場合でも、補完してなお残る無信号区間が数百ns程度であれば、ほとんどの後段回路では問題なく、本発明の効果は十分得られる。
[第22実施例]
次に、本発明の第22実施例について説明する。図39は本発明の第22実施例に係る信号多重装置のセレクタを示す図である。選択回路となるセレクタ56は、図20、図24、図28、図32、図35、図37に示したセレクタ38,39の代わりに用いるものである。セレクタ56は、切替信号57に基づいて、再生データ6とIDLE信号51とIDLE信号52のうちいずれか1つを選択して出力する。こうして、本実施例では、1つのセレクタ56でセレクタ38,39の機能を実現することができる。
次に、本発明の第22実施例について説明する。図39は本発明の第22実施例に係る信号多重装置のセレクタを示す図である。選択回路となるセレクタ56は、図20、図24、図28、図32、図35、図37に示したセレクタ38,39の代わりに用いるものである。セレクタ56は、切替信号57に基づいて、再生データ6とIDLE信号51とIDLE信号52のうちいずれか1つを選択して出力する。こうして、本実施例では、1つのセレクタ56でセレクタ38,39の機能を実現することができる。
[第23実施例]
次に、本発明の第23実施例について説明する。図40は本発明の第23実施例に係る信号多重装置のセレクタを示す図である。選択回路となるセレクタ58は、図22、図26、図30、図34、図36、図38に示したセレクタ18,46の代わりに用いるものである。セレクタ58は、切替信号57に基づいて、入力データ4とIDLE信号51とIDLE信号52のうちいずれか1つを選択して出力する。こうして、本実施例では、1つのセレクタ58でセレクタ18,46の機能を実現することができる。
次に、本発明の第23実施例について説明する。図40は本発明の第23実施例に係る信号多重装置のセレクタを示す図である。選択回路となるセレクタ58は、図22、図26、図30、図34、図36、図38に示したセレクタ18,46の代わりに用いるものである。セレクタ58は、切替信号57に基づいて、入力データ4とIDLE信号51とIDLE信号52のうちいずれか1つを選択して出力する。こうして、本実施例では、1つのセレクタ58でセレクタ18,46の機能を実現することができる。
本発明は、バースト信号に補完信号を多重化する信号多重装置やシグナルコンディショナに適用することができる。
1,18,38,39,46,56,58…セレクタ、2…周波数比較器、3…フリップフロップ回路、4…入力データ、5…参照クロック、6,19…再生データ、7…再生クロック、8…周波数制御信号、9…ロックはずれ検出器、10…ゲーティング回路、11,11a…ゲート付き電圧制御発振器、12,13,33…電圧制御発振器、14…バッファ増幅器、15…減衰器、16,27,28,51,52,53…IDLE信号、17,29,42,44,45,47,48,57…切替信号、20…スイッチ、25,25d,26,26d,26e,54,55…分周器、30a,30b,30c,30d,30e,30f,30g,30h,30i,30j,30k,30m,30n,30o…クロック再生回路、31…位相比較器、32…ローパスフィルタ、32…電圧制御発振器、40…無信号検出回路、41…OR回路、43…ビットレート判定信号。
本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とを備えてなることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記入力信号の無信号期間の一部において前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記補完信号は、周波数及び信号パターンの少なくとも一方が異なる複数の信号であることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とを備えてなることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記入力信号の無信号期間の一部において前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記補完信号は、周波数及び信号パターンの少なくとも一方が異なる複数の信号であることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号及び前記補完信号のいずれか一方を選択して出力する第1の選択回路と、周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか1つを選択して前記補完信号として出力する第2の選択回路とからなり、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器と、周波数制御信号により発振周波数が制御される第3の電圧制御発振器と、この第3の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1、第2、第3の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1、第2、第3の電圧制御発振器に出力する周波数比較器とを備え、前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするものである。
また、本発明の信号多重装置は、入力信号のタイミングに合うように再生クロックの位相を調整して、前記入力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記識別回路の出力信号及びこの出力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器と、周波数制御信号により発振周波数が制御される第3の電圧制御発振器と、この第3の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1、第2、第3の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1、第2、第3の電圧制御発振器に出力する周波数比較器とを備え、前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするものである。
また、本発明の信号多重装置は、入力信号のタイミングに合うように再生クロックの位相を調整して、前記入力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記識別回路の出力信号及びこの出力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器と、周波数制御信号により発振周波数が制御される第3の電圧制御発振器と、この第3の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1、第2、第3の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1、第2、第3の電圧制御発振器に出力する周波数比較器と、前記第3の電圧制御発振器の出力クロックの分周信号を前記補完信号として前記選択回路に入力する第2の帰還回路とを備え、前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に出力する周波数比較器と、前記第1の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、前記選択回路を制御する切替信号生成部と前記選択回路との間に設けられ、前記切替信号生成部の出力と前記ロックはずれ検出器の出力とをOR処理して前記選択回路への切替信号として出力するOR回路とを備え、前記選択回路は、前記入力信号の無信号期間で、かつ前記ロックはずれ検出器がロックはずれを検出しない期間において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に出力する周波数比較器と、前記第1の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、前記ロックはずれ検出器がロックはずれを検出した期間において、前記第1の電圧制御発振器から出力される再生クロックのタイミングが、前記選択回路の出力信号と無関係となるように制御するスイッチとを備えることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路と、前記入力信号の無信号期間の一部において前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記入力信号の無信号期間の一部と所望のデータレート以外の入力信号が入力されている期間とにおいて前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部と所望のデータレート以外の入力信号が入力されている期間とにおいて前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記補完信号は、周波数及び信号パターンの少なくとも一方が異なる複数の信号であることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器と、周波数制御信号により発振周波数が制御される第3の電圧制御発振器と、この第3の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1、第2、第3の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1、第2、第3の電圧制御発振器に出力する周波数比較器と、前記第3の電圧制御発振器の出力クロックの分周信号を前記補完信号として前記選択回路に入力する第2の帰還回路とを備え、前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に出力する周波数比較器と、前記第1の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、前記選択回路を制御する切替信号生成部と前記選択回路との間に設けられ、前記切替信号生成部の出力と前記ロックはずれ検出器の出力とをOR処理して前記選択回路への切替信号として出力するOR回路とを備え、前記選択回路は、前記入力信号の無信号期間で、かつ前記ロックはずれ検出器がロックはずれを検出しない期間において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記クロック再生回路は、前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に出力する周波数比較器と、前記第1の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、前記ロックはずれ検出器がロックはずれを検出した期間において、前記第1の電圧制御発振器から出力される再生クロックのタイミングが、前記選択回路の出力信号と無関係となるように制御するスイッチとを備えることを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路と、前記入力信号の無信号期間の一部において前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記入力信号の無信号期間の一部と所望のデータレート以外の入力信号が入力されている期間とにおいて前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部と所望のデータレート以外の入力信号が入力されている期間とにおいて前記補完信号を選択することを特徴とするものである。
また、本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択し、前記補完信号は、周波数及び信号パターンの少なくとも一方が異なる複数の信号であることを特徴とするものである。
Claims (19)
- 入力信号及びこの入力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路と、
この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、
前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、
前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、
前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とする信号多重装置。 - 請求項1記載の信号多重装置において、
さらに、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路を備えることを特徴とする信号多重装置。 - 請求項1記載の信号多重装置において、
前記クロック再生回路は、
前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、
このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器とを備えてなることを特徴とする信号多重装置。 - 請求項3記載の信号多重装置において、
さらに、前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器を備え、
前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、
前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とする信号多重装置。 - 請求項4記載の信号多重装置において、
さらに、前記第2の電圧制御発振器の出力と前記第1の電圧制御発振器の入力との間に、信号を減衰させるバッファ増幅器及び減衰器のいずれか一方を備えることを特徴とする信号多重装置。 - 請求項3記載の信号多重装置において、
さらに、前記第1の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1の電圧制御発振器に出力する周波数比較器を備えることを特徴とする信号多重装置。 - 請求項6記載の信号多重装置において、
さらに、前記第1の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、
前記選択回路を制御する切替信号生成部と前記選択回路との間に設けられ、前記切替信号生成部の出力と前記ロックはずれ検出器の出力とをOR処理して前記選択回路への切替信号として出力するOR回路とを備え、
前記選択回路は、前記入力信号の無信号期間で、かつ前記ロックはずれ検出器がロックはずれを検出しない期間において前記補完信号を選択することを特徴とする信号多重装置。 - 請求項6記載の信号多重装置において、
さらに、前記第1の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、
前記ロックはずれ検出器がロックはずれを検出した期間において、前記第1の電圧制御発振器から出力される再生クロックのタイミングが、前記選択回路の出力信号と無関係となるように制御するスイッチとを備えることを特徴とする信号多重装置。 - 請求項4記載の信号多重装置において、
さらに、周波数制御信号により発振周波数が制御される第3の電圧制御発振器と、
この第3の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1、第2、第3の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1、第2、第3の電圧制御発振器に出力する周波数比較器とを備えることを特徴とする信号多重装置。 - 請求項9記載の信号多重装置において、
さらに、前記第3の電圧制御発振器の出力クロックの分周信号を前記補完信号として前記選択回路に入力する第2の帰還回路を備えることを特徴とする信号多重装置。 - 請求項1記載の信号多重装置において、
さらに、前記入力信号の無信号期間の一部において前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部を備えることを特徴とする信号多重装置。 - 請求項11に記載の信号多重装置において、
前記切替信号生成部は、前記入力信号の無信号期間を検出する無信号検出回路からなることを特徴とする信号多重装置。 - 請求項11に記載の信号多重装置において、
前記切替信号生成部は、所望のデータレート以外の入力信号が入力されている期間においても、前記選択回路に前記補完信号を選択させる切替信号を生成することを特徴とする信号多重装置。 - 請求項4に記載の信号多重装置において、
前記第1の電圧制御発振器と前記第2の電圧制御発振器とは、同一の構成であることを特徴とする信号多重装置。 - 請求項9に記載の信号多重装置において、
前記第1の電圧制御発振器と前記第2の電圧制御発振器の少なくとも一方は、前記第3の電圧制御発振器と同一の構成であることを特徴とする信号多重装置。 - 請求項1記載の信号多重装置において、
前記補完信号は、周波数及び信号パターンの少なくとも一方が異なる複数の信号であることを特徴とする信号多重装置。 - 請求項1記載の信号多重装置において、
前記選択回路は、
前記入力信号及び前記補完信号のいずれか一方を選択して出力する第1の選択回路と、
周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか1つを選択して前記補完信号として出力する第2の選択回路とからなることを特徴とする信号多重装置。 - 請求項1記載の信号多重装置において、
さらに、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第1の帰還回路を備え、
前記クロック再生回路は、
前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、
このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、
前記ゲーティング回路の出力と前記第1の電圧制御発振器の入力との間に設けられた第2の電圧制御発振器と、
周波数制御信号により発振周波数が制御される第3の電圧制御発振器と、
この第3の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第1、第2、第3の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第1、第2、第3の電圧制御発振器に出力する周波数比較器とを備え、
前記第2の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、
前記第1の電圧制御発振器は、前記第2の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とする信号多重装置。 - 入力信号のタイミングに合うように再生クロックの位相を調整して、前記入力信号とタイミングの合った再生クロックを出力するクロック再生回路と、
前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、
前記識別回路の出力信号及びこの出力信号の少なくとも1つの補完信号のうちいずれか1つを選択して出力する選択回路とを備え、
前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の1の周波数であり、
前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とする信号多重装置。
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