KR20240029203A - 클럭 데이터 복원 장치 - Google Patents

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장영재
이승룡
심재삼
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Abstract

본 발명은 클럭 데이터 복원 장치에 관한 것이다.
본 발명에 따른 클럭 데이터 복원 장치는 입력되는 데이터의 채널 손실을 보상하는 이퀄라이저, 상기 이퀄라이저가 출력하는 데이터와 피드백받은 클럭을 비교하여 업 신호(UP)와 다운 신호(DN)를 출력하는 위상 검출기, 상기 업 신호와 다운 신호에 따라 동작하여 제어신호를 출력하는 차지 펌프, 상기 차지 펌프가 출력하는 제어신호에 포함된 고주파 성분을 제거하는 루프 필터, 상기 고주파 성분이 제거된 제어신호에 따라 상기 클럭의 주파수를 변화시켜 출력하는 전압 제어 발진기 및 상기 위상 검출기로부터 상기 업 신호와 상기 다운 신호를 피드백받아 상기 이퀄라이저가 출력하는 데이터의 위상을 조절함으로써 상기 전압 제어 발진기가 출력하는 클럭과 상기 이퀄라이저가 출력하는 데이터를 동기화시키는 데이터 위상 조절기를 포함한다.
본 발명에 따르면, 뱅뱅 루프(Bang-Bang loop)에서의 루프 지연을 감소시켜 클럭 및 데이터 복원 특성을 개선할 수 있는 효과가 있다.

Description

클럭 데이터 복원 장치{CLOCK AND DATA RECOVERY DEVICE}
본 발명은 클럭 데이터 복원 장치에 관한 것이다. 보다 구체적으로 본 발명은 뱅뱅 루프(Bang-Bang loop)에서의 루프 지연을 감소시켜 클럭 및 데이터 복원 특성을 개선할 수 있는 클럭 데이터 복원 장치에 관한 것이다.
일반적으로, 뱅뱅(Bang-Bang) 스타일의 위상 검출기를 이용하는 클럭 데이터 복원 루프가 정상상태(Steady-stage), 즉, 락킹(locking state) 동작을 유지하기 위하여, 데이터와 클럭의 타이밍을 비교하여 클럭의 주파수를 빠르게 혹은 느리게 변경하는 동작을 수행한다.
도 1은 종래 기술에 따른 클럭 데이터 복원 장치를 나타낸 도면이고, 도 2는 종래 기술에 따른 클럭 데이터 복원 장치에 있어서, 클럭과 데이터를 동기화시키기 위한 신호 처리 타이밍을 나타낸 도면이다.
도 1 및 조 2를 참조하면, 종래 기술에 따른 클럭 데이터 복원 장치는 입력되는 데이터의 채널 손실을 보상하는 이퀄라이저(10), 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)로부터 피드백받은 클럭을 비교하여 업 신호(UP)와 다운 신호(DN)를 출력하는 위상 검출기(20), 업 신호와 다운 신호에 따라 동작하여 전압 제어 발진기(50)를 제어하는 제어신호를 출력하는 차지 펌프(30), 차지 펌프(30)가 출력하는 제어신호에 포함된 고주파 성분을 제거하는 루프 필터(40), 고주파 성분이 제거된 제어신호에 따라 클럭의 주파수를 변화시켜 출력하는 전압 제어 발진기(50)로 구성된다.
하지만 이러한 종래 기술에 따르면, 데이터와 클럭의 타이밍을 비교하고, 이에 맞는 전압 제어 발진기의 주파수 변경을 적용하는데 상당시간 딜레이(Delay)가 발생하기 때문에, 이는 뱅뱅 루프(Bang-Bang Loop)의 지터(Jitter)를 증가시키는 요인이 된다.
등록특허공보 제10-0780959호(등록일자: 2007년 11월 23일, 명칭: 뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로) 등록특허공보 제10-1706196호(등록일자: 2017년 02월 07일, 명칭: 위상 동기 성능을 개선한 뱅뱅 위상 검출기) 공개특허공보 제10-2012-0025179호(공개일자: 2012년 03월 15일, 명칭: 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로)
본 발명의 기술적 과제는 뱅뱅 루프(Bang-Bang loop)에서의 루프 지연을 감소시켜 클럭 및 데이터 복원 특성을 개선할 수 있는 클럭 데이터 복원 장치를 제공하는 것이다.
또한, 본 발명의 보다 구체적인 기술적 과제는 뱅뱅 루프(Bang-bang Loop)의 업 신호와 다운 신호를 지연 없이 즉각적으로 입력 타이밍(Input Timing)에 반영하여 뱅뱅 루프 지터(Bang-bang Loop Jitter)를 감소시킴으로써, 클럭 데이터 복원 회로 내부에 생성된 내부 클럭과 데이터의 타이밍 마진(Timing margin)을 개선하여 외부 입력 노이즈(Input Noise)에서도 데이터와 클럭 복원 특성을 개선하고, 클럭 데이터 복원 회로에서 데이터 대비 클럭의 타이밍 에러(Timing Error)가 발생시 즉각 루프에 반영함으로써 클럭 데이터 복원 루프의 트래킹(Tracking) 성능을 향상시키는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명은 뱅뱅 루프에서의 루프 지연을 감소시키는 클럭 데이터 복원 장치로서, 입력되는 데이터의 채널 손실을 보상하는 이퀄라이저, 상기 이퀄라이저가 출력하는 데이터와 피드백받은 클럭을 비교하여 업 신호(UP)와 다운 신호(DN)를 출력하는 위상 검출기, 상기 업 신호와 다운 신호에 따라 동작하여 제어신호를 출력하는 차지 펌프, 상기 차지 펌프가 출력하는 제어신호에 포함된 고주파 성분을 제거하는 루프 필터, 상기 고주파 성분이 제거된 제어신호에 따라 상기 클럭의 주파수를 변화시켜 출력하는 전압 제어 발진기 및 상기 위상 검출기로부터 상기 업 신호와 상기 다운 신호를 피드백받아 상기 이퀄라이저가 출력하는 데이터의 위상을 조절함으로써 상기 전압 제어 발진기가 출력하는 클럭과 상기 이퀄라이저가 출력하는 데이터를 동기화시키는 데이터 위상 조절기를 포함한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 위상 검출기는 뱅뱅(Bang-Bang) 위상 검출기인 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 위상 검출기는, 상기 전압 제어 발진기로부터 피드백받은 클럭의 위상이 상기 이퀄라이저가 출력하는 데이터보다 빠른 경우 상기 업 신호를 출력하고, 상기 전압 제어 발진기로부터 피드백받은 클럭의 위상이 상기 이퀄라이저가 출력하는 데이터보다 느린 경우 상기 다운 신호를 출력하는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 데이터 위상 조절기는, 상기 이퀄라이저와 상기 위상 검출기를 연결하는 전송라인과 접지 사이에 설치된 제1 커패시터, 상기 제1 커패시터와 상기 전송라인 사이에 설치된 제1 스위치, 상기 제1 커패시터와 병렬 연결되도록 상기 전송라인과 접지 사이에 설치된 제2 커패시터 및 상기 제2 커패시터와 상기 전송라인 사이에 설치된 제2 스위치를 포함하는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 위상 검출기로부터 피드백받은 업 신호와 다운 신호가 모두 로우 레벨인 경우, 상기 제1 스위치는 클로즈 상태를 유지하고, 상기 제2 스위치는 오픈 상태를 유지하는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 이퀄라이저가 출력하는 데이터는 상기 제1 커패시터의 커패시턴스에 대응하는 RC 타임으로 지연되어 상기 위상 검출기로 전달됨으로써, 상기 이퀄라이저가 출력하는 데이터와 상기 전압 제어 발진기가 출력하는 클럭의 위상이 동기화되는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 위상 검출기로부터 피드백받은 업 신호가 하이 레벨인 경우, 상기 제1 스위치는 클로즈 상태를 유지하고, 상기 제2 스위치는 오픈 상태에서 클로즈 상태로 전환되는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 이퀄라이저가 출력하는 데이터는 병렬 연결된 제1 커패시터와 제2 커패시터의 커패시턴스에 대응하는 RC 타임으로 지연되어 상기 위상 검출기로 전달되는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 제1 커패시터와 상기 제2 커패시터가 병렬 연결되어 커패시턴스가 증가함으로써 상기 이퀄라이저가 출력하는 데이터의 RC 지연이 상기 위상 검출기로부터 피드백받은 업 신호와 다운 신호가 모두 로우 레벨인 경우와 비교하여 증가하여, 상기 이퀄라이저가 출력하는 데이터와 상기 전압 제어 발진기가 출력하는 클럭의 위상이 동기화되는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 위상 검출기로부터 피드백받은 다운 신호가 하이 레벨인 경우, 상기 제1 스위치는 클로즈 상태에서 오픈 상태로 전환되고, 상기 제2 스위치는 오픈 상태를 유지하는 것을 특징으로 한다.
본 발명에 따른 클럭 데이터 복원 장치에 있어서, 상기 제1 커패시터가 상기 전송 라인으로부터 분리됨으로써 상기 이퀄라이저가 출력하는 데이터의 RC 지연이 상기 위상 검출기로부터 피드백받은 업 신호와 다운 신호가 모두 로우 레벨인 경우와 비교하여 감소하여, 상기 이퀄라이저가 출력하는 데이터와 상기 전압 제어 발진기가 출력하는 클럭의 위상이 동기화되는 것을 특징으로 한다.
본 발명에 따르면, 뱅뱅 루프(Bang-Bang loop)에서의 루프 지연을 감소시켜 클럭 및 데이터 복원 특성을 개선할 수 있는 클럭 데이터 복원 장치가 제공되는 효과가 있다.
또한, 뱅뱅 루프(Bang-bang Loop)의 업 신호와 다운 신호를 지연 없이 즉각적으로 입력 타이밍(Input Timing)에 반영하여 뱅뱅 루프 지터(Bang-bang Loop Jitter)를 감소시킬 수 있고, 클럭 데이터 복원 회로 내부에 생성된 내부 클럭과 데이터의 타이밍 마진(Timing margin)이 개선되어 외부 입력 노이즈(Input Noise)에서도 데이터와 클럭 복원 특성이 개선되고, 클럭 데이터 복원 회로에서 데이터 대비 클럭의 타이밍 에러(Timing Error)가 발생시 즉각 루프에 반영함으로써 클러럭 데이터 복원 루프의 트래킹(Tracking) 성능이 향상되는 효과가 있다.
도 1은 종래 기술에 따른 클럭 데이터 복원 장치를 나타낸 도면이고,
도 2는 종래 기술에 따른 클럭 데이터 복원 장치에 있어서, 클럭과 데이터를 동기화시키기 위한 신호 처리 타이밍을 나타낸 도면이고,
도 3은 본 발명의 일 실시 예에 따른 클럭 데이터 복원 장치를 나타낸 도면이고,
도 4는 본 발명의 일 실시 예에 따른 클럭 데이터 복원 장치에 있어서, 클럭과 데이터를 동기화시키기 위한 신호 처리 타이밍을 나타낸 도면이고,
도 5는 본 발명의 일 실시 예에 있어서, 클럭과 데이터의 위상이 일치하여 동기화된 경우에 수행되는 위상 검출기와 데이터 위상 조절기의 동작을 설명하기 위한 도면이고,
도 6은 본 발명의 일 실시 예에 있어서, 클럭의 위상이 데이터보다 빠른 경우 클럭과 데이터를 동기화시키기 위해 수행되는 위상 검출기와 데이터 위상 조절기의 동작을 설명하기 위한 도면이고,
도 7은 본 발명의 일 실시 예에 있어서, 클럭의 위상이 데이터보다 느린 경우 클럭과 데이터를 동기화시키기 위해 수행되는 위상 검출기와 데이터 위상 조절기의 동작을 설명하기 위한 도면이고,
도 8은 종래 기술 및 본 발명의 일 실시 예에 있어서, 클럭의 위상 특성을 서로 비교하여 나타낸 도면이다.
본 명세서에 개시된 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 클럭 데이터 복원 장치를 나타낸 도면이고, 도 4는 본 발명의 일 실시 예에 따른 클럭 데이터 복원 장치에 있어서, 클럭과 데이터를 동기화시키기 위한 신호 처리 타이밍을 나타낸 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 클럭 데이터 복원 장치는 이퀄라이저(Equalizer, 10), 위상 검출기(Phase Detector, 20), 차지 펌프(Charge Pump, 30), 루프 필터(Loop Filter, 40), 전압 제어 발진기(Voltage Controlled Oscillator, 50) 및 데이터 위상 조절기(60)를 포함한다.
이퀄라이저(10)는 외부로부터 입력되는 데이터의 채널 손실(channel loss)을 보상하는 구성요소이다. 구체적으로, 이퀄라이저(10)는 고속 전송 신호를 받아서 내부 IC가 처리할 수 있도록 채널 손실을 데이터의 주파수에 대응하는 게인(Gain)으로 보상하는 기능을 수행할 수 있다.
위상 검출기(20)는 이퀄라이저(10)가 출력하는 데이터와 후술하는 전압 제어 발진기(50)로부터 피드백받은 클럭을 비교하여, 두 신호의 위상 차이를 반영하는 펄스 형태의 업 신호(UP)와 다운 신호(DN)를 출력하는 구성요소로서, 예를 들어, 위상 검출기(20)는 뱅뱅(Bang-Bang) 위상 검출기(20)일 수 있다.
예를 들어, 위상 검출기(20)는 전압 제어 발진기(50)로부터 피드백받은 클럭의 위상이 이퀄라이저(10)가 출력하는 데이터보다 빠른 경우 업 신호(UP)를 출력하고, 전압 제어 발진기(50)로부터 피드백받은 클럭의 위상이 이퀄라이저(10)가 출력하는 데이터보다 느린 경우 다운 신호(DN)를 출력하도록 구성될 수 있다.
차지 펌프(30)는 펄스 형태로 입력되는 업 신호(UP)와 다운 신호(DN)에 따라 동작하여 전압 제어 발진기(50)를 제어하는 제어신호를 출력하는 구성요소이다.
루프 필터(40)는 차지 펌프(30)가 출력하는 제어신호에 포함된 고주파 성분을 제거하는 구성요소로서, 로우 패스 필터(Low Pass Filter, LPF)일 수 있다.
전압 제어 발진기(50)는 고주파 성분이 제거된 제어신호에 따라 클럭의 주파수를 변화시켜 출력하는 구성요소이다.
데이터 위상 조절기(60)는 위상 검출기(20)로부터 업 신호(UP)와 다운 신호(DN)를 피드백받아 이퀄라이저(10)가 출력하는 데이터의 위상을 조절함으로써 전압 제어 발진기(50)가 출력하는 클럭과 이퀄라이저(10)가 출력하는 데이터를 동기화시키는 구성요소이다.
예를 들어, 데이터 위상 조절기(60)는 제1 커패시터(C1), 제1 스위치(SW1), 제2 커패시터(C2) 및 제2 스위치(SW2)를 포함하여 구성될 수 있다.
제1 커패시터(C1)는 이퀄라이저(10)와 위상 검출기(20)를 연결하는 전송라인과 접지 사이에 설치되어 있다.
제1 스위치(SW1)는 제1 커패시터(C1)와 전송라인 사이에 설치되어 있으며, 위상 검출기(20)의 출력신호를 직접 피드백받아 오픈 또는 클로즈됨으로써, 제1 커패시터(C1)를 전송라인에 연결시키거나 분리시키는 기능을 수행한다.
제2 커패시터(C2)는 제1 커패시터(C1)와 병렬 연결되도록 전송라인과 접지 사이에 설치되어 있다.
제2 스위치(SW2)는 제2 커패시터(C2)와 전송라인 사이에 설치되어 있으며, 위상 검출기(20)의 출력신호를 직접 피드백받아 오픈 또는 클로즈됨으로써, 제2 커패시터(C2)를 전송라인에 연결시키거나 분리시키는 기능을 수행한다.
이하에서는, 도 5 내지 도 7을 추가로 참조하여 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)가 출력하는 클럭의 위상을 동기화시키는 과정을 구체적이고 예시적으로 설명한다.
도 5는 본 발명의 일 실시 예에 있어서, 클럭과 데이터의 위상이 일치하여 동기화된 경우에 수행되는 위상 검출기(20)와 데이터 위상 조절기(60)의 동작을 설명하기 위한 도면이다.
도 5를 추가로 참조하면, 데이터 위상 조절기(60)가 위상 검출기(20)로부터 직접 피드백받은 업 신호(UP)와 다운 신호(DN)가 모두 로우 레벨인 경우, 제1 스위치(SW1)는 클로즈 상태를 유지하고, 제2 스위치(SW2)는 오픈 상태를 유지한다.
위상 검출기(20)로부터 직접 피드백받은 업 신호(UP)와 다운 신호(DN)가 모두 로우 레벨이라는 것은 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)가 출력하는 클럭의 동기가 일치한다는 것을 의미한다.
이 경우, 즉, 제1 스위치(SW1)가 클로즈되고, 제2 스위치(SW2)가 오픈되면, 제1 커패시터(C1)가 제1 스위치(SW1)를 통하여 이퀄라이저(10)와 위상 검출기(20) 사이의 전송라인에 전기적으로 연결되며, 이퀄라이저(10)가 출력하는 데이터는 제1 커패시터(C1)의 커패시턴스에 대응하는 RC 타임으로 지연되어 위상 검출기(20)로 전달됨으로써, 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)가 출력하는 클럭의 위상이 동기화된다. 즉, 이퀄라이저(10)가 출력하는 데이터가 제1 커패시터(C1)의 커패시턴스에 대응하는 RC 타임으로 지연되는 상태가 데이터와 클럭의 위상이 동기화되는 경우라고 할 수 있으며, 초기의 디폴트 상태라고 할 수 있다.
도 6은 본 발명의 일 실시 예에 있어서, 클럭의 위상이 데이터보다 빠른 경우 클럭과 데이터를 동기화시키기 위해 수행되는 위상 검출기(20)와 데이터 위상 조절기(60)의 동작을 설명하기 위한 도면이다.
도 6을 추가로 참조하면, 데이터 위상 조절기(60)가 위상 검출기(20)로부터 피드백받은 업 신호(UP)가 하이 레벨인 경우, 제1 스위치(SW1)는 클로즈 상태를 유지하고, 제2 스위치(SW2)는 오픈 상태에서 클로즈 상태로 전환된다.
위상 검출기(20)로부터 직접 피드백받은 업 신호(UP)가 하이 레벨이라는 것은 전압 제어 발진기(50)가 출력하는 클럭의 위상이 이퀄라이저(10)가 출력하는 데이터보다 빠르다는 것, 즉, 클럭이 진상이라는 것을 의미한다.
이 경우, 즉, 제1 스위치(SW1)와 제2 스위치(SW2)가 클로즈되면, 제1 커패시터(C1)가 제1 스위치(SW1)를 통하여 이퀄라이저(10)와 위상 검출기(20) 사이의 전송라인에 전기적으로 연결되고, 제2 커패시터(C2)도 제2 스위치(SW2)를 통하여 이퀄라이저(10)와 위상 검출기(20) 사이의 전송라인에 전기적으로 연결되며, 제1 커패시터(C1)와 제2커패시터는 전기적으로 병렬 연결된다.
이에 따라, 이퀄라이저(10)가 출력하는 데이터는 병렬 연결된 제1 커패시터(C1)와 제2 커패시터(C2)의 커패시턴스에 대응하는 RC 타임으로 지연되어 위상 검출기(20)로 전달됨으로써, 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)가 출력하는 클럭의 위상이 동기화된다.
예를 들어, 제1 커패시터(C1)와 제2 커패시터(C2)가 병렬 연결되어 커패시턴스가 증가함으로써, 이퀄라이저(10)가 출력하는 데이터의 RC 지연이 위상 검출기(20)로부터 피드백받은 업 신호(UP)와 다운 신호(DN)가 모두 로우 레벨인 경우와 비교하여 증가하여, 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)가 출력하는 클럭의 위상이 동기화되도록 구성될 수 있다.
도 6에 예시된 처리 동작은 클럭의 위상이 데이터보다 앞서기 때문에, 위상 동기화를 위해 클럭의 위상을 지연시켜야 하는 경우, 클럭의 위상은 고정시킨 상태에서 데이터의 지연 조절을 통해 데이터의 위상을 변화시킴으로써, 클럭의 위상을 지연시킨 것과 동일한 효과를 얻을 수 있다.
도 7은 본 발명의 일 실시 예에 있어서, 클럭의 위상이 데이터보다 느린 경우 클럭과 데이터를 동기화시키기 위해 수행되는 위상 검출기(20)와 데이터 위상 조절기(60)의 동작을 설명하기 위한 도면이다.
도 7을 추가로 참조하면, 데이터 위상 조절기(60)가 위상 검출기(20)로부터 피드백받은 다운 신호(DN)가 하이 레벨인 경우, 제1 스위치(SW1)는 클로즈 상태에서 오픈 상태로 전환되고, 제2 스위치(SW2)는 오픈 상태를 유지한다.
위상 검출기(20)로부터 직접 피드백받은 다운 신호(DN)가 하이 레벨이라는 것은 전압 제어 발진기(50)가 출력하는 클럭의 위상이 이퀄라이저(10)가 출력하는 데이터보다 느리다는 것, 즉, 클럭이 지상이라는 것을 의미한다.
이 경우, 즉, 제1 스위치(SW1)와 제2 스위치(SW2)가 오픈되면, 제1 커패시터(C1)와 제2 커패시터(C2)가 모두 이퀄라이저(10)와 위상 검출기(20) 사이의 전송라인에서 전기적으로 분리됨으로써 이퀄라이저(10)가 출력하는 데이터의 RC 지연이 위상 검출기(20)로부터 피드백받은 업 신호(UP)와 다운 신호(DN)가 모두 로우 레벨인 경우와 비교하여 감소하여, 이퀄라이저(10)가 출력하는 데이터와 전압 제어 발진기(50)가 출력하는 클럭의 위상이 동기화된다.
도 7에 예시된 처리 동작은 클럭의 위상이 데이터보다 느리기 때문에, 위상 동기화를 위해 클럭의 위상을 빠르게 조절하여야 하는 경우, 클럭의 위상은 고정시킨 상태에서 데이터의 지연 조절을 통해 데이터의 위상을 변화시킴으로써, 클럭의 위상을 빠르게 조절한 것과 동일한 효과를 얻을 수 있다.
이하에서는. 앞서 상세히 설명한 본 발명의 일 실시 예를 보다 구체적인 예시에 따라 설명한다.
앞서 설명한 바 있지만, 입력 데이터와 클럭을 정확한 타이밍(Timing)으로 정렬시키기 위해서 IC의 앞 단에 본 발명의 일 실시 예에 따른 클럭 데이터 복원 장치가 필요하다.
뱅뱅 루프(Bang-Bang Loop)를 이용하는 위상 검출기(20)는 고속 전송 신호를 받아서 내부 IC가 처리할 수 있도록 처리하는 이퀄라이저(10)의 출력 데이터(EQ(t))와 전압 제어 발진기(50)의 클럭(CLK(t))을 비교하여 업 신호(UP)와 다운 신호(DN)를 발생한다. 위상 검출기(20)는 전압 제어 발진기(50)에서 생성된 클럭의 위상(Φ)이 데이터에 비해 늦은 경우 업 신호(UP)를 생성하여 전압 제어 발진기(50)가 출력하는 클럭의 주파수를 상승시키고, 주파수의 적분값이 되는 위상(Φ)은 앞으로 당겨진다. 반대로 데이터보다 클럭이 빠른 경우, 위상 검출기(20)는 다운 신호(DN)를 생성하고 전압 제어 발진기(50)가 출력하는 클럭의 주파수는 낮아지며, 주파수의 적분값인 위상도 뒤로 밀리게 된다. 위상 검출기(20)는 입력 데이터와 클럭을 실시간으로 비교하면서 업 신호(UP)와 다운 신호(DN)를 생성하며, 데이터를 정상적으로 처리할 수 있는 클럭의 위치를 유지한다.
하지만, 종래 기술에 따면, 이퀄라이저(10)의 출력 데이터(EQ(t))와 클럭의 타이밍 에러에 의해 업 신호(UP)와 다운 신호(DN)가 발생하고, 이를 통해 전압 제어 발진기(50)가 출력하는 클럭의 주파수를 변화시키는데 많은 회로 블록의 딜레이(Delay)가 발생하며, 이는 도 2에 표현되어 있다. 이를 루프 딜레이(Loop Delay)라고 하며, 루프 딜레이가 증가될수록 위상 오차(e1)가 증가하여 클럭이 데이터를 추출할 수 있는 정상적인 타이밍에서 벗어나는 문제가 발생한다.
업 신호(UP)와 다운 신호(DN)를 클럭의 위상인 Φclk(t) 에 바로 반영해주면 도 2에서의 Target Φclk(t) 기준으로 위상 오차도 줄어들 뿐만 아니라, 루프의 반응속도도 빨라진다.
본 발명의 일 실시 예는 도 3과 같이 루프에 생긴 변화를 차지 펌프(30), 루프 필터(40), 전압 제어 발진기(50)를 거치지 않고 이퀄라이저(10)의 출력쪽에 커패시터를 업 신호(UP)와 다운 신호(DN)에 따라 바로 연결시킨다. 만약 데이터보다 클럭이 앞으로 당겨진 경우가 발생하면, 업신호가 발생하고 이 기간 동안 이퀄라이저(10)의 출력단에 커패시터가 접지되어 연결됨으로써 데이터가 뒤로 밀리게 된다. 이는 위상을 앞으로 당기는 것과 같은 효과가 생긴다. 간략히 다시 말하면 위상을 앞으로 당겨야 하는 경우에 이퀄라이저(10)의 출력 신호를 즉각적으로 뒤로 밀어서 실제적으로 위상이 당겨지는 효가가 발생하고 이는 루프 딜에이를 최소화한다.
도 4에는, 본 발명을 적용하는 경우 종래 기술로 구현된 회로에 비해 정상적으로 위상이 위치하여야 할 타이밍에서 차이가 더 작게 발생하는 원리를 나타나 있다. 도 2의 종래 기술에 따른 위상 오차(e1)에 비해, 본 발명의 일 실시 예에 따른 위상 오차(e2)도 줄어들 뿐만 아니라, 뱅뱅의 삼각 주기도 짧아졌으며, 이는 클럭 데이터 복원 회로의 특성 개선을 의미한다.
도 8은 종래 기술 및 본 발명의 일 실시 예에 있어서, 클럭의 위상 특성을 서로 비교하여 나타낸 도면으로서, 도 8은 실제 회로에 적용하여 Φclk(t)이 개선된 시뮬레이션 결과를 나타낸다. 시뮬레이션 결과에서도 알 수 있듯이 본 발명을 적용하는 경우 데이터의 중간 타이밍의 정상적인 위치에서 실제 구현된 위상의 오차가 상당히 줄어드는 것을 확인할 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 뱅뱅 루프(Bang-Bang loop)에서의 루프 지연을 감소시켜 클럭 및 데이터 복원 특성을 개선할 수 있는 클럭 데이터 복원 장치가 제공되는 효과가 있다.
또한, 뱅뱅 루프(Bang-bang Loop)의 업 신호(UP)와 다운 신호(DN)를 지연 없이 즉각적으로 입력 타이밍(Input Timing)에 반영하여 뱅뱅 루프 지터(Bang-bang Loop Jitter)를 감소시킬 수 있고, 클럭 데이터 복원 회로 내부에 생성된 내부 클럭과 데이터의 타이밍 마진(Timing margin)이 개선되어 외부 입력 노이즈(Input Noise)에서도 데이터와 클럭 복원 특성이 개선되고, 클럭 데이터 복원 회로에서 데이터 대비 클럭의 타이밍 에러(Timing Error)가 발생시 즉각 루프에 반영함으로써 클럭 데이터 복원 루프의 트래킹(Tracking) 성능이 향상되는 효과가 있다.
10: 이퀄라이저(Equalizer)
20: 위상 검출기(Phase Detector)
30: 차지 펌프(Charge Pump)
40: 루프 필터(Loop Filter)
50: 전압 제어 발진기(Voltage Controlled Oscillator)
60: 데이터 위상 조절기
C1: 제1 커패시터
C2: 제2 커패시터
SW1: 제1 스위치
SW2: 제2 스위치
UP: 업 신호
DN: 다운 신호

Claims (11)

  1. 뱅뱅 루프에서의 루프 지연을 감소시키는 클럭 데이터 복원 장치로서,
    입력되는 데이터의 채널 손실을 보상하는 이퀄라이저;
    상기 이퀄라이저가 출력하는 데이터와 피드백받은 클럭을 비교하여 업 신호(UP)와 다운 신호(DN)를 출력하는 위상 검출기;
    상기 업 신호와 다운 신호에 따라 동작하여 제어신호를 출력하는 차지 펌프;
    상기 차지 펌프가 출력하는 제어신호에 포함된 고주파 성분을 제거하는 루프 필터;
    상기 고주파 성분이 제거된 제어신호에 따라 상기 클럭의 주파수를 변화시켜 출력하는 전압 제어 발진기; 및
    상기 위상 검출기로부터 상기 업 신호와 상기 다운 신호를 피드백받아 상기 이퀄라이저가 출력하는 데이터의 위상을 조절함으로써 상기 전압 제어 발진기가 출력하는 클럭과 상기 이퀄라이저가 출력하는 데이터를 동기화시키는 데이터 위상 조절기를 포함하는, 클럭 데이터 복원 장치.
  2. 제1항에 있어서,
    상기 위상 검출기는 뱅뱅(Bang-Bang) 위상 검출기인 것을 특징으로 하는, 클럭 데이터 복원 장치.
  3. 제1항에 있어서,
    상기 위상 검출기는,
    상기 전압 제어 발진기로부터 피드백받은 클럭의 위상이 상기 이퀄라이저가 출력하는 데이터보다 빠른 경우 상기 업 신호를 출력하고,
    상기 전압 제어 발진기로부터 피드백받은 클럭의 위상이 상기 이퀄라이저가 출력하는 데이터보다 느린 경우 상기 다운 신호를 출력하는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  4. 제3항에 있어서,
    상기 데이터 위상 조절기는,
    상기 이퀄라이저와 상기 위상 검출기를 연결하는 전송라인과 접지 사이에 설치된 제1 커패시터;
    상기 제1 커패시터와 상기 전송라인 사이에 설치된 제1 스위치;
    상기 제1 커패시터와 병렬 연결되도록 상기 전송라인과 접지 사이에 설치된 제2 커패시터; 및
    상기 제2 커패시터와 상기 전송라인 사이에 설치된 제2 스위치를 포함하는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  5. 제4항에 있어서,
    상기 위상 검출기로부터 피드백받은 업 신호와 다운 신호가 모두 로우 레벨인 경우,
    상기 제1 스위치는 클로즈 상태를 유지하고, 상기 제2 스위치는 오픈 상태를 유지하는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  6. 제5항에 있어서,
    상기 이퀄라이저가 출력하는 데이터는 상기 제1 커패시터의 커패시턴스에 대응하는 RC 타임으로 지연되어 상기 위상 검출기로 전달됨으로써, 상기 이퀄라이저가 출력하는 데이터와 상기 전압 제어 발진기가 출력하는 클럭의 위상이 동기화되는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  7. 제5항에 있어서,
    상기 위상 검출기로부터 피드백받은 업 신호가 하이 레벨인 경우,
    상기 제1 스위치는 클로즈 상태를 유지하고, 상기 제2 스위치는 오픈 상태에서 클로즈 상태로 전환되는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  8. 제7항에 있어서,
    상기 이퀄라이저가 출력하는 데이터는 병렬 연결된 제1 커패시터와 제2 커패시터의 커패시턴스에 대응하는 RC 타임으로 지연되어 상기 위상 검출기로 전달되는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  9. 제8항에 있어서,
    상기 제1 커패시터와 상기 제2 커패시터가 병렬 연결되어 커패시턴스가 증가함으로써 상기 이퀄라이저가 출력하는 데이터의 RC 지연이 상기 위상 검출기로부터 피드백받은 업 신호와 다운 신호가 모두 로우 레벨인 경우와 비교하여 증가하여, 상기 이퀄라이저가 출력하는 데이터와 상기 전압 제어 발진기가 출력하는 클럭의 위상이 동기화되는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  10. 제5항에 있어서,
    상기 위상 검출기로부터 피드백받은 다운 신호가 하이 레벨인 경우,
    상기 제1 스위치는 클로즈 상태에서 오픈 상태로 전환되고, 상기 제2 스위치는 오픈 상태를 유지하는 것을 특징으로 하는, 클럭 데이터 복원 장치.
  11. 제10항에 있어서,
    상기 제1 커패시터가 상기 전송 라인으로부터 분리됨으로써 상기 이퀄라이저가 출력하는 데이터의 RC 지연이 상기 위상 검출기로부터 피드백받은 업 신호와 다운 신호가 모두 로우 레벨인 경우와 비교하여 감소하여, 상기 이퀄라이저가 출력하는 데이터와 상기 전압 제어 발진기가 출력하는 클럭의 위상이 동기화되는 것을 특징으로 하는, 클럭 데이터 복원 장치.
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