KR20000031806A - 반도체 장치의 내부 클럭 발생 장치 - Google Patents
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Abstract
개시되는 반도체 장치의 클럭 발생 회로는 외부 클럭 신호를 버퍼링하는 입력 버퍼와; 상기 입력 버퍼로부터의 클럭 신호를 받아들여 소정 시간 지연하는 제 1 지연 회로와; 직렬 연결되고, 상기 제 1 지연 회로로부터의 클럭 신호를 받아들여 각각 소정 시간 지연된 제 1 지연 클럭 신호들을 출력하는 복수 개의 제 2 지연 회로들과; 상기 제 1 지연 클럭 신호들의 일군을 받아들여 상기 입력 버퍼로부터의 클럭 신호와 일치되는 위상을 가지는 상기 제 1 지연 클럭 신호를 검출하고, 상기 검출된 제 1 지연 클럭 신호가 상기 제 2 지연 회로들에서 소정 시간 지연된 상기 제 1 지연 클럭 신호를 받아들여 제 2 지연 클럭 신호로 출력하는 위상 검출 수단과; 상기 위상 검출 수단에 각각 대응하여 직렬로 연결되고, 상기 위상 검출 수단으로부터의 상기 제 2 지연 클럭 신호를 받아들여 각각 소정 시간 지연된 제 3 지연 클럭 신호들을 출력하는 복수 개의 제 3 지연 회로들 및; 상기 제 3 지연 클럭 신호를 버퍼링하여 내부 클럭 신호로 출력하는 출력 버퍼를 포함한다. 이와 같은 클럭 발생 회로는 외부 클럭 신호의 듀티비를 조절하지 않고도 상기 입력 버퍼로부터의 클럭 신호와 상기 전진 지연 회로들로부터 출력되는 신호의 위상이 일치하는 지의 여부를 정확하게 검출할 수 있는 클럭 발생 회로가 구현된다.
Description
본 발명은 동기식 다이내믹-램의 제어 회로에 관한 것으로, 좀 더 구체적으로는 동기식 다이내믹-램의 내부 클럭 발생 회로에 관한 것이다.
시스템이 고속화되면서 고속 클럭 발생 장치에 대한 필요성이 증가하고 있다. 시스템 클럭에 동기하여 데이터를 가져오는 비동기식 다이내믹-램(asynchronous DRAM)의 경우, 클럭의 주파수가 빨라지면서 데이터 페치(fetch)에 필요한 충분한 시간을 확보할 수 없기 때문에 대역폭(bandwidth)이 제한되어 고속 동작을 수행할 수 없게 된다. 메모리 제어 회로로부터 메모리로 인가되는 클럭 신호는 입력 버퍼를 지나면서 지연되므로, 외부 클럭 신호와 동기되지 않을 경우, 그만큼 대역폭이 줄어들게 된다. 종래에는 외부 클럭 신호와 내부 클럭 신호의 위상을 동기시키기 위하여 위상 동기 루프(phase locked loop; PLL), 지연 동기 루프(delay locked loop; DLL)를 사용하였으나, 위상이 일치된 내부 클럭을 발생시키는데 수 마이크로 초(μsec)의 시간이 소요되는 단점이 있었다. 이러한 단점을 개선한 기술의 한 예가 1992년에 발행된 "INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE"에 NEC 사의 논문이 "A 2.5 ns CLOCK ACCESS 250 MHz 256 Mb SDRAM WITH A SYNCHRONOUS MIRROR DELAY"의 제목하에 페이지 374 내지 375에 개시된 바 있다. 또한, 특허 U.S. Pat. No. 5,742,194에 개시되어 있다. 상기 특허에 개시된 내부 클럭 발생 장치는 2 사이클(cycle)만에 위상이 일치된 내부 클럭을 발생시킨다. 따라서, 이와 같은 내부 클럭 발생 장치는 종래의 PLL, DLL에 비하여 상당히 빠른 고정(locking)시간을 갖는다. 그러나, 외부 클럭 신호는 한 주기 내에서 하이 레벨(high level)(논리 '1') 지속시간이 상당히 작은 펄스(pulse) 형태이거나 또는 50 대 50 듀티비(duty ratio)를 갖는 입력일 때 내부 클럭 발생 장치에서 발생되는 클럭 신호는 입력 듀티비가 파괴되어 한 주기 내의 하이레벨 시간이 상당히 줄어든 단펄스 신호(short pulse)로 변하게 된다.
이러한 단펄스 신호는 상승 에지(rising edge)만을 이용하는 동기식 다이내믹 램의 경우에는 특별한 문제가 없으나, 클럭의 상승 에지와 하강 에지(falling edge)를 모두 이용하는 DDR(double date rate)-DRAM의 클럭으로 사용할 수 없으며, 50 대 50 듀티비를 유지하는 논리회로의 클럭으로도 사용할 수 없다.
도 1은 종래의 내부 클럭 발생 회로를 보여주는 도면이다.
도 1을 참조하면, 상기 내부 클럭 발생 회로는 입력 버퍼(10), 지연 회로(20), 제 1 지연부(30), 위상 검출부(40), 제 2 지연부(50) 및 출력 버퍼(60)를 포함한다. 상기 제 1 지연부(30)는 다수 개의 지연 회로들(32, 34, 36)을 포함하고, 상기 지연 회로들(32, 34, 36)은 각각 하나의 낸드 게이트(NAND gate)와 인버터로 구성된다. 상기 제 2 지연부(30)는 다수 개의 지연 회로들(52, 54, 56)을 포함하고, 상기 지연 회로들(52, 54, 56)은 각각 하나의 낸드 게이트와 인버터로 구성된다.
상기 지연 회로(32) 내의 낸드 게이트(32a)는 상기 지연 회로(20)로부터의 클럭 신호와 전원 전압(VDD)을 받아들여 낸드 연산한다. 상기 인버터(31b)는 상기 낸드 게이트(32a)의 출력을 반전시킨다. 상기 인버터(31b)의 출력은 지연 회로(34b)와 위상 검출 회로(40) 내의 낸드 게이트(42)로 제공된다. 상기 지연 회로(34)는 상기 제 1 지연 회로(32)로부터의 클럭 신호와 상기 위상 검출 회로(40) 내의 낸드 게이트(42)의 출력을 받아들여 낸드 연산한다. 인버터(34b)는 상기 낸드 게이트(34a)의 출력을 반전시킨다. 상기 지연 회로(34) 이후의 지연 회로들은 상기 지연 회로(34)와 동일한 회로 구성을 갖는다.
상기 위상 검출부(40)는 다수 개의 낸드 게이트들(NAND gate)(42, 44, 46)을 포함하여 상기 입력 버퍼(10)로부터의 클럭 신호와 상기 제 1 지연부(30)로부터의 클럭 신호의 위상을 비교한다.
다시 도 1을 참조하면, 외부 클럭 신호(E_CLK)는 입력 버퍼(10)와 지연 회로(20)를 통과하면서 위상이 균일하게 지연된 신호로 출력된다. 상기 위상 검출부(40) 내의 제 1 낸드 게이트(42)는 입력 버퍼(10)로부터 출력되는 신호와 상기 지연 회로(32)의 출력을 받아들여, 상기 두 신호의 위상이 동일한 지의 여부를 검출한다. 상기 두 신호의 위상이 일치하지 않을 경우 상기 제 1 낸드 게이트(42)에 의해 노드(43)가 하이 레벨로 구동되어 상기 지연 회로(32)의 출력이 상기 지연 회로(34)를 통과하도록 한다. 상기 두 신호의 위상이 일치하면 상기 노드(43)는 로우 레벨(논리 '0')로 구동되어 상기 지연 회로(32)의 출력이 상기 지연 회로(34)를 통과하지 못하도록 한다.
만일 상기 입력 버퍼(10)를 통해 출력되는 신호와 상기 지연 회로(32)로부터 출력되는 신호의 위상이 일치하면, 상기 제 1 낸드 게이트(42)에 의해 노드(43)가 로우 레벨로 구동되어 지연 회로(52)와 출력 버퍼(60)를 통해 내부 클럭 신호(I_CLK)가 출력된다.
상술한 바와 같이, 종래의 클럭 발생 회로는 외부 클럭 신호(E_CLK)의 한 주기 내에서 하이 레벨이 유지되는 시간에 의해 위상 검출부(40)의 위상 비교 능력이 결정된다. 따라서, 상기 입력 버퍼(10)로부터 출력되는 신호와 상기 전진 지연 회로들로부터 출력되는 신호의 위상이 일치하는 지의 여부를 정확하게 검출하려면 한 주기동안 하이 레벨의 기간이 상당히 작아야 한다. 그러므로, 펄스 형태의 클럭 신호가 입력 신호로 사용되어야 하고, 만일 50 대 50의 듀티비의 신호가 외부 클럭 신호로 입력되면 단펄스 형태의 신호로 변환해야만 하는 불편함이 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 외부 클럭 신호의 듀티비를 조절하지 않고도 상기 입력 버퍼로부터의 클럭 신호와 상기 전진 지연 회로들로부터 출력되는 신호의 위상이 일치하는 지의 여부를 정확하게 검출할 수 있는 내부 클럭 발생 회로를 제공하는데 있다.
도 1은 종래의 내부 클럭 발생 회로를 보여주는 블록도;
도 2는 본 발명의 바람직한 실시예에 따른 내부 클럭 발생 회로를 보여주는 블록도;
도 3은 도 2에 도시된 제 1 및 제 2 지연부 내에 구성되는 지연 회로들의 구성을 상세히 보여주는 회로도;
도 4a는 도 2에 도시된 위상 검출 회로를 상세히 보여주는 회로도;
도 4b는 도 4a에 도시된 위상 검출 회로의 다른 실시예를 보여주는 회로도;
도 4c는 도 4a에 도시된 위상 검출 회로의 또다른 실시예로 지연 회로를 하나만 구성하는 경우를 보여주는 회로도;
도 4d는 도 4a에 도시된 위상 검출 회로의 또다른 실시예로 지연 회로를 구성하지 않은 경우를 보여주는 회로도;
도 4e는 도 4a에 도시된 위상 검출 회로의 또다른 실시예를 보여주는 회로도;
도 5a 및 도 5b는 도 4a에 도시된 비교 회로를 정적 논리 회로로 구성한 예를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 내부 클럭 발생 회로의 동작 타이밍도; 그리고
도 7a 내지 7c는 도 2에 도시된 내부 클럭 발생 회로의 동작을 시뮬레이션한 결과를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 입력 버퍼 20, 200 : 지연 회로
30, 300 : 제 1 지연부 40, 400 : 위상 검출부
50, 500 : 제 2 지연부 60, 600 : 출력 버퍼
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 소정의 펄스폭을 가지는 외부 클럭 신호에 동기된 내부 클럭 신호 발생하는 클럭 발생 회로는: 상기 외부 클럭 신호를 버퍼링하는 입력 버퍼와; 상기 입력 버퍼로부터의 클럭 신호를 받아들여 소정 시간 지연하는 제 1 지연 회로와; 직렬 연결되고, 상기 제 1 지연 회로로부터의 클럭 신호를 받아들여 각각 소정 시간 지연된 제 1 지연 클럭 신호들을 출력하는 복수 개의 제 2 지연 회로들과; 상기 제 1 지연 클럭 신호들의 일군을 받아들여 상기 입력 버퍼로부터의 클럭 신호와 일치되는 위상을 가지는 상기 제 1 지연 클럭 신호를 검출하고, 상기 검출된 제 1 지연 클럭 신호가 상기 제 2 지연 회로들에서 소정 시간 지연된 상기 제 1 지연 클럭 신호를 받아들여 제 2 지연 클럭 신호로 출력하는 위상 검출 수단과; 상기 위상 검출 수단에 각각 대응하여 직렬로 연결되고, 상기 위상 검출 수단으로부터의 상기 제 2 지연 클럭 신호를 받아들여 각각 소정 시간 지연된 제 3 지연 클럭 신호들을 출력하는 복수 개의 제 3 지연 회로들 및; 상기 제 3 지연 클럭 신호를 버퍼링하여 상기 내부 클럭 신호로 출력하는 출력 버퍼를 포함한다.
바람직한 실시예에 있어서, 상기 지연 회로들은 상기 입력 신호를 반전시키는 제 1 인버터와; 상기 인버터의 출력 신호를 반전시키는 제 2 인버터를 포함한다.
바람직한 실시예에 있어서, 상기 지연 회로들은 상기 입력 신호를 반전시키는 인버터와; 상기 인버터의 출력 신호와 상기 위상 검출 신호를 받아들여 노어 연산하는 로직 회로를 포함한다.
바람직한 실시예에 있어서, 상기 위상 검출 수단은 상기 제 1 지연 클럭 신호를 소정 시간 지연하는 제 1 지연 회로와; 상기 제 1 지연 클럭 신호를 소정 시간 지연하는 제 2 지연 회로와; 상기 제 1 지연 클럭 신호 및 상기 입력 버퍼로부터의 상기 클럭 신호를 받아들여 상기 두 신호의 위상을 비교하고, 상기 두 신호의 위상이 일치할 때 상기 위상 검출 신호를 출력하는 비교 수단과; 상기 위상 검출 신호에 제어되어 상기 제 1 지연 회로의 출력 신호를 반전시키는 제 1 다이내믹 논리 회로 및; 상기 제 1 및 제 2 지연 회로의 출력 신호들에 제어되어 상기 제 1 다이내믹 논리 회로의 출력 신호를 반전시키는 제 2 다이내믹 논리 회로를 포함하되, 상기 제 2 지연 회로의 지연 시간은 상기 제 1 지연 회로의 지연 시간보다 더 길다.
이 실시예에 있어서, 상기 비교 수단은 상기 입력 버퍼로부터의 상기 클럭 신호를 반전시키는 제 1 인버터와; 상기 제 1 지연 클럭 신호를 반전시키는 제 2 인버터와; 입력단 및 출력단을 가지며, 상기 클럭 신호 및 상기 제 1 인버터를 통해서 반전된 상기 클럭 신호에 제어되어서 상기 제 1 지연 클럭 신호를 전달하는 제 1 전송 게이트 및; 입력단 및 출력단을 가지며, 상기 클럭 신호 및 상기 제 1 인버터를 통해서 반전된 상기 클럭 신호에 제어되어서 상기 제 2 인버터를 통해서 반전된 상기 제 1 지연 클럭 신호를 전달하는 제 2 전송 게이트를 포함한다.
이 실시예에 있어서, 상기 비교 수단은 상기 입력 버퍼로부터의 상기 클럭 신호를 반전시키는 제 1 인버터와; 상기 제 1 지연 클럭 신호들을 반전시키는 제 2 인버터와; 입력단 및 출력단을 가지며, 상기 클럭 신호 및 상기 제 1 인버터를 통해서 반전된 상기 클럭 신호에 제어되어서 상기 제 2 인버터를 통해서 반전된 상기 제 1 지연 클럭 신호를 전달하는 전송 게이트를 포함한다.
이 실시예에 있어서, 상기 제 2 다이내믹 논리 회로의 출력 신호를 래치하는 래치 수단을 부가적으로 포함한다.
바람직한 실시예에 있어서, 상기 위상 검출 회로는 상기 제 1 지연 신호를 소정 시간 지연하는 지연 회로와; 상기 제 1 지연 클럭 신호 및 상기 입력 버퍼로부터의 상기 클럭 신호를 받아들여 상기 두 신호의 위상을 비교하여 상기 두 신호의 위상이 일치할 때 상기 위상 검출 신호를 출력하는 비교 수단과; 상기 위상 검출 신호에 제어되어 상기 지연 회로의 출력 신호를 반전시키는 제 1 다이내믹 논리 회로 및; 상기 지연 회로의 출력 신호에 제어되어 상기 제 1 다이내믹 논리 회로의 출력 신호를 반전시키는 제 2 다이내믹 논리 회로를 포함한다.
이 실시예에 있어서, 상기 제 2 다이내믹 논리 회로의 출력 신호를 래치하는 래치 수단을 부가적으로 포함한다.
바람직한 실시예에 있어서, 상기 위상 검출 회로는 상기 제 1 지연 클럭 신호 및 상기 입력 버퍼로부터의 상기 클럭 신호를 받아들여 상기 두 신호의 위상을 비교하고, 상기 두 신호의 위상이 일치할 때 상기 위상 검출 신호를 출력하는 비교 수단과; 상기 위상 검출 신호에 제어되어 상기 지연 회로의 출력 신호를 반전시키는 제 1 다이내믹 논리 회로 및; 상기 제 1 지연 클럭 신호에 제어되어 상기 제 1 다이내믹 논리 회로의 출력 신호를 반전시키는 제 2 다이내믹 논리 회로를 포함한다.
이 실시에에 있어서, 상기 제 2 다이내믹 논리 회로의 출력 신호를 래치하는 래치 수단을 부가적으로 포함한다.
(작용)
이와 같은 장치에 의해서, 외부 클럭 신호의 듀티비를 조절하지 않고도 상기 입력 버퍼로부터의 클럭 신호와 상기 전진 지연 회로들로부터 출력되는 신호의 위상이 일치하는 지의 여부를 정확하게 검출할 수 있는 내부 클럭 발생 회로가 구현된다. 따라서, 고속 다이내믹 램을 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 7을 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 내부 클럭 발생 회로를 보여주는 블록도이다. 도 2를 참조하면, 상기 내부 클럭 발생 회로는 입력 버퍼(100), 지연 회로(200), 제 1 지연부(300), 위상 검출부(400), 제 2 지연부(500) 및 출력 버퍼(600)를 포함한다.
도 6은 본 발명의 바람직한 실시예에 따른 내부 클럭 발생 회로의 동작 타이밍도이다.
도 2 및 도 6을 참조하면, 상기 입력 버퍼(100)는 외부 클럭 신호(E_CLK)를 받아들여 버퍼링한 후 지연 회로(200)로 제공한다. 상기 입력 버퍼(100)로부터 출력되는 클럭 신호는 도 6과 같이 소정의 지연 시간만큼 지연된 신호(D0)이다. 상기 지연 회로(200)는 상기 입력 버퍼(100)의 출력 신호(D0)를 받아들여 도 6과 같이 소정 시간 지연된 신호(D1)를 출력한다. 상기 제 1 지연부(300)는 다수 개의 지연 회로들(DELAY1, DELAY1, …, DELAYm)로 구성되어, 상기 지연 회로(200)로부터의 상기 지연 신호(D1)를 받아들여 각각 소정 시간 지연된 제 1 그룹의 지연 신호들(D2, D3, …, Dm)을 출력한다.
상기 위상 검출부(400)는 다수 개의 위상 검출 회로들(410_1, 410_2, …, 410_k)과 인버터들(I11, I12, …, I1k) 및 삼상 인버터들(I21, I22, …, I2k)를 포함한다. 상기 위상 검출부(400)는 상기 제 1 그룹의 지연 신호들(D2, D3, …, Dm)을 받아들여 2i(i = 0, 1, 2, …, m/2)번째 지연 신호들(D2, D4, D6, … D(m-1))과 상기 입력 버퍼(100)로부터의 상기 클럭 신호와 일치되는 위상을 가지는 하나의 지연 클럭 신호 및 위상 검출 신호(DT1, DT2, …, DTm)를 출력한다. 즉, 상기 위상 검출 회로들(410_1, 410_2, …, 410_k)은 각각 대응하는 지연 신호들(D2, D4, D6, … D(m-1))을 받아들여 상기 입력 버퍼(100)로부터의 상기 클럭 신호와 그 위상을 비교하고, 상기 두 신호의 위상이 일치할 때 위상 검출 신호를 출력한다. 상기 삼상 인버터들(I21, I22, …, I2k)은 상기 위상 검출 신호(DT1, DT2, …, DTm)에 제어된다. 따라서, 상기 2i(I= 0, 1, 2, …, m/2) 번째 지연 회로로부터 출력되는 지연 클럭 신호가 상기 제 2 지연부(500)로 제공된다. 또한, 상기 위상 검출 신호(DT1, DT2, …, DTm)는 상기 제 2 지연부(500)로 제공된다.
상기 제 2 지연부(500)는 상기 위상 검출 회로들(410_1, 410_2, …, 410_k)에 각각 대응하는 지연 회로들(DELAY(m+1), …, DELAY(n-1), DELAYn)을 포함한다. 상기 지연 회로들(DELAY(m+1), …, DELAY(n-1), DELAYn)은 상기 위상 검출부(400)로부터 제공되는 지연 클럭 신호를 각각 소정 시간 지연하여 출력한다.
상기 출력 버퍼(600)는 상기 제 2 지연부(500)로부터 입력되는 상기 지연 클럭 신호를 버퍼링하여 출력한다.
상술한 바와 같은 내부 클럭 발생 회로는 도 6에 도시된 바와 같이, 외부 클럭 신호(E_CLK)가 입력 버퍼(100)를 통과하면서 소정 시간(TD1) 지연되고, 상기 지연 회로(200) 및 제 1 지연부(300)에서 한 주기(T) 만큼 지연된다. 이후, 위상 검출부(400), 제 2 지연부(500) 및 출력 버퍼(600)를 통하면서 소정 시간(T-TD1)만큼 지연되므로 외부 클럭 신호(E_CLK)를 입력받아 내부 클럭 신호(I_CLK)를 발생하는데 총 2 주기(2T)의 시간이 소요된다.
도 3은 도 2에 도시된 제 1 및 제 2 지연부 내에 구성되는 지연 회로들의 구성을 상세히 보여주는 회로도이다.
도 3을 참조하면, 상기 지연 회로들(DELAYi)(i = 1, 2, …, n)은 인버터(310)와 삼상 인버터(tri-state inverter)(320)로 구성된다. 상기 인버터(310)는 하나의 PMOS 트랜지스터(312)와 하나의 NMOS 트랜지스터(314)로 구성되며, 상기 트랜지스터(312) 및 (314)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되며, 그것의 게이트들은 입력 신호(Di)에 제어된다.
상기 삼상 인버터(320)는 2 개의 PMOS 트랜지스터(322, 324)와 2 개의 NMOS 트랜지스터(326, 328)로 구성되며, 제어 신호(CS)를 반전하는 인버터(321)을 포함한다. 상기 트랜지스터들(322) 내지 (328)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되며, 상기 트랜지스터(322) 및 (328)은 상기 인버터(310)의 출력 신호에 제어되고, 상기 트랜지스터(324) 및 (326)은 각각 상기 제어 신호(CS) 및 상기 인버터(321)의 출력에 제어된다.
상기 제 1 지연부(300)를 구성하는 지연 회로들(DELAYi)(i = 1, 2, …, m)은 모든 입력 신호(Di)를 전달할 수 있도록 상기 제어 신호(CS)를 로우 레벨(논리 '0')로 고정하고, 상기 제 2 지연부(500)를 구성하는 지연 회로들(DELAYi)(i = m, …, n-1, n)은 상기 위상 검출 신호들(DT1, DT2, …, DTk)을 제어 신호(CS)로 입력받아 동작한다. 상기 위상 검출 회로들(410_1, 410_2, …, 410_k)의 출력이 하이 레벨이면, 상기 트랜지스터(324) 및 (326)이 턴 오프되어 상기 입력 신호(Di)를 출력으로 전달할 수 없으며, 상기 위상 검출 회로들(410_1, 410_2, …, 410_k) 가운데 하나의 출력이 로우 레벨이면, 상기 트랜지스터(324) 및 (326)이 턴 온되어 상기 입력 신호(Di)를 출력으로 전달할 수 있다.
도 4a는 도 2에 도시된 위상 검출 회로를 상세히 보여주는 회로도이다.
도 4a를 참조하면, 본 발명의 바람직한 실시예에 따른 위상 검출 회로(410_j)(j=1, 2, …, k)는 제 1 지연 회로(412), 제 2 지연 회로(414), 비교 회로(420), 제 1 다이내믹 회로(440), 제 2 다이내믹 회로(450) 및 래치 회로(460)를 포함한다.
상기 비교 회로(420)는 2 개의 인버터들(422, 424)과 2 개의 전송 게이트들(426, 428)로 구성된다. 상기 인버터(422)는 상기 입력 버퍼(100)로부터의 클럭 신호(D0)를 반전시키고, 상기 인버터(424)는 대응하는 상기 지연 회로로부터 출력되는 지연 클럭 신호를 받아들여 반전시킨다. 상기 전송 게이트(426)는 하나의 PMOS 트랜지스터(430)와 하나의 NMOS 트랜지스터(432)로 구성되며, 상기 트랜지스터(430)는 상기 신호(D0)에 제어되고 그리고 상기 트랜지스터(432)는 상기 신호(D0)의 반전 신호인 인버터(422)의 출력에 제어된다. 상기 전송 게이트(428)는 하나의 PMOS 트랜지스터(434)와 하나의 NMOS 트랜지스터(436)로 구성되며, 상기 트랜지스터(434)는 상기 신호(D0)의 반전 신호인 인버터(422)의 출력에 제어되고 그리고 상기 트랜지스터(436)는 상기 신호(D0)에 제어된다. 따라서, 상기 비교 회로(420)는 상기 지연 회로들(DELAY1, DELAY2, …, DELAYm)들로부터 출력되는 지연 클럭 신호(Di)와 상기 입력 버퍼(100)로부터의 클럭 신호(D0)의의 위상이 동일할 때 로우 레벨의 신호를 출력하는 익스클루시브-오어(exclusive-OR) 동작을 수행한다.
상기 제 1 다이내믹 논리 회로(440)는 하나의 PMOS 트랜지스터(442)와 2 개의 NMOS 트랜지스터(444, 446)로 구성된다. 상기 트랜지스터들 (442), (444), 그리고 (446)의 전류 통로들은 상기 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다. 상기 트랜지스터들 (442) 및 (446)은 상기 제 1 지연 회로의 출력에 각각 제어된다. 그리고 상기 트랜지스터(444)는 상기 비교 회로(420)의 출력 신호에 제어된다.
상기 제 2 다이내믹 논리 회로(450)는 하나의 PMOS 트랜지스터(452)와 3 개의 NMOS 트랜지스터(454, 456, 458)로 구성된다. 상기 트랜지스터들 (452), (454), (456), 그리고 (458)의 전류 통로들은 상기 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다. 상기 트랜지스터들 (452) 및 (458)은 상기 제 1 다이내믹 논리 회로의 출력에 각각 제어된다. 그리고 상기 트랜지스터(454)는 상기 제 2 지연 회로(412)의 출력 신호에 제어되고, 상기 트랜지스터(456)는 상기 제 1 지연 회로(414)의 출력 신호에 제어된다.
상술한 바와 같이, 상기 두 입력 신호의 위상이 일치하는 지의 여부를 빠르게 판정하기 위하여 전송 게이트 형태의 논리 회로를 구성하였으나, 상기 비교 회로(420)의 출력 신호가 하이 레벨일 때의 전압이 충분히 높지 않기 때문에 출력단에 상기 제 1 및 제 2 다이내믹 논리 회로(440, 450)를 구성하였다. 상기 제 2 논리 회로(450)는 상기 제 1 논리 회로(440)가 프리차지(precharge)를 수행할 때 출력에 영향을 미치지 않도록 출력에 이르는 경로를 차단하며, 평가(evaluation) 기간에는 논리 결과가 출력에 나타날 수 있도록 한다.
상기 비교 회로(420)에서 입력 신호의 위상이 일치하는 지를 비교하는 것과 동시에 상기 제 1 및 제 2 논리 회로(440, 450)가 평가를 수행하면, 하이 레벨로 프리차지(precharge)된 전하가 방전되어 하이 레벨의 전압이 낮아지게 된다. 이를 방지하기 위하여 상기 비교 회로(420)가 상기 두 신호(D0, Dj)의 위상을 비교하여 결과를 출력하는 동안 상기 제 1 및 제 2 논리 회로(440, 450)가 동작하지 않도록 지연 회로들(412, 414)를 사용하여 시간 차를 갖도록 한다. 출력에 직접적인 영향을 미치는 제 2 논리 회로(450)는 상기 제 1 논리 회로(440)보다 더 긴 시간 지연된 후 동작하도록, 상기 제 2 지연 회로(414)의 지연 시간이 상기 제 1 지연 회로(412)의 지연 시간보다 길다.
상기 래치 회로(460)는 도면에 도시된 바와 같이, 두 개의 인버터(462) 및 (464)로 구성되어 상기 위상 검출 회로(410_j)가 빠르게 결과를 출력할 수 있도록 한다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 4b는 도 4a에 도시된 위상 검출 회로의 다른 실시예를 보여주는 도면이다. 도 4b에 도시된 바와 같이, 상기 위상 검출 회로(710_j)(j=1, 2, …, k)는 도 4a에 도시된 상기 위상 검출 회로(410j)와 동일한 회로 구성을 가지나, 래치 회로를 사용하지 않는다. 상기 래치 회로는 출력 신호를 빠르게 안정화시키는데 유리하지만, 조건에 따라서는 사용하지 않는 경우와 차이가 없는 경우도 있다.
도 4c는 도 4a에 도시된 위상 검출 회로의 또다른 실시예로 지연 회로를 하나만 구성하는 경우를 보여주는 도면이다. 위상 검출 회로(720_j)내의 비교 회로(420)에서 입력 신호들(D0, Dj)의 위상을 비교하는 동안 제 1 및 제 2 다이내믹 논리 회로(440, 450)의 출력이 프리차지된 값을 유지할 수 있도록 지연 회로(416)를 하나만 사용하였다. 상기 지연 회로(416)를 하나만 구성한 경우 출력 신호의 전압이 약간(0.5V 이하) 낮아지지만 논리값을 유지하는 데에는 문제가 없다.
이 때, 상기 제 2 다이내믹 논리 회로(722)는 하나의 PMOS 트랜지스터(724)와 2 개의 NMOS 트랜지스터들(726, 728)로 구성된다. 상기 트랜지스터들 (724), (726) 그리고 (728)의 전류 통로들은 상기 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다. 상기 트랜지스터들 (724) 및 (728)은 상기 제 1 다이내믹 논리 회로(440)의 출력에 각각 제어된다. 그리고 상기 트랜지스터(726)는 상기 지연 회로(416)의 출력 신호에 제어된다.
도 4d는 도 4a에 도시된 위상 검출 회로의 또다른 실시예로 지연 회로를 구성하지 않은 경우를 보여주는 도면이다.
상기 제 1 다이내믹 논리 회로(440) 내의 상기 트랜지스터들 (442) 및 (446)은 상기 제 1 지연 클럭 신호(Dj)에 각각 제어된다. 그리고 상기 트랜지스터(444)는 상기 비교 회로(420)의 출력 신호에 제어된다.
상기 제 2 다이내믹 논리 회로(732)는 하나의 PMOS 트랜지스터(734)와 2 개의 NMOS 트랜지스터들(736, 738)로 구성된다. 상기 트랜지스터들 (734), (736) 그리고 (738)의 전류 통로들은 상기 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다. 상기 트랜지스터들 (734) 및 (738)은 상기 제 1 다이내믹 논리 회로(440)의 출력에 각각 제어된다. 그리고 상기 트랜지스터(736)는 상기 제 1 지연 클럭 신호(Dj)에 제어된다.
위상 검출 회로(730_j)내에 지연 회로를 하나도 구성하지 않은 경우에는 지연 회로를 두 개 구성한 경우보다 출력 신호(Di)의 전압이 약 0.5V 내지 1.0V 낮아진다.
도 4e는 도 4a에 도시된 위상 검출 회로의 또다른 실시예를 보여주는 도면이다.
도 4e를 참조하면, 상기 위상 검출 회로(740_j) 내의 비교 회로(742)는 도 4a에 도시된 위상 검출 회로(410_j) 내의 비교 회로(420)와 달리 2 개의 인버터(743, 744)와 전송 게이트(746)로 구성된다.
상기 인버터(743)는 상기 입력 버퍼(100)로부터의 클럭 신호(D0)를 반전시키고, 상기 인버터(744)는 대응하는 상기 지연 회로로부터 출력되는 지연 클럭 신호(Dj)를 받아들여 반전시킨다. 상기 전송 게이트(746)는 하나의 PMOS 트랜지스터(747)와 하나의 NMOS 트랜지스터(748)로 구성되며, 상기 트랜지스터(748)는 상기 신호(D0)에 제어되고 그리고 상기 트랜지스터(747)는 상기 신호(D0)의 반전 신호인 인버터(743)의 출력에 제어된다. 상기 비교 회로(742)로부터 출력되는 신호는 상기 지연 클럭 신호(Dj)의 반전 신호인 인버터(744)의 출력이 상기 전송 게이트(746)를 통해 출력되는 신호이다.
도 4a 내지 도 4d에 도시된 위상 검출 회로들은 상기 제 1 지연부(300)로부터 입력되는 신호들(D2, D4, …, Dm-1)과 상기 입력 버퍼(100)로부터의 클럭 신호(D0)가 서로 다른 위상인 경우 하이 레벨의 위상 검출 신호를 출력하였다. 그러나, 도 4e에 도시된 위상 검출 회로(740_j)는 상기 입력 버퍼(100)로부터의 클럭 신호(D0)가 로우 레벨에서 하이 레벨로 천이하여 하이 레벨 상태를 유지할 경우에만 상기 지연 클럭 신호(Dj)를 받아들여 위상을 비교한다.
이와 같이, 상기 입력 버퍼(100)로부터의 클럭 신호(D0)가 하이 레벨 상태를 유지할 경우에만 위상 비교를 수행함으로써 한 주기만큼 시간이 경과된 시점에서 정확히 위상 비교를 수행할 수 있다.
이 실시예에서 상기 위상 검출 회로(740_j)는 래치 회로를 구비하지 않는다.
도 5a 및 도 5b는 도 4a에 도시된 비교 회로를 정적 논리 회로로 구성한 예를 보여주는 도면이다.
우선 도 5a를 참조하면, 상기 위상 검출부(810_j)는 도 4a의 상기 위상 검출 회로(410_j)의 전달 게이트를 가지는 상기 비교 회로(413)를 차동 증폭기 형태의 비교기(413)로 변형한 예이다. 상기 위상 검출부(810_j)는 제 1 및 제 2 지연 회로(812, 814), 차동 증폭기 형태의 비교 회로(820), 제 1 및 제 2 다이내믹 논리 회로(840, 850) 및 래치 회로(860)를 포함한다.
도 5b의 위상 검출부(910_j)는 제1 및 제 2 지연 회로(912, 914), 병렬로 연결된 차동 증폭기 형태의 비교 회로(920), 제 1 및 제 2 다이내믹 논리 회로(970, 980) 그리고 래치 회로(990)을 포함한다.
상기 도 5a 및 도 5b에 도시된 상기 위상 검출 회로들은 도 4a에 도시된 위상 검출 회로(410_j)와 동일한 동작을 수행한다.
도 7a 내지 7c는 도 2에 도시된 내부 클럭 발생 회로의 동작을 시뮬레이션한 결과를 보여주는 도면이다. 도 7a, 도 7b, 도 7c는 외부 클럭 신호(E_CLK)의 주파수(f)가 각각 50MHz, 125 MHz, 250 MHz인 것을 도시하고 있다. 내부 클럭 신호(I_CLK)는 외부 클럭 신호(E_CLK)보다 2 주기 지연되어 출력됨을 알 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 외부 클럭 신호의 듀티비를 조절하지 않고도 상기 입력 버퍼로부터의 클럭 신호와 상기 전진 지연 회로들로부터 출력되는 신호의 위상이 일치하는 지의 여부를 정확하게 검출할 수 있는 내부 클럭 발생 회로가 구현된다. 따라서, 고속 다이내믹 램을 구현할 수 있다.
Claims (11)
- 소정의 펄스폭을 가지는 외부 클럭 신호에 동기된 내부 클럭 신호 발생하는 클럭 발생 회로에 있어서:상기 외부 클럭 신호를 버퍼링하는 입력 버퍼와;상기 입력 버퍼로부터의 클럭 신호를 받아들여 소정 시간 지연하는 제 1 지연 회로와;직렬 연결되고, 상기 제 1 지연 회로로부터의 클럭 신호를 받아들여 각각 소정 시간 지연된 제 1 지연 클럭 신호들을 출력하는 복수 개의 제 2 지연 회로들과;상기 제 1 지연 클럭 신호들의 일군을 받아들여 상기 입력 버퍼로부터의 클럭 신호와 일치되는 위상을 가지는 상기 제 1 지연 클럭 신호를 검출하고, 상기 검출된 제 1 지연 클럭 신호가 상기 제 2 지연 회로들에서 소정 시간 지연된 상기 제 1 지연 클럭 신호를 받아들여 제 2 지연 클럭 신호로 출력하는 위상 검출 수단과;상기 위상 검출 수단에 각각 대응하여 직렬로 연결되고, 상기 위상 검출 수단으로부터의 상기 제 2 지연 클럭 신호를 받아들여 각각 소정 시간 지연된 제 3 지연 클럭 신호들을 출력하는 복수 개의 제 3 지연 회로들 및;상기 제 3 지연 클럭 신호를 버퍼링하여 상기 내부 클럭 신호로 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 1 항에 있어서,상기 지연 회로들은,상기 입력 신호를 반전시키는 제 1 인버터와;상기 인버터의 출력 신호를 반전시키는 제 2 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 1 항에 있어서,상기 지연 회로들은,상기 입력 신호를 반전시키는 인버터와;상기 인버터의 출력 신호와 상기 위상 검출 신호를 받아들여 노어 연산하는 로직 회로를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 1 항에 있어서,상기 위상 검출 수단은,상기 제 1 지연 클럭 신호를 소정 시간 지연하는 제 1 지연 회로와;상기 제 1 지연 클럭 신호를 소정 시간 지연하는 제 2 지연 회로와;상기 제 1 지연 클럭 신호 및 상기 입력 버퍼로부터의 상기 클럭 신호를 받아들여 상기 두 신호의 위상을 비교하고, 상기 두 신호의 위상이 일치할 때 상기 위상 검출 신호를 출력하는 비교 수단과;상기 위상 검출 신호에 제어되어 상기 제 1 지연 회로의 출력 신호를 반전시키는 제 1 다이내믹 논리 회로 및;상기 제 1 및 제 2 지연 회로의 출력 신호들에 제어되어 상기 제 1 다이내믹 논리 회로의 출력 신호를 반전시키는 제 2 다이내믹 논리 회로를 포함하되,상기 제 2 지연 회로의 지연 시간은 상기 제 1 지연 회로의 지연 시간보다 더 긴 것을 특징으로 하는 클럭 발생 회로.
- 제 4 항에 있어서,상기 비교 수단은,상기 입력 버퍼로부터의 상기 클럭 신호를 반전시키는 제 1 인버터와;상기 제 1 지연 클럭 신호를 반전시키는 제 2 인버터와;입력단 및 출력단을 가지며, 상기 클럭 신호 및 상기 제 1 인버터를 통해서 반전된 상기 클럭 신호에 제어되어서 상기 제 1 지연 클럭 신호를 전달하는 제 1 전송 게이트 및;입력단 및 출력단을 가지며, 상기 클럭 신호 및 상기 제 1 인버터를 통해서 반전된 상기 클럭 신호에 제어되어서 상기 제 2 인버터를 통해서 반전된 상기 제 1 지연 클럭 신호를 전달하는 제 2 전송 게이트를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 4 항에 있어서,상기 비교 수단은,상기 입력 버퍼로부터의 상기 클럭 신호를 반전시키는 제 1 인버터와;상기 제 1 지연 클럭 신호들을 반전시키는 제 2 인버터와;입력단 및 출력단을 가지며, 상기 클럭 신호 및 상기 제 1 인버터를 통해서 반전된 상기 클럭 신호에 제어되어서 상기 제 2 인버터를 통해서 반전된 상기 제 1 지연 클럭 신호를 전달하는 전송 게이트를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 4 항에 있어서,상기 제 2 다이내믹 논리 회로의 출력 신호를 래치하는 래치 수단을 부가적으로 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 1 항에 있어서,상기 위상 검출 회로는,상기 제 1 지연 신호를 소정 시간 지연하는 지연 회로와;상기 제 1 지연 클럭 신호 및 상기 입력 버퍼로부터의 상기 클럭 신호를 받아들여 상기 두 신호의 위상을 비교하여 상기 두 신호의 위상이 일치할 때 상기 위상 검출 신호를 출력하는 비교 수단과;상기 위상 검출 신호에 제어되어 상기 지연 회로의 출력 신호를 반전시키는 제 1 다이내믹 논리 회로 및;상기 지연 회로의 출력 신호에 제어되어 상기 제 1 다이내믹 논리 회로의 출력 신호를 반전시키는 제 2 다이내믹 논리 회로를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 8 항에 있어서,상기 제 2 다이내믹 논리 회로의 출력 신호를 래치하는 래치 수단을 부가적으로 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 1 항에 있어서,상기 위상 검출 회로는,상기 제 1 지연 클럭 신호 및 상기 입력 버퍼로부터의 상기 클럭 신호를 받아들여 상기 두 신호의 위상을 비교하고, 상기 두 신호의 위상이 일치할 때 상기 위상 검출 신호를 출력하는 비교 수단과;상기 위상 검출 신호에 제어되어 상기 지연 회로의 출력 신호를 반전시키는 제 1 다이내믹 논리 회로 및;상기 제 1 지연 클럭 신호에 제어되어 상기 제 1 다이내믹 논리 회로의 출력 신호를 반전시키는 제 2 다이내믹 논리 회로를 포함하는 것을 특징으로 하는 클럭 발생 회로.
- 제 10 항에 있어서,상기 제 2 다이내믹 논리 회로의 출력 신호를 래치하는 래치 수단을 부가적으로 포함하는 것을 특징으로 하는 클럭 발생 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048032A KR20000031806A (ko) | 1998-11-10 | 1998-11-10 | 반도체 장치의 내부 클럭 발생 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048032A KR20000031806A (ko) | 1998-11-10 | 1998-11-10 | 반도체 장치의 내부 클럭 발생 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000031806A true KR20000031806A (ko) | 2000-06-05 |
Family
ID=19557734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980048032A KR20000031806A (ko) | 1998-11-10 | 1998-11-10 | 반도체 장치의 내부 클럭 발생 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000031806A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452642B1 (ko) * | 2002-10-25 | 2004-10-14 | 주식회사 하이닉스반도체 | 클럭 발생 장치 |
-
1998
- 1998-11-10 KR KR1019980048032A patent/KR20000031806A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452642B1 (ko) * | 2002-10-25 | 2004-10-14 | 주식회사 하이닉스반도체 | 클럭 발생 장치 |
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