JPH11317650A - 事後濾波方式の再循環遅延同期ループと動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 周波数合成に用いられる再循環遅延同期ルー
プは移相の不連続を生じるので、これを除きまたは軽減
する装置を提供する。 【解決手段】 クロック信号生成装置は、基準クロック
信号を受け、出力クロック信号を作り、基準クロック信
号に対する出力クロック信号の相対位相を調整して出力
クロック信号と基準クロック信号を揃える、再循環遅延
同期ループを含む。またこの装置は、出力クロック信号
を受け、出力クロック信号の全ての移相を出力信号の複
数のサイクルにわたって濾波して調整された出力クロッ
ク信号を作る、位相フィルタを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は一般に電子回路の
分野に関するもので、より詳しく述べると、事後濾波方
式の再循環遅延同期ループ（post-filtered recirculat
ing delay-lockedloop ）とその動作方法に関する。

【０００２】

【従来の技術】再循環遅延同期ループ（ＤＬＬ）は、出
力周波数が入力周波数の１倍乃至２０倍である周波数合
成によく用いられるようになった。再循環遅延同期ルー
プは従来の位相同期ループ（ＰＬＬ）より望ましい。そ
の理由は、位相同期ループが一般に３次または４次のフ
ィードバック系であるのに対して再循環遅延同期ループ
１次だからである。更に、再循環遅延同期ループは従来
の位相同期ループに比べて長期の位相雑音特性が優れて
いる。更に、遅延同期ループはループフィルタを必要と
しないディジタル制御で実現するのが容易である。再循
環遅延同期ループの例は、Michel Combes, Karim Diour
y, Alain Greiner の「ディジタルＣＭＯＳ標準セルを
用いた移動式クロック乗算発生器」、半導体回路のＩＥ
ＥＥジャーナル、Ｖｏｌ．３１、Ｎｏ．７，１９９６年
７月、に述べられている。

【０００３】再循環遅延同期ループは一組の遅延要素を
用いる。遅延要素は出力クロック信号を遅らせて、出力
クロック信号の立上がり端と入力クロック信号の立上が
り端を一致させる。このような遅延機構を設けることに
より、入力および出力クロック信号の位相を「同期させ
る」。所定の入力クロック信号と出力クロック信号につ
いて再循環遅延同期ループにより適当な遅延時間が自動
的に決まるまで、出力クロック信号の立上がり端と入力
クロック信号の立上がり端を入力クロックのクロック信
号毎に揃えて、入力クロック信号と出力クロック信号の
位相のずれを除く。

【０００４】

【発明が解決しようとする課題】遅延同期ループには位
相の不連続を生じるという欠点がある。再循環遅延同期
ループは位相同期ループに比べて短期またはサイクル毎
の位相雑音特性が劣る場合がある。その理由は、入力ク
ロック信号と出力クロック信号が「同期して」いない
と、入力クロックと比較したときに全ての位相雑音を出
力クロックの１サイクル内に完全に訂正するからであ
る。この訂正を、再循環遅延同期ループの位相のリフレ
ッシングと呼ぶ。この位相の訂正はＭサイクルに１度行
なわれる。ただし、Ｍは出力クロックと入力クロックの
周波数の比を表す整数倍数である。出力の１サイクル内
にこの誤差を訂正すると、許容できないほど大きな位相
の不連続が起こり得る。

【０００５】

【課題を解決するための手段】上の説明から、従来の装
置に関連する問題を除きまたは軽減するため、事後濾波
方式の再循環遅延同期ループと動作方法が必要であるこ
とが分かる。この発明の事後濾波方式の再循環遅延同期
ループと動作方法は、上に述べた欠点と問題を実質的に
除くものである。この発明は、再循環遅延同期ループが
その位相をリフレッシュするときに起こる位相の不連続
を滑らかにするために無限インパルス応答フィルタを用
いる。

【０００６】この発明はクロック信号を生成する方法と
して次のステップを含む。すなわち、再循環遅延同期ル
ープからクロック信号を受け、再循環遅延同期ループか
らの周期的な出力信号を濾波して再循環遅延同期ループ
の出力信号内の全ての移相（phase shift ）を出力クロ
ック信号の計算された数の周期にわたって拡散させて、
濾波された出力信号を得る。

【０００７】この発明の別の態様のクロック信号生成装
置は、基準クロック信号を受け、出力クロック信号を作
り、基準クロック信号に対する出力クロック信号の相対
位相を調整して出力クロック信号と基準クロック信号を
揃える、再循環遅延同期ループを含む。またこの装置は
出力クロック信号を受け、出力クロック信号の移相を出
力クロックの複数のサイクルにわたって濾波して調整さ
れた出力クロック信号を作る、位相フィルタを含む。

【０００８】この発明は多くの技術上の利点を有する。
事後濾波方式の再循環遅延同期ループは、再循環遅延同
期ループが持つ長期的な位相特性の利点は失わずに、短
期的な位相の不連続を滑らかにする。事後濾波方式の再
循環遅延同期ループは、無限インパルス応答（ＩＩＲ）
事後フィルタ（低域フィルタ）により１次ＤＬＬの利点
を補足する。１つの実施の形態ではフィルタの出力が再
循環遅延同期ループにフィードバックされないので、装
置全体の動作は１次に保たれる。

【０００９】この発明の別の利点は、基準雑音が発振器
の周期のプラス・マイナス４分の１以内であれば基準雑
音の帯域幅は小さく、ループ内で発生する雑音に対して
は有効な帯域幅が高いことである。これらの２つの相反
する制限は従来のＰＬＬでは相容れないものである。更
に、再循環遅延同期ループは元来は基準クロックからの
雑音に弱いものであるが、この発明により雑音に影響さ
れなくなる。他の技術上の利点は、以下の図面や説明や
特許請求の範囲から当業者には明らかである。

【００１０】

【発明の実施の形態】

【実施例】この発明の実施の形態とその利点は図１−９
を参照すればよく理解できる。各図において、同じ部分
と対応する部分には同じ番号を用いる。

【００１１】図１は、この発明の教示に従う事後濾波方
式の再循環遅延同期ループの概念を表すブロック図であ
る。事後濾波方式の再循環遅延同期ループ１０は、再循
環遅延同期ループ１２と無限インパルス応答フィルタ１
４を含む。再循環遅延同期ループ１２の例は、Michel C
ombes, Karim Dioury, Alain Greiner の「ディジタル
ＣＭＯＳ標準セルを用いた移動式クロック乗算発生
器」、半導体回路のＩＥＥＥジャーナル、Ｖｏｌ．３
１、Ｎｏ．７、１９９６年７月、に述べられている。こ
の文献を引例としてここに入れる。

【００１２】再循環遅延同期ループ１２は基準クロック
信号２４を受けて出力クロック信号２６を出す。出力ク
ロック信号２６は一般に基準クロック信号２４の整数倍
である。再循環遅延同期ループ１２は基準信号２４に所
定の整数を乗算する機能を行い、更に基準クロック２４
と出力クロック２６の位相を揃える。

【００１３】再循環遅延同期ループ１２は基準クロック
信号２４と出力クロック信号２６の位相を揃えるため、
出力クロック信号２６が基準クロック信号２４から正確
に１周期遅れるまで再循環遅延同期ループ内の遅延要素
を調整する。しかし、遅延要素の適当な遅れが決まるま
で、再循環遅延同期ループ１２は基準クロック信号２４
のクロックサイクル毎に基準クロック信号２４と出力ク
ロック信号２６の位相差を測定して出力クロック信号２
６を遅らせ、基準クロック信号２４のサイクル毎に両ク
ロックの立上がり端一致させる。再循環遅延同期ループ
１２のこの動作方法では、再循環遅延ループ１２は基準
クロック信号２４のクロックサイクル毎に各クロック信
号の立上がり端を揃えるという方法で位相を調整するの
で、出力クロック信号２６内に位相の不連続を生じて、
出力クロック信号２６を用いる装置内でエラーを生じる
可能性がある。この位相の不連続の影響は、再循環遅延
同期ループ１２に無限インパルス応答フィルタ１４を組
み合わせることにより軽減することができる。

【００１４】無限インパルス応答フィルタは入力位相信
号２７を受けて位相出力信号２９を生成する。出力クロ
ック信号２６から入力位相信号２７を生成しまた出力位
相信号２９から出力クロック信号２８を生成することに
ついては、無限インパルス応答フィルタ１４の説明の後
に詳細に述べる。後で詳細に述べるように、位相出力信
号２９は、出力クロック信号２６に比べて緩やかに位相
調整された出力クロック信号２８を与える。無限インパ
ルス応答フィルタ１４の入力位相信号２７に対して利得
装置１６で乗算する。利得装置１６が与える利得は１−
Ｋに等しい。ただし、Ｋは０と１の間の数である。

【００１５】利得装置１６の出力は加算装置１８に入
る。加算装置１８の第２入力は利得装置２２から入る。
利得装置２２の利得はＫに等しい。ただし、Ｋは０と１
の間の数である。利得装置２２への入力は出力位相信号
２９からのフィードバック信号である。加算装置１８の
出力は遅延装置２０に入る。遅延装置２０は出力クロッ
ク信号２６と２８の周期に等しい時間だけその入力を遅
らせる。次の表は、時刻ｔ＝２に入力位相信号２７が０
から１まで階段状に変化したとき、無限インパルス応答
フィルタ１４が出力位相信号２９に与える影響を示す。
次の表では、Ｋの値として０．７５を用いた。

【００１６】

【表１】

【００１７】無限インパルス応答フィルタ１４は時刻ｔ
に、（１−Ｋ）ｘ（入力位相信号２７）＋Ｋｘ（時刻ｔ
−１の出力位相信号２９）＝０．２５＋０．７５ｘ（時
刻ｔ−１の出力位相信号２９）に等しい出力位相信号２
９を作る。この表に示すように、入力位相信号２７が０
から１に移行すると、無限インパルス応答フィルタは０
から１に緩やかに変化する出力位相信号２９を出す。こ
の緩やかな変化は、再循環遅延同期ループ１２から生じ
る短期の位相の不連続を滑らかにする、望ましい変化で
ある。

【００１８】上に述べたように、再循環遅延同期ループ
１２は出力クロック信号２６を作り、無限インパルス応
答フィルタ１４は位相入力信号２７を受ける。位相入力
信号２７は、時間位相変換器３０により出力クロック信
号２６から生成される。時間位相変換器３０は加算装置
２１と理想クロック２３を含む。理想クロック２３は出
力クロック信号２６と同じ周波数を有するクロック信号
を作り、再循環遅延同期ループ１２の上述の動作に起因
する位相の不連続には影響されない。加算装置２１は理
想クロック２３と出力クロック２６を受けて入力位相信
号２７を作り、これを無限インパルス応答フィルタ１４
に与える。図３と図４に関連して述べるように、この発
明は出力クロック信号２６に直接作用して無限インパル
ス応答フィルタ１４などの無限インパルス応答フィルタ
の効果を作るものであって、無限インパルス応答フィル
タ１４で操作するために出力クロック信号２６を位相信
号に変換することは必要ない。

【００１９】同様に、無限インパルス応答フィルタ１４
の出力位相信号２９は位相信号であり、出力クロック信
号２８はクロック信号である。位相時間変換器３２は出
力位相信号２９を出力クロック信号２８に変換する。ま
た後で詳細に説明するように、この発明は、必ずしも出
力クロック信号２６を位相信号２７に変換することなし
に、出力クロック信号２６を出力クロック信号２８に変
換し、位相信号２７を濾波して出力位相信号２９を作
り、出力位相信号２９を時間信号２８に変換することを
意図したものである。

【００２０】図２は図１に示した事後濾波方式の再循環
遅延同期ループ１０を示すブロック図であって、図１に
示した再循環遅延同期ループ１２と無限インパルス応答
フィルタ１４の詳細である。図のように、再循環遅延同
期ループ１０は分割器４０と、マルチプレクサ４２と、
第２分割器４４と、ラッチ４６と、第１遅延装置４８
と、制御装置５０と、第２遅延装置５２と、位相検出器
５４を含む。

【００２１】分割器４０は入力クロック信号２４を受け
て入力クロック信号２４の周波数を整数ｎで分割し、入
力クロック信号２４の周波数の１/ ｎの周波数を有する
出力を出す。この出力はマルチプレクサ４２の１入力と
して入る。マルチプレクサ４２は、分割器４０の出力か
または０を出力してラッチ４６のセット入力に与える。
分割器４０の出力として初期状態「１」がマルチプレク
サ４２に入ると、マルチプレクサ４２が分割器４０から
受けた立上がり端はセットラッチ４６に立上がり端とし
て入り、更に遅延装置４８に立上がり端が入る。遅延装
置４８によりその入力は所定の時間遅れる。遅延装置４
８の出力は、τ遅延時間の後にラッチ４６のリセット入
力に入る。この入力によりラッチ４６はリセットされる
ので、遅延装置４８と分割器４４の入力はローにセット
される。遅延装置４８の出力は遅延装置５２にも入る。

【００２２】２遅延時間の後、マルチプレクサ４２は遅
延装置５２の出力から第２入力に「１」を受けて、ラッ
チ４６の出力を高レベルにセットし、これが遅延装置４
８に入る。この過程はｍサイクルの間起こり、これを分
割器４４がカウントする。ｍサイクルの後、分割器４０
の出力は再び高に変わる。この立上がり端で分割器４０
の出力はラッチ４６の出力の立上がり端と揃う。

【００２３】再循環遅延同期ループ１２は遅延装置４８
と５２を用いて出力信号２６を全体で１クロックサイク
ル遅らせて、出力クロック信号２６と基準クロック信号
２４を同相にする。位相検出器５４は制御装置５０と共
に遅延装置４８と５２を調整して適当な遅れを与え、出
力クロック信号２６をラッチ４６の出力より出力クロッ
ク信号２６の１周期遅らせる。しかし位相検出器５４と
制御装置５０が遅延装置４８と５２による遅れを調整す
るまで、再循環遅延同期ループ１２はラッチ４６の出力
を遅らせて（これにより出力クロック信号２６も遅れ
る）、分割器４０の出力の立上がり端とラッチ４６の出
力の立上がり端を揃える。再循環遅延同期ループ１２の
動作の更に詳細な説明は、上に引用した「ディジタルＣ
ＭＯＳ標準セルを用いた移動式クロック乗算発生器」に
述べられている。

【００２４】ラッチ４６の出力の立上がり端を遅らせて
入力クロック２４の立上がり端に一致させると、再循環
遅延同期ループ１２が出力クロック信号２６を基準クロ
ック信号２４に「同期」させる前に、出力クロック信号
２６の位相は基準クロック２４のクロック周期毎に不連
続になる。このように、出力クロック信号２６の周波数
は基準クロック２４のクロック信号毎に不連続になる。
この不連続が大きすぎると、出力クロック信号２６を用
いる回路に問題が生じる。このような問題を避けるため
に、出力クロック信号２６を無限インパルス応答フィル
タ１４で濾波する。

【００２５】上に述べたように、無限インパルス応答フ
ィルタ１４は出力クロック信号２８を生成する。これは
出力クロック信号２６の位相を１サイクル内に調整する
のではなく、一般に出力クロック信号２６の位相を多数
のサイクルにわたって調整して、位相が大幅にずれるこ
とを防ぐ。

【００２６】時間位相変換器３０と、無限インパルス応
答フィルタ１４と、位相時間変換器３２の組合せの例を
図２に装置７０で示す。装置７０は、加算および利得装
置６８と遅延装置２０' を含む。遅延装置２０’はその
入力を出力クロック信号２８の１クロックサイクルだけ
遅らせる。遅延装置２０' は、マルチプレクサ６０と、
ラッチ６２と、第１遅延装置６４と、第２遅延装置６６
を含む。遅延装置２０’の動作は、図３に関連して記載
されている。

【００２７】加算および利得装置６８は、時間位相変換
器３０と、位相時間変換器３１と、時間位相変換器３３
を含む。位相時間変換器３１は位相時間変換器３２と同
様であり、時間位相変換器３３は時間位相変換器３０と
同様である。加算および利得装置６８は時間位相変換器
３０と、無限インパルス応答フィルタ１４と、位相時間
変換器３２の概念的表現である。これらの装置の機能の
実際を図３に示す。

【００２８】図３は、この発明の１つの実施の形態の事
後濾波方式の再循環遅延同期ループ２１０を示すブロッ
ク図である。この実施の形態では、加算および利得装置
６８は出力ノード９３と９５を接続した１対のインバー
タ９８と１００を含む。インバータ９８はｐチャンネル
電界効果トランジスタ９０とｎチャンネル電界効果トラ
ンジスタ９２を含む。しかし他の適当な種類のデバイス
を用いてもよい。インバータ１００はｐチャンネル電界
効果トランジスタ９４とｎチャンネル電界効果トランジ
スタ９６を含む。しかし他の適当な種類のデバイスを用
いてもよい。トランジスタ９０と９２のドレンを接続し
てインバータ９８の出力ノード９３を形成し、またトラ
ンジスタ９４と９６のドレンを接続してインバータ１０
０の出力ノード９５を形成する。トランジスタ９０と９
２のゲートは入力として出力クロック信号２６をそれぞ
れ受ける。トランジスタ９４と９６のゲートは入力とし
てクロック出力信号２８をそれぞれ受ける。遅延装置２
０' は入力として出力ノード９３と９５の電圧を受け
る。図に示すように、トランジスタ９０の幅と長さの比
は２．８/ ０．６であり、トランジスタ９２の幅と長さ
の比は１．４/ ０．６である。トランジスタ９４の幅と
長さの比は４/ ０．６であり、トランジスタ９６の幅と
長さの比は２/ ０．６である。トランジスタ９０，９
２，９４，９６の幅と長さの比によりインバータ９８と
１００の利得が決まる。インバータ９８と１００の特定
の構成を示したが、トランジスタ９０，９２，９４，９
６が別の利得を有することを含めて、別の適当な構成で
実現してよい。

【００２９】加算および利得装置６８の動作は次の通り
である。出力クロック信号２６と出力クロック信号２８
が同時に入力ノード８９と９１に到達した場合は、加算
および利得装置６８は単一インバータとして動作する。
したがって、出力クロック信号２６と２８が共にハイの
場合は、トランジスタ９０と９４はＰＭＯＳデバイスで
あってゲート・ソース電圧が０なので導通しない。逆
に、トランジスタ９２と９６はＮＭＯＳデバイスであっ
てゲート・ソース電圧が正なので導通する。このよう
に、トランジスタ９０と９４が導通しないのでインバー
タ９８にもインバータ１００にも電流は流れない。しか
し、出力ノード９３と９５は高電圧から低電圧に向けて
放電を開始して、最終的に低電圧になる。このように、
入力ノード８９と９１が高電圧を受けると、インバータ
９８と１００はノード９３と９５に低出力電圧を出す。

【００３０】逆に、出力クロック信号２６と出力クロッ
ク信号２８が同時に入力ノード８９と９１に到達して共
にローの場合は、トランジスタ９０と９４はＰＭＯＳデ
バイスであってゲート・ソース電圧が負なので導通す
る。更に、トランジスタ９２と９６はＮＭＯＳデバイス
であってゲート・ソース電圧が０なので導通しない。こ
のように、トランジスタ９２と９６が導通しないのでイ
ンバータ９８にもインバータ１００にも電流は流れな
い。しかし、出力ノード９３と９５は低電圧から高電圧
に向けて充電を開始する。このように、入力ノード８９
と９１が低電圧を受けると、インバータ９８と１００は
ノード９３と９５に高出力電圧を出す。

【００３１】しかし出力クロック信号２６と出力クロッ
ク信号２８が同時に到着しない場合は、インバータ９８
と１００は出力クロック信号２８を遅らせまたは進める
出力電圧をノード９３と９５に出す。これにより出力ク
ロック信号２６の位相の階段状の移行（再循環遅延同期
ループ１２により与えられる位相の不連続など）は多数
のクロックサイクルにわたって滑らかになり、出力クロ
ック信号２６と出力クロック信号２８は揃う。出力クロ
ック信号２６が入力ノード８９に到着する前に出力クロ
ック信号２８が入力ノード９１に到着した場合、出力ク
ロック信号２８が高い値であるとすれば、トランジスタ
９４は非導通になり、トランジスタ９６は導通になる。
トランジスタ９４が導通せずにトランジスタ９６が導通
すると、出力ノード９５は高電圧から低電圧に向けて放
電する。しかし出力クロック信号２８は出力クロック信
号２６より前に到着したので、この時点ではトランジス
タ９０は引き続き導通し、トランジスタ９２は引き続き
導通しない。トランジスタ９０が導通してノード９３は
充電されて高電圧になっているので、ノード９５の低電
圧への放電はやや遅れる。出力クロック信号２６が入力
ノード８９に到達してこれが高電圧であると、トランジ
スタ９０は非導通になり、トランジスタ９２は導通にな
って、出力ノード９３は高電圧から低電圧に向けて放電
する。ノード９３と９５の高電圧から低電圧への放電が
遅れるので、出力クロック信号２８は出力クロック信号
２６より遅れる。

【００３２】逆に、出力クロック信号２６の低から高へ
の移行がノード８９に到達した後に出力クロック信号２
８のローからハイへの移行がノード９１に到達した場合
は、出力クロック信号２８は出力クロック信号２６より
早くなる。出力クロック信号２８のローからハイへの移
行がノード９１に到達する前に出力クロック信号２６の
ローからハイへの移行がノード８９に到達するので、ノ
ード９３はトランジスタ９４が非導通になる前に放電を
開始する。したがって、トランジスタ９４が非導通にな
るまでノード９３と９５が放電を開始しない場合に比べ
て、ノード９３と９５は早く低電圧に向けて放電する。
このように出力ノードの電圧が前の場合より早く移行す
るので、出力クロック信号２８は出力クロック信号２６
に対して早くなる。

【００３３】ノード９３と９５の出力電圧は遅延装置２
０' に入る。遅延装置２０’は、上述のマルチプレクサ
４２と、ラッチ４６と、遅延装置４８と遅延装置５２に
より生じる遅れに等しい時間だけノード９３と９５の電
圧を遅らせる。遅延装置２０' は出力２８を出す。出力
２８は出力クロック信号として出力され、またインバー
タ１００のノード９１にフィードバックされる。このよ
うに、インバータ１００はクロック信号２８の値を入力
としてノード９１に受ける。これは無限インパルス応答
フィルタ１４内の遅延装置２０に相当する。クロック信
号２８がローからハイに移行する度に、加算および利得
装置６８はノード９３と９５の出力電圧を遅らせまたは
早めて、出力クロック信号２６と２８の位相を次第に近
付ける。このように、再循環遅延同期ループ１２がクロ
ック信号２６の位相を階段状に移行させた場合は、加算
および利得装置６８と遅延装置２０’は出力クロック信
号２６の位相の無限インパルス応答フィルタとして動作
し、出力クロック信号２６の位相の階段状の変化の効果
を多数のクロックサイクルにわたって拡散させて、出力
クロック信号２８を作る。

【００３４】図４は、この発明の別の実施の形態の事後
濾波方式の再循環遅延同期ループ３１０を示すブロック
図である。図４に示す事後濾波方式の再循環遅延同期ル
ープ３１０は図３に示す事後濾波方式の再循環遅延同期
ループ２１０に似ているが、異なる点は加算および利得
装置１６８内のトランジスタ１０１、１０２，１０４，
１０６の利得が異なることである。図に示すように、ト
ランジスタ１０４の幅と長さの比は８/ ０．６であり、
トランジスタ１０６の幅と長さの比は４/ ０．６であ
り、トランジスタ１０１の幅と長さの比は２．８/ ０．
６であり、トランジスタ１０２の幅と長さの比は１．４
/ ０．６である。このように、インバータ１９９はイン
バータ１９８とインバータ９８より相対的に強い。イン
バータ１９９は出力クロック信号２８を入力として受け
るので、加算および利得装置１６８の構成は無限インパ
ルス応答フィルタ１４に対応し、そのＫの値は加算およ
び利得装置６８のＫの値より大きい。Ｋの値の違いが再
循環遅延同期ループ２１０と３１０に与える影響を図５
に示す。

【００３５】図５は、図３と図４の加算および利得装置
６８と１６８内のフィードバック量の違いの効果を示
す、時間に対する位相誤差のグラフ１１０である。図５
の中の図３と指定した曲線は、出力クロック信号２８の
約３サイクルにわたって起こる、出力信号２８の位相誤
差のかなり速い移行を示す。これに対して、図５の中の
図４と指定した曲線は、出力クロック信号２８の約７サ
イクルにわたって起こる、位相誤差のやや緩やかな移行
を示す。図４と指定した曲線で示す位相誤差のやや緩や
かな変化は、加算および利得装置６８に比べてフィード
バック量が大きな加算および利得装置１６８に対応す
る。

【００３６】図６は出力クロック信号２６と出力クロッ
ク信号２８の時間に対する電圧のグラフ８０であって、
出力クロック信号２６に位相の不連続が発生すること
と、この発明の教示によりこの不連続を時間と共に吸収
する様子を示す。番号８２の曲線は出力クロック信号２
６の供給電圧を表す。図に示すように、約１００ナノ秒
のときに曲線８２に外乱が発生し、出力クロック信号２
６に位相外乱を生じさせる。この外乱は再循環遅延同期
ループ１２から生じた位相外乱に相当する。約１１０ナ
ノ秒のとき（番号８４で示す）、出力クロック信号２８
は緩やかに出力クロック信号２６と同相になるように戻
り始め、出力クロック信号２６の位相の急激な変化を遅
らせて、位相がより緩やかに調整された出力クロック信
号２８を作る。出力クロック信号２６と出力クロック信
号２８は約１３６ナノ秒（番号８６で示す）のときに実
質的に揃う。

【００３７】図７Ａは、理想的なクロックに対する出力
クロック信号２６の位相誤差のジッタを示すグラフであ
る。図７Ｂは、理想的なクロックに対する出力クロック
信号２８の位相誤差のジッタを示すグラフである。図７
Ａに示すように、理想クロックに対する出力クロック信
号２６の位相誤差は振幅が変化するランダム雑音を有す
る。しかし番号４００で示す線で、約２．５ｘ１０ ^-10
から−０．５ｘ１０^{-1 0} への大きな階段状の位相誤差が
起こる。出力クロック信号２６の位相誤差がこのように
大きくジャンプするのは、再循環遅延同期ループ１２が
基準クロック２４のクロックサイクル毎に階段状の移相
を生成するからである。位相誤差の同様なジャンプが線
４１０の近くでも現れている。これに対して、出力信号
２８には位相誤差の大きなジャンプが含まれない。これ
は、加算および利得装置６８と遅延装置２０' が位相の
階段状の変化を滑らかにして、図７Ｂに示す線５００で
も線５１０でも位相誤差を緩やかに移行させるからであ
る。

【００３８】この発明の教示による事後濾波方式の再循
環遅延同期ループ（事後濾波方式の再循環遅延同期ルー
プ２１０など）は多くの応用に用いることができる。こ
の事後濾波方式の再循環遅延同期ループが特に適してい
る応用の一例は、ディスク駆動の大容量記憶装置内の時
間軸発生器である。例えば、この時間軸発生器はディス
ク駆動の大容量記憶装置の読取りチャンネル上に形成さ
れる。図８と図９は、この発明の教示に従う事後濾波方
式の再循環遅延同期ループをディスク駆動の大容量記憶
装置に用いた例を示す。

【００３９】図８はディスク駆動の大容量記憶装置６３
０のブロック図であって、読取り動作中にデータを検索
しまた書込み動作中にデータを記憶するのに用いられ
る。ディスク駆動の大容量記憶装置６３０はホスト６３
２とインターフェイスし、読み取り、書き込み中にデジ
タルデータを交換する。ディスク駆動の大容量記憶装置
６３０は、ディスク/ ヘッド組立体６１２、前置増幅器
６１４、同期標本化データ（ＳＳＤ）チャンネル６１
０、制御回路６１１を含む。ディスク/ ヘッド組立体６
１２と前置増幅器６１４はデータを磁気的に記憶するの
に用いられる。ＳＳＤチャンネル６１０と制御回路６１
１は、ディスク/ ヘッド組立体６１２と交換中のデータ
を処理し、またディスク駆動の大容量記憶装置６３０の
種々の動作を制御するのに用いられる。ホスト６３２
は、制御回路６１１を経てディスク駆動の大容量記憶装
置６３０とディジタルデータを交換する。

【００４０】ディスク/ ヘッド組立体６１２は、多数の
回転する磁気ディスクすなわち磁気プラッタを含み、磁
気プラッタ上の磁気の移行で表されるデータを記憶す
る。ディスク/ ヘッド組立体６１２の読取り／書込みヘ
ッドを用いて磁気プラッタの各面にデータを記憶しまた
検索する。読取り／書込みヘッドは、磁気抵抗ヘッドな
どの任意の数の読取り／書込みヘッドでよい。前置増幅
器６１４はディスク/ ヘッド組立体６１２の読取り／書
込みヘッドとＳＳＤチャンネル６１０の間のインターフ
ェースであって、必要に応じてアナログデータ信号を増
幅する。

【００４１】ＳＳＤチャンネル６１０は、読取りおよび
書込み動作中にアナログデータ信号をディスク/ ヘッド
組立体６１２と交換し、またデータ／パラメータ経路６
１３を通して制御回路６１１とディジタル信号を交換す
る。ＳＳＤチャンネル６１０は書込みチャンネル６１６
と、読取りチャンネル６１８と、サーボ回路６２０と、
パラメータメモリ６２２を含む。ＳＳＤチャンネル６１
０は単一の集積回路で、または複数の集積回路で実現し
てよい。

【００４２】書込み動作中は、書込みチャンネル６１６
はデータ／パラメータ経路６１３を通してディジタルデ
ータを並列書式で制御回路６１１から受ける。ディジタ
ルデータは記憶用に符号化されてディスク/ ヘッド組立
体６１２に与えられる。書込みチャンネル６１６は、レ
ジスタと、スクランブラと、エンコーダと、プリコーダ
と、並直列変換回路と、書込み事前補償回路（write pr
ecompensation circuit ）を含んでよい。書込みチャン
ネル６１６の動作とタイミングは位相同期ループ装置に
より制御される。

【００４３】読取り動作中は、読取りチャンネル６１８
は前置増幅器６１４を通してディスク/ ヘッド組立体６
１２からアナログデータ信号を受ける。読取りチャンネ
ル６１８はアナログデータ信号を調整し、検出し、復号
し、書式化して、最終的にデータ／パラメータ経路６１
３を通して対応するディジタルデータ信号を並列書式で
制御回路６１１に与える。読取りチャンネル６１８につ
いては図９に関連して詳細に説明する。

【００４４】制御回路６１１は、ディスク駆動の大容量
記憶装置６３０の種々の動作を制御し、またディジタル
データをＳＳＤチャンネル６１０とホスト６３２の間で
交換するのに用いられる。制御回路６１１はマイクロプ
ロセッサ６２８（ディジタル信号プロセッサ（ＤＳＰ）
で実現してよい）と、ディスク制御６２４と、ランダム
アクセスメモリ（ＲＡＭ）６２６と、リードオンリーメ
モリ（ＲＯＭ）６２９を含む。マイクロプロセッサ６２
８と、ディスク制御６２４と、ＲＡＭ６２６と、ＲＯＭ
６２９とでディスク駆動の大容量記憶装置６３０に制御
および論理機能を与え、データをホスト６３２から受け
て記憶し、後で検索してホスト６３２に戻す。ＲＯＭ６
２９は、マイクロプロセッサ６２８がディスク駆動の大
容量記憶装置６３０を駆動し制御するのに用いる事前ロ
ードされたマイクロプロセッサ命令を記憶する。またＲ
ＯＭ６２９は、起動時にパラメータメモリ６２２に供給
される動作パラメータを記憶する。ＲＡＭ６２６は、書
込み動作のためのディジタルデータを記憶し、また読取
り動作により生成されたディジタルデータを記憶する。
ディスク制御６２４は種々の論理回路とバス調停回路を
含み、ディスク駆動の大容量記憶装置６３０とホスト６
３２を正しくインターフェースし、また制御回路６１１
とＳＳＤチャンネル６１０を内部でインターフェースす
る。回路の実際に従って、適当な種類の回路をディスク
制御６２４に用いてよい。また制御回路６１１はディス
ク駆動の大容量記憶装置６３０の種々の制御および可能
信号を生成する。

【００４５】図９は、この発明の１つの実施の形態に従
う事後濾波方式の再循環遅延同期ループ２１０を含む、
読取りチャンネル６１８の一例を示す。図９に示す読取
りチャンネル６１８の実現は読取りチャンネルの単なる
１つの実施の形態であって、この発明は読取りチャンネ
ルのいかなる特定の種類または装置にも限定されない。

【００４６】１つの実施の形態である図９の読取りチャ
ンネル６１８は、可変利得増幅器（ＶＧＡ）６４２と、
自動利得制御回路（ＡＧＣ）６４４と、フィルタ６４６
と、標本化回路６４８と、位相同期ループ（ＰＬＬ）６
５０と、離散的信号等化器６５２と、検出器６５４と、
読取りチャンネル６１８の時間軸発生器として用いる再
循環遅延同期ループ２１０を含む。読取りチャンネル６
１８のこれらの各部により、読取り動作中に前置増幅器
６１４とディスク/ ヘッド組立体６１２から読取り信号
を受けて処理し、これに応じて外部へのディジタルデー
タ信号を生成する。

【００４７】読取りチャンネル６１８は読取り信号をＶ
ＧＡ６４２に受ける。ＶＧＡ６４２はＡＧＣ６４４の制
御により信号を増幅して、増幅された読取り信号を生成
する。ＶＧＡ６４２はＡＧＣ６４４と共に動作して、適
当な増幅すなわち利得をアナログ読取り信号に与える。
ＡＧＣ６４４はフィルタ６４６の出力からフィードバッ
ク信号を受け、ＶＧＡ６４２が読取り信号に与える増幅
すなわち利得を調整する。

【００４８】増幅された読取り信号は、ＶＧＡ６４２か
らフィルタ６４６に与えられて更に処理される。１つの
実施の形態では、フィルタ６４６は信号を濾波して望ま
しくない高周波雑音を除去する（すなわち低域フィルタ
として実現される）。またフィルタ６４６は振幅増幅を
含む波形整形を行なう。例えば、フィルタ６４６はＧｍ
/ Ｃ構成要素を用いて設計された連続時間７次フィルタ
でよい。フィルタ６４６の遮断周波数と増幅はプログラ
ム可能でよい。フィルタ６４６で濾波された読取り信号
は標本化回路６４８に入る。

【００４９】標本化回路６４８はフィルタ６４６からの
濾波された読取り信号を標本化して、離散値を有する離
散的読取り信号を生成する。標本化回路６４８は濾波さ
れた読取り信号を連続時間から離散時間に変換する。濾
波された読取り信号の標本化は、ディスク/ ヘッド組立
体６１２の磁気媒体すなわち記憶媒体上に記憶された種
々の磁気的移行に対応する時刻に同期して行なわれる。
これらの磁気的移行はディスク/ ヘッド組立体６１２上
に記憶さデータに対応する。標本化回路６４８は信号を
標本化して、次の標本化が起こるまでこの値を保持す
る。

【００５０】ＰＬＬ６５０は標本化回路６４８に、標本
化回路６４８が濾波された読取り信号を標本化して保持
するタイミングを制御するための標本化クロックすなわ
ち標本化信号を与える。離散的読取り信号の各離散値は
標本化回路６４８が信号を標本化した時刻の濾波された
読取り信号の値すなわち振幅に相当する。標本化回路６
４８はサンプルホールド回路（円形サンプルホールド回
路など）として実現してよく、時間シーケンスを離散的
信号等化器６５２に多重送信して、正しい時間シーケン
ス値を離散的信号等化器６５２に与える。

【００５１】離散的信号等化器６５２は標本化回路６４
８から離散的読取り信号を受けて、ディスク/ ヘッド組
立体６１２上の磁気的移行に対応する離散的レベルを有
する等化された読取り信号を生成する。離散的信号等化
器６５２はアナログ無限インパルス応答フィルタで実現
してよい。離散的読取り信号は検出器６５４のターゲッ
ト機能に等化される。

【００５２】検出器６５４は離散的信号等化器６５２か
ら離散的読取り信号を受け、この信号を分析して、ディ
スク/ ヘッド組立体６１２上に記憶されているデータに
対応する外部へのディジタル信号を生成する。１つの実
施の形態では、検出器６５４はビタビアルゴリズムを実
現する最尤検出器すなわちビタビ検出器でよい。図９に
示していないが、読取りチャンネル６１８は、外部への
ディジタル信号とバス６２２を正しくインターフェース
する同期検出器回路と直並列変換回路も含んでよい。

【００５３】可変利得増幅器６４２と、標本化回路６４
８と、離散的信号分析器６５２と、検出器６５４と、Ｐ
ＬＬ６５０が正しく機能するにはそれぞれクロック信号
を必要とする。図９に示すように、この発明ではＶＧＡ
６４２と、標本化回路６４８と、離散的信号分析器６５
２と、検出器６５４と、ＰＬＬ６５０は、事後濾波方式
の再循環遅延同期ループ２１０からクロック信号をそれ
ぞれ受ける。事後濾波方式の再循環遅延同期ループ２１
０は、急激な移相ではなく移相が数サイクルにわたって
拡散された出力信号（出力信号２８など）を作るので、
読取りチャンネル６１８で動作するデバイスは従来の大
容量記憶装置より外乱が少ない。

【００５４】この発明とその利点を詳細に説明したが、
特許請求の範囲に規定されているこの発明の精神と範囲
から逸れない種々の変更や代替を行なうことが可能であ
る。

【００５５】以上の説明に関して更に以下の項を開示す
る。 （１）クロック信号生成装置であって、基準クロック信
号を受け、出力クロック信号を作り、前記基準クロック
信号に対する前記出力クロック信号の相対位相を調整し
て前記出力クロック信号と前記基準クロック信号を揃え
る、再循環遅延同期ループと、前記出力クロック信号を
受け、前記出力クロック信号の全ての移相を前記出力ク
ロックの複数のサイクルにわたって濾波して調整された
出力クロック信号を作る、位相フィルタ、を備える、ク
ロック信号生成装置。

【００５６】（２）前記位相フィルタは、前記出力クロ
ック信号とフィードバッククロック信号を受けて中間の
調整された出力クロック信号を生成する、加算および利
得装置と、前記中間の調整された出力クロック信号を受
け、前記中間の調整された出力クロック信号を遅らせて
前記調整されたクロック信号を作る、遅延装置、を備え
る、第１項に記載のクロック信号生成装置。 （３）前記位相フィルタは、前記出力クロック信号を受
ける入力と、出力とを有する、第１インバータと、前記
調整された出力クロック信号を受ける入力と、出力を有
する、第２インバータ、を備え、前記第１インバータの
出力と前記第２インバータの出力とを接続して前記中間
出力クロック信号を生成する、第１項に記載のクロック
信号生成装置。

【００５７】（４） 前記遅延装置は、前記中間の調整
された出力クロック信号を前記中間の調整された出力ク
ロック信号の１周期だけ遅らせて前記調整された出力ク
ロック信号を作る、第２項記載のクロック信号生成装
置。 （５） 前記再循環遅延同期ループは、基準クロック信
号の位相と前記出力クロック信号の位相を比較する位相
比較器と、受信信号を遅らせる１対の可変遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位
相に基づいて前記遅延要素の遅れを制御し、前記遅延要
素の遅れを調整して前記基準クロック信号と前記出力ク
ロック信号を揃える、制御装置、を備える、第１項に記
載のクロック信号生成装置。

【００５８】（６） 前記位相フィルタは、前記出力ク
ロック信号と前記調整された出力クロック信号を受けて
中間の調整された出力クロック信号を生成する、加算お
よび利得装置と、前記中間の調整された出力クロック信
号を受け、前記中間の調整された出力クロック信号を遅
らせて前記調整されたクロック信号を作る、遅延装置、
を備え、前記遅延装置は、前記可変遅延要素と同じ遅れ
を有する１対の遅延装置を含む、第５項に記載のクロッ
ク信号生成装置。 （７） 前記出力クロック信号を前記基準クロック信号
のクロック信号毎に１回遅らせて前記出力信号と前記基
準クロック信号を揃えるためのラッチを更に備える、第
５項に記載のクロック信号生成装置。

【００５９】（８） クロック信号生成装置であって、
基準クロック信号を受け、出力クロック信号を作り、前
記基準クロック信号に対する前記出力クロック信号の位
相を調整して前記出力クロック信号と前記基準クロック
信号を揃える、再循環遅延同期ループであって、前記基
準クロック信号と前記出力クロック信号の相対位相を比
較する位相比較器と、受信信号を遅らせる少なくとも１
個の遅延要素と、前記基準クロック信号と前記出力クロ
ック信号の相対位相に基づいて前記少なくとも１個の遅
延要素の遅れを制御し、前記遅延要素の遅れを調整して
前記基準クロック信号と前記出力クロック信号を揃え
る、制御装置、を備える再循環遅延同期ループと、前記
出力クロック信号を受け、前記出力クロック信号の全て
の移相を前記出力クロックの複数のサイクルにわたって
濾波して調整された出力クロック信号を作る、位相フィ
ルタであって、前記出力クロック信号とフィードバック
クロック信号を受けて中間の調整された出力クロック信
号を生成する、加算および利得装置と、前記中間の調整
された出力クロック信号を受け、前記中間の調整された
出力クロック信号を遅らせて前記調整されたクロック信
号を作る、遅延装置、を備える位相フィルタ、を備え
る、クロック信号生成装置。

【００６０】（９） 前記加算および利得装置は、前記
出力クロック信号を受ける入力と、出力とを有する、第
１インバータと、前記調整された出力クロック信号を受
ける入力と、出力とを有する、第２インバータ、を備
え、前記第１インバータの出力と前記第２インバータの
出力とを接続して前記中間出力クロック信号を生成す
る、第８項に記載のクロック信号生成装置。 （１０） 前記遅延装置は前記再循環遅延同期ループ内
の前記少なくとも１個の遅延要素と同じ遅れを有する少
なくとも１個の遅延要素を備える、第９項に記載のクロ
ック信号生成装置。

【００６１】（１１） 前記再循環遅延同期ループは、
前記出力クロック信号を前記基準クロック信号のクロッ
ク信号毎に１回遅らせて前記出力信号と前記基準クロッ
ク信号を揃えるためのラッチを更に備える、第８項に記
載のクロック信号生成装置。 （１２） 前記再循環遅延同期ループは、前記位相比較
器と、少なくとも１個の遅延装置と、ラッチと、制御装
置と共に動作する分割器を更に備え、前記出力信号が前
記入力信号の倍数の周波数を有するようにする、第１１
項に記載のクロック信号生成装置。 （１３） 前記加算および利得装置は中間の調整された
出力クロック信号を生成し、前記出力クロック信号に対
するその位相差は前記調整された出力クロック信号と前
記フィードバック信号の位相差より小さい、第８項に記
載のクロック信号生成装置。

【００６２】（１４） クロック信号を生成する方法で
あって、再循環遅延同期ループからクロック信号を受
け、前記再循環遅延同期ループからの周期的な出力信号
を濾波して、前記再循環遅延同期ループの出力信号内の
全ての移相を前記出力クロック信号の少なくとも２周期
にわたって拡散させて、濾波された出力信号を作る、こ
とを含む、クロック信号を生成する方法。 （１５） 周期的な出力信号を濾波するステップは、前
記周期的な出力信号の複数のサイクルの各々の間に、前
記周期的な出力信号を前記移相の大きさより小さい大き
さの時間遅らせて、濾波された出力信号を作ることを含
む、第１４項に記載のクロック信号を生成する方法。

【００６３】（１６） 前記周期的な出力信号を遅らせ
る前記ステップは、前記周期的な出力信号の複数の各サ
イクルを前記複数のクロックサイクル毎に十分短い時間
遅らせてゼロに近づけて、濾波された出力信号を作るこ
とを含む、第１５項に記載のクロック信号を生成する方
法。 （１７） 周期的な出力信号を濾波するステップは、前
記周期的な出力信号の複数の各サイクルの発生を、前記
移相の大きさより小さい大きさの時間早めて、濾波され
た出力信号を作ることを含む、第１４項に記載のクロッ
ク信号を生成する方法。

【００６４】（１８） 複数の各サイクルの発生を早め
る前記ステップは、前記周期的な出力信号の複数の各サ
イクルの発生を複数のクロックサイクル毎に十分短い時
間早めてゼロに近づけて、濾波された出力信号を作るこ
とを更に含む、第１７項に記載のクロック信号を生成す
る方法。 （１９） 周期的な出力信号を濾波するステップは、出
力を第２インバータの出力に接続する第１インバータに
前記周期的な出力信号を与え、部分的に濾波された出力
信号を表すフィードバック信号を前記第２インバータに
与えて前記濾波された出力信号を作る、ステップを含
む、第１４項に記載のクロック信号を生成する方法。 （２０） フィードバック信号を与える前記ステップ
は、前記周期的な出力信号との位相差が次第に小さくな
るフィードバック信号を与えることを含む、第１４項に
記載のクロック信号を生成する方法。

【００６５】（２１） 大容量記憶ディスク駆動装置で
あって、データを磁気的に記憶するディスク/ ヘッド組
立体と、ホストとディジタルデータを交換する制御回路
と、前記ディスク／ヘッド組立体からアナログデータを
受けて前記制御回路とディジタルデータを交換するデー
タチャンネル、を備え、前記データチャンネルは、読取
り動作中に前記ディスク／ヘッド組立体から読取り信号
を受けて処理してこれに応じて外部へのディジタルデー
タ信号を生成する読取りチャンネルを備え、前記読取り
チャンネルは前記読取りチャンネルが用いる調整された
出力クロック信号を作る事後濾波方式の再循環遅延同期
ループを備え、前記事後濾波方式の再循環遅延同期ルー
プは、基準クロック信号を受け、出力クロック信号を作
り、前記基準クロック信号に対する前記出力クロック信
号の相対位相を調整して前記出力クロック信号と前記基
準クロック信号を揃える、再循環遅延同期ループと、前
記出力クロック信号を受け、前記出力クロック信号の全
ての移相を前記出力クロック信号の複数のサイクルにわ
たって濾波して前記調整された出力クロック信号を作
る、位相フィルタ、を備える、大容量記憶ディスク駆動
装置。

【００６６】（２２） 前記位相フィルタは、前記出力
クロック信号とフィードバッククロック信号を受けて中
間の調整された出力クロック信号を生成する、加算およ
び利得装置と、前記中間の調整された出力クロック信号
を受け、前記中間の調整された出力クロック信号を遅ら
せて前記調整されたクロック信号を作る、遅延装置、を
備える、第２１項に記載の大容量記憶ディスク駆動装
置。 （２３） 前記位相フィルタは、前記出力クロック信号
を受ける入力と、出力とを有する、第１インバータと、
前記調整された出力クロック信号を受ける入力と、出力
とを有する、第２インバータ、を備え、前記第１インバ
ータの出力と前記第２インバータの出力とを接続して前
記中間出力クロック信号を生成する、第２１項に記載の
大容量記憶ディスク駆動装置。

【００６７】（２４） 前記遅延装置は、前記中間の調
整された出力クロック信号を前記中間の調整された出力
クロック信号の１周期だけ遅らせて前記調整されたクロ
ック信号を作る、第２２項に記載の大容量記憶ディスク
駆動装置。 （２５） 前記再循環遅延同期ループは、基準クロック
信号の位相と前記出力クロック信号の位相を比較する位
相比較器と、受信信号を遅らせる１対の可変遅延要素
と、前記基準クロック信号と前記出力クロック信号の相
対位相に基づいて前記遅延要素の遅れを制御し、前記遅
延要素の遅れを調整して前記基準クロック信号と前記出
力クロック信号を揃える、制御装置、を備える、第２１
項に記載の大容量記憶ディスク駆動装置。

【００６８】（２６） 前記位相フィルタは、前記出力
クロック信号と前記調整された出力クロック信号を受け
て中間の調整された出力クロック信号を生成する、加算
および利得装置と、前記中間の調整された出力クロック
信号を受け、前記中間の調整された出力クロック信号を
遅らせて前記調整されたクロック信号を作る、遅延装
置、を備え、前記遅延装置は、前記可変遅延要素と同じ
遅れを有する１対の遅延装置を含む、第２５項に記載の
大容量記憶ディスク駆動装置。 （２７） 前記出力クロック信号を前記基準クロック信
号のクロック信号毎に１回遅らせて前記出力信号と前記
基準クロック信号を揃えるためのラッチを更に備える、
第２１項に記載の大容量記憶ディスク駆動装置。

【００６９】（２８） クロック信号生成装置は、基準
クロック信号を受け、出力クロック信号を作り、基準ク
ロック信号に対する出力クロック信号の相対位相を調整
して出力クロック信号と基準クロック信号を揃える、再
循環遅延同期ループを含む。またこの装置は、出力クロ
ック信号を受け、出力クロック信号の全ての移相を出力
信号の複数のサイクルにわたって濾波して調整された出
力クロック信号を作る、位相フィルタを含む。

【図面の簡単な説明】 この発明とその利点をよりよく理解するため、この発明
の詳細な説明を以下の図面と共に参照していただきた
い。各図において、同じ参照番号は同じ部分を示す。

【図１】この発明の教示に従う事後濾波方式の再循環遅
延同期ループの概念を示すブロック図。

【図２】図１に示す再循環遅延同期ループと図１に示す
無限インパルス応答フィルタの詳細を示す、事後濾波方
式の再循環遅延同期ループの概念を更に示すブロック
図。

【図３】この発明の１つの実施の形態に従う事後濾波方
式の再循環遅延同期ループの実際の一例を示すブロック
図。

【図４】この発明の別の実施の形態に従う事後濾波方式
の再循環遅延同期ループの実際の別の例を示すブロック
図。

【図５】図３と図４の無限インパルス応答フィルタにお
いてフィードバック量を変えた効果を示す、時間に対す
る位相誤差のグラフ。

【図６】位相の不連続の発生と、この発明の教示に従う
時間をかけたこの不連続の吸収を示す、時間に対する電
圧のグラフ。

【図７】Ａはこの発明の教示を含まない従来の再循環遅
延同期ループのジッタ特性を示すグラフ。Ｂはこの発明
の教示に従う事後濾波方式の再循環遅延同期ループのジ
ッタ特性のグラフ。

【図８】この発明の１つの実施の形態に従う事後濾波方
式の再循環遅延同期ループを含む、ディスク駆動の大容
量記憶装置のブロック図。

【図９】この発明の１つの実施の形態に従う事後濾波方
式の再循環遅延同期ループを含む、図８に示すハードデ
ィスク駆動装置の読取りチャンネルを示すブロック図。

【符号の説明】

１０ 事後濾波方式の再循環遅延同期ループ １２ 再循環遅延同期ループ １４ 無限インパルス応答フィルタ ２４ 基準クロック信号 ２８ 出力クロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロック信号生成装置であって、 基準クロック信号を受け、出力クロック信号を作り、前
   記基準クロック信号に対する前記出力クロック信号の相
   対位相を調整して前記出力クロック信号と前記基準クロ
   ック信号を揃える、再循環遅延同期ループと、 前記出力クロック信号を受け、前記出力クロック信号の
   全ての移相を前記出力クロックの複数のサイクルにわた
   って濾波して調整された出力クロック信号を作る、位相
   フィルタ、を備える、クロック信号生成装置。
2. 【請求項２】 クロック信号を生成する方法であって、 再循環遅延同期ループからクロック信号を受け、 前記再循環遅延同期ループからの周期的な出力信号を濾
   波して、前記再循環遅延同期ループの出力信号内の全て
   の移相を前記出力クロック信号の少なくとも２周期にわ
   たって拡散させて、濾波された出力信号を作る、ことを
   含む、クロック信号を生成する方法。