JP4057726B2 - 事後濾波方式の再循環遅延同期ループと動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は一般に電子回路の分野に関するもので、より詳しく述べると、事後濾波方式の再循環遅延同期ループ（post-filtered recirculating delay-locked loop ）とその動作方法に関する。
【０００２】
【従来の技術】
再循環遅延同期ループ（ＤＬＬ）は、出力周波数が入力周波数の１倍乃至２０倍である周波数合成によく用いられるようになった。再循環遅延同期ループは従来の位相同期ループ（ＰＬＬ）より望ましい。その理由は、位相同期ループが一般に３次または４次のフィードバック系であるのに対して再循環遅延同期ループ１次だからである。更に、再循環遅延同期ループは従来の位相同期ループに比べて長期の位相雑音特性が優れている。更に、遅延同期ループはループフィルタを必要としないディジタル制御で実現するのが容易である。再循環遅延同期ループの例は、Michel Combes, Karim Dioury, Alain Greiner の「ディジタルＣＭＯＳ標準セルを用いた移動式クロック乗算発生器」、半導体回路のＩＥＥＥジャーナル、Ｖｏｌ．３１、Ｎｏ．７，１９９６年７月、に述べられている。
【０００３】
再循環遅延同期ループは一組の遅延要素を用いる。遅延要素は出力クロック信号を遅らせて、出力クロック信号の立上がり端と入力クロック信号の立上がり端を一致させる。このような遅延機構を設けることにより、入力および出力クロック信号の位相を「同期させる」。所定の入力クロック信号と出力クロック信号について再循環遅延同期ループにより適当な遅延時間が自動的に決まるまで、出力クロック信号の立上がり端と入力クロック信号の立上がり端を入力クロックのクロック信号毎に揃えて、入力クロック信号と出力クロック信号の位相のずれを除く。
【０００４】
【発明が解決しようとする課題】
遅延同期ループには位相の不連続を生じるという欠点がある。再循環遅延同期ループは位相同期ループに比べて短期またはサイクル毎の位相雑音特性が劣る場合がある。その理由は、入力クロック信号と出力クロック信号が「同期して」いないと、入力クロックと比較したときに全ての位相雑音を出力クロックの１サイクル内に完全に訂正するからである。この訂正を、再循環遅延同期ループの位相のリフレッシングと呼ぶ。この位相の訂正はＭサイクルに１度行なわれる。ただし、Ｍは出力クロックと入力クロックの周波数の比を表す整数倍数である。出力の１サイクル内にこの誤差を訂正すると、許容できないほど大きな位相の不連続が起こり得る。
【０００５】
【課題を解決するための手段】
上の説明から、従来の装置に関連する問題を除きまたは軽減するため、事後濾波方式の再循環遅延同期ループと動作方法が必要であることが分かる。この発明の事後濾波方式の再循環遅延同期ループと動作方法は、上に述べた欠点と問題を実質的に除くものである。この発明は、再循環遅延同期ループがその位相をリフレッシュするときに起こる位相の不連続を滑らかにするために無限インパルス応答フィルタを用いる。
【０００６】
この発明はクロック信号を生成する方法として次のステップを含む。すなわち、再循環遅延同期ループからクロック信号を受け、再循環遅延同期ループからの周期的な出力信号を濾波して再循環遅延同期ループの出力信号内の全ての移相（phase shift ）を出力クロック信号の計算された数の周期にわたって拡散させて、濾波された出力信号を得る。
【０００７】
この発明の別の態様のクロック信号生成装置は、基準クロック信号を受け、出力クロック信号を作り、基準クロック信号に対する出力クロック信号の相対位相を調整して出力クロック信号と基準クロック信号を揃える、再循環遅延同期ループを含む。またこの装置は出力クロック信号を受け、出力クロック信号の移相を出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタを含む。
【０００８】
この発明は多くの技術上の利点を有する。事後濾波方式の再循環遅延同期ループは、再循環遅延同期ループが持つ長期的な位相特性の利点は失わずに、短期的な位相の不連続を滑らかにする。事後濾波方式の再循環遅延同期ループは、無限インパルス応答（ＩＩＲ）事後フィルタ（低域フィルタ）により１次ＤＬＬの利点を補足する。１つの実施の形態ではフィルタの出力が再循環遅延同期ループにフィードバックされないので、装置全体の動作は１次に保たれる。
【０００９】
この発明の別の利点は、基準雑音が発振器の周期のプラス・マイナス４分の１以内であれば基準雑音の帯域幅は小さく、ループ内で発生する雑音に対しては有効な帯域幅が高いことである。これらの２つの相反する制限は従来のＰＬＬでは相容れないものである。更に、再循環遅延同期ループは元来は基準クロックからの雑音に弱いものであるが、この発明により雑音に影響されなくなる。他の技術上の利点は、以下の図面や説明や特許請求の範囲から当業者には明らかである。
【００１０】
【発明の実施の形態】
【実施例】
この発明の実施の形態とその利点は図１−９を参照すればよく理解できる。各図において、同じ部分と対応する部分には同じ番号を用いる。
【００１１】
図１は、この発明の教示に従う事後濾波方式の再循環遅延同期ループの概念を表すブロック図である。事後濾波方式の再循環遅延同期ループ１０は、再循環遅延同期ループ１２と無限インパルス応答フィルタ１４を含む。再循環遅延同期ループ１２の例は、Michel Combes, Karim Dioury, Alain Greiner の「ディジタルＣＭＯＳ標準セルを用いた移動式クロック乗算発生器」、半導体回路のＩＥＥＥジャーナル、Ｖｏｌ．３１、Ｎｏ．７、１９９６年７月、に述べられている。この文献を引例としてここに入れる。
【００１２】
再循環遅延同期ループ１２は基準クロック信号２４を受けて出力クロック信号２６を出す。出力クロック信号２６は一般に基準クロック信号２４の整数倍である。再循環遅延同期ループ１２は基準信号２４に所定の整数を乗算する機能を行い、更に基準クロック２４と出力クロック２６の位相を揃える。
【００１３】
再循環遅延同期ループ１２は基準クロック信号２４と出力クロック信号２６の位相を揃えるため、出力クロック信号２６が基準クロック信号２４から正確に１周期遅れるまで再循環遅延同期ループ内の遅延要素を調整する。しかし、遅延要素の適当な遅れが決まるまで、再循環遅延同期ループ１２は基準クロック信号２４のクロックサイクル毎に基準クロック信号２４と出力クロック信号２６の位相差を測定して出力クロック信号２６を遅らせ、基準クロック信号２４のサイクル毎に両クロックの立上がり端一致させる。再循環遅延同期ループ１２のこの動作方法では、再循環遅延ループ１２は基準クロック信号２４のクロックサイクル毎に各クロック信号の立上がり端を揃えるという方法で位相を調整するので、出力クロック信号２６内に位相の不連続を生じて、出力クロック信号２６を用いる装置内でエラーを生じる可能性がある。この位相の不連続の影響は、再循環遅延同期ループ１２に無限インパルス応答フィルタ１４を組み合わせることにより軽減することができる。
【００１４】
無限インパルス応答フィルタは入力位相信号２７を受けて位相出力信号２９を生成する。出力クロック信号２６から入力位相信号２７を生成しまた出力位相信号２９から出力クロック信号２８を生成することについては、無限インパルス応答フィルタ１４の説明の後に詳細に述べる。後で詳細に述べるように、位相出力信号２９は、出力クロック信号２６に比べて緩やかに位相調整された出力クロック信号２８を与える。無限インパルス応答フィルタ１４の入力位相信号２７に対して利得装置１６で乗算する。利得装置１６が与える利得は１−Ｋに等しい。ただし、Ｋは０と１の間の数である。
【００１５】
利得装置１６の出力は加算装置１８に入る。加算装置１８の第２入力は利得装置２２から入る。利得装置２２の利得はＫに等しい。ただし、Ｋは０と１の間の数である。利得装置２２への入力は出力位相信号２９からのフィードバック信号である。加算装置１８の出力は遅延装置２０に入る。遅延装置２０は出力クロック信号２６と２８の周期に等しい時間だけその入力を遅らせる。次の表は、時刻ｔ＝２に入力位相信号２７が０から１まで階段状に変化したとき、無限インパルス応答フィルタ１４が出力位相信号２９に与える影響を示す。次の表では、Ｋの値として０．７５を用いた。
【００１６】
【表１】
【００１７】
無限インパルス応答フィルタ１４は時刻ｔに、（１−Ｋ）ｘ（入力位相信号２７）＋Ｋｘ（時刻ｔ−１の出力位相信号２９）＝０．２５＋０．７５ｘ（時刻ｔ−１の出力位相信号２９）に等しい出力位相信号２９を作る。この表に示すように、入力位相信号２７が０から１に移行すると、無限インパルス応答フィルタは０から１に緩やかに変化する出力位相信号２９を出す。この緩やかな変化は、再循環遅延同期ループ１２から生じる短期の位相の不連続を滑らかにする、望ましい変化である。
【００１８】
上に述べたように、再循環遅延同期ループ１２は出力クロック信号２６を作り、無限インパルス応答フィルタ１４は位相入力信号２７を受ける。位相入力信号２７は、時間位相変換器３０により出力クロック信号２６から生成される。時間位相変換器３０は加算装置２１と理想クロック２３を含む。理想クロック２３は出力クロック信号２６と同じ周波数を有するクロック信号を作り、再循環遅延同期ループ１２の上述の動作に起因する位相の不連続には影響されない。加算装置２１は理想クロック２３と出力クロック２６を受けて入力位相信号２７を作り、これを無限インパルス応答フィルタ１４に与える。図３と図４に関連して述べるように、この発明は出力クロック信号２６に直接作用して無限インパルス応答フィルタ１４などの無限インパルス応答フィルタの効果を作るものであって、無限インパルス応答フィルタ１４で操作するために出力クロック信号２６を位相信号に変換することは必要ない。
【００１９】
同様に、無限インパルス応答フィルタ１４の出力位相信号２９は位相信号であり、出力クロック信号２８はクロック信号である。位相時間変換器３２は出力位相信号２９を出力クロック信号２８に変換する。また後で詳細に説明するように、この発明は、必ずしも出力クロック信号２６を位相信号２７に変換することなしに、出力クロック信号２６を出力クロック信号２８に変換し、位相信号２７を濾波して出力位相信号２９を作り、出力位相信号２９を時間信号２８に変換することを意図したものである。
【００２０】
図２は図１に示した事後濾波方式の再循環遅延同期ループ１０を示すブロック図であって、図１に示した再循環遅延同期ループ１２と無限インパルス応答フィルタ１４の詳細である。図のように、再循環遅延同期ループ１０は分割器４０と、マルチプレクサ４２と、第２分割器４４と、ラッチ４６と、第１遅延装置４８と、制御装置５０と、第２遅延装置５２と、位相検出器５４を含む。
【００２１】
分割器４０は入力クロック信号２４を受けて入力クロック信号２４の周波数を整数ｎで分割し、入力クロック信号２４の周波数の１/ ｎの周波数を有する出力を出す。この出力はマルチプレクサ４２の１入力として入る。マルチプレクサ４２は、分割器４０の出力かまたは０を出力してラッチ４６のセット入力に与える。分割器４０の出力として初期状態「１」がマルチプレクサ４２に入ると、マルチプレクサ４２が分割器４０から受けた立上がり端はセットラッチ４６に立上がり端として入り、更に遅延装置４８に立上がり端が入る。遅延装置４８によりその入力は所定の時間遅れる。遅延装置４８の出力は、τ遅延時間の後にラッチ４６のリセット入力に入る。この入力によりラッチ４６はリセットされるので、遅延装置４８と分割器４４の入力はローにセットされる。遅延装置４８の出力は遅延装置５２にも入る。
【００２２】
２遅延時間の後、マルチプレクサ４２は遅延装置５２の出力から第２入力に「１」を受けて、ラッチ４６の出力を高レベルにセットし、これが遅延装置４８に入る。この過程はｍサイクルの間起こり、これを分割器４４がカウントする。ｍサイクルの後、分割器４０の出力は再び高に変わる。この立上がり端で分割器４０の出力はラッチ４６の出力の立上がり端と揃う。
【００２３】
再循環遅延同期ループ１２は遅延装置４８と５２を用いて出力信号２６を全体で１クロックサイクル遅らせて、出力クロック信号２６と基準クロック信号２４を同相にする。位相検出器５４は制御装置５０と共に遅延装置４８と５２を調整して適当な遅れを与え、出力クロック信号２６をラッチ４６の出力より出力クロック信号２６の１周期遅らせる。しかし位相検出器５４と制御装置５０が遅延装置４８と５２による遅れを調整するまで、再循環遅延同期ループ１２はラッチ４６の出力を遅らせて（これにより出力クロック信号２６も遅れる）、分割器４０の出力の立上がり端とラッチ４６の出力の立上がり端を揃える。再循環遅延同期ループ１２の動作の更に詳細な説明は、上に引用した「ディジタルＣＭＯＳ標準セルを用いた移動式クロック乗算発生器」に述べられている。
【００２４】
ラッチ４６の出力の立上がり端を遅らせて入力クロック２４の立上がり端に一致させると、再循環遅延同期ループ１２が出力クロック信号２６を基準クロック信号２４に「同期」させる前に、出力クロック信号２６の位相は基準クロック２４のクロック周期毎に不連続になる。このように、出力クロック信号２６の周波数は基準クロック２４のクロック信号毎に不連続になる。この不連続が大きすぎると、出力クロック信号２６を用いる回路に問題が生じる。このような問題を避けるために、出力クロック信号２６を無限インパルス応答フィルタ１４で濾波する。
【００２５】
上に述べたように、無限インパルス応答フィルタ１４は出力クロック信号２８を生成する。これは出力クロック信号２６の位相を１サイクル内に調整するのではなく、一般に出力クロック信号２６の位相を多数のサイクルにわたって調整して、位相が大幅にずれることを防ぐ。
【００２６】
時間位相変換器３０と、無限インパルス応答フィルタ１４と、位相時間変換器３２の組合せの例を図２に装置７０で示す。装置７０は、加算および利得装置６８と遅延装置２０' を含む。遅延装置２０’はその入力を出力クロック信号２８の１クロックサイクルだけ遅らせる。遅延装置２０' は、マルチプレクサ６０と、ラッチ６２と、第１遅延装置６４と、第２遅延装置６６を含む。遅延装置２０’の動作は、図３に関連して記載されている。
【００２７】
加算および利得装置６８は、時間位相変換器３０と、位相時間変換器３１と、時間位相変換器３３を含む。位相時間変換器３１は位相時間変換器３２と同様であり、時間位相変換器３３は時間位相変換器３０と同様である。
加算および利得装置６８は時間位相変換器３０と、無限インパルス応答フィルタ１４と、位相時間変換器３２の概念的表現である。これらの装置の機能の実際を図３に示す。
【００２８】
図３は、この発明の１つの実施の形態の事後濾波方式の再循環遅延同期ループ２１０を示すブロック図である。この実施の形態では、加算および利得装置６８は出力ノード９３と９５を接続した１対のインバータ９８と１００を含む。インバータ９８はｐチャンネル電界効果トランジスタ９０とｎチャンネル電界効果トランジスタ９２を含む。しかし他の適当な種類のデバイスを用いてもよい。インバータ１００はｐチャンネル電界効果トランジスタ９４とｎチャンネル電界効果トランジスタ９６を含む。しかし他の適当な種類のデバイスを用いてもよい。トランジスタ９０と９２のドレンを接続してインバータ９８の出力ノード９３を形成し、またトランジスタ９４と９６のドレンを接続してインバータ１００の出力ノード９５を形成する。トランジスタ９０と９２のゲートは入力として出力クロック信号２６をそれぞれ受ける。トランジスタ９４と９６のゲートは入力としてクロック出力信号２８をそれぞれ受ける。遅延装置２０' は入力として出力ノード９３と９５の電圧を受ける。図に示すように、トランジスタ９０の幅と長さの比は２．８/ ０．６であり、トランジスタ９２の幅と長さの比は１．４/ ０．６である。トランジスタ９４の幅と長さの比は４/ ０．６であり、トランジスタ９６の幅と長さの比は２/ ０．６である。トランジスタ９０，９２，９４，９６の幅と長さの比によりインバータ９８と１００の利得が決まる。インバータ９８と１００の特定の構成を示したが、トランジスタ９０，９２，９４，９６が別の利得を有することを含めて、別の適当な構成で実現してよい。
【００２９】
加算および利得装置６８の動作は次の通りである。出力クロック信号２６と出力クロック信号２８が同時に入力ノード８９と９１に到達した場合は、加算および利得装置６８は単一インバータとして動作する。したがって、出力クロック信号２６と２８が共にハイの場合は、トランジスタ９０と９４はＰＭＯＳデバイスであってゲート・ソース電圧が０なので導通しない。逆に、トランジスタ９２と９６はＮＭＯＳデバイスであってゲート・ソース電圧が正なので導通する。このように、トランジスタ９０と９４が導通しないのでインバータ９８にもインバータ１００にも電流は流れない。しかし、出力ノード９３と９５は高電圧から低電圧に向けて放電を開始して、最終的に低電圧になる。このように、入力ノード８９と９１が高電圧を受けると、インバータ９８と１００はノード９３と９５に低出力電圧を出す。
【００３０】
逆に、出力クロック信号２６と出力クロック信号２８が同時に入力ノード８９と９１に到達して共にローの場合は、トランジスタ９０と９４はＰＭＯＳデバイスであってゲート・ソース電圧が負なので導通する。更に、トランジスタ９２と９６はＮＭＯＳデバイスであってゲート・ソース電圧が０なので導通しない。このように、トランジスタ９２と９６が導通しないのでインバータ９８にもインバータ１００にも電流は流れない。しかし、出力ノード９３と９５は低電圧から高電圧に向けて充電を開始する。このように、入力ノード８９と９１が低電圧を受けると、インバータ９８と１００はノード９３と９５に高出力電圧を出す。
【００３１】
しかし出力クロック信号２６と出力クロック信号２８が同時に到着しない場合は、インバータ９８と１００は出力クロック信号２８を遅らせまたは進める出力電圧をノード９３と９５に出す。これにより出力クロック信号２６の位相の階段状の移行（再循環遅延同期ループ１２により与えられる位相の不連続など）は多数のクロックサイクルにわたって滑らかになり、出力クロック信号２６と出力クロック信号２８は揃う。出力クロック信号２６が入力ノード８９に到着する前に出力クロック信号２８が入力ノード９１に到着した場合、出力クロック信号２８が高い値であるとすれば、トランジスタ９４は非導通になり、トランジスタ９６は導通になる。トランジスタ９４が導通せずにトランジスタ９６が導通すると、出力ノード９５は高電圧から低電圧に向けて放電する。しかし出力クロック信号２８は出力クロック信号２６より前に到着したので、この時点ではトランジスタ９０は引き続き導通し、トランジスタ９２は引き続き導通しない。トランジスタ９０が導通してノード９３は充電されて高電圧になっているので、ノード９５の低電圧への放電はやや遅れる。出力クロック信号２６が入力ノード８９に到達してこれが高電圧であると、トランジスタ９０は非導通になり、トランジスタ９２は導通になって、出力ノード９３は高電圧から低電圧に向けて放電する。ノード９３と９５の高電圧から低電圧への放電が遅れるので、出力クロック信号２８は出力クロック信号２６より遅れる。
【００３２】
逆に、出力クロック信号２６の低から高への移行がノード８９に到達した後に出力クロック信号２８のローからハイへの移行がノード９１に到達した場合は、出力クロック信号２８は出力クロック信号２６より早くなる。出力クロック信号２８のローからハイへの移行がノード９１に到達する前に出力クロック信号２６のローからハイへの移行がノード８９に到達するので、ノード９３はトランジスタ９４が非導通になる前に放電を開始する。したがって、トランジスタ９４が非導通になるまでノード９３と９５が放電を開始しない場合に比べて、ノード９３と９５は早く低電圧に向けて放電する。このように出力ノードの電圧が前の場合より早く移行するので、出力クロック信号２８は出力クロック信号２６に対して早くなる。
【００３３】
ノード９３と９５の出力電圧は遅延装置２０' に入る。遅延装置２０’は、上述のマルチプレクサ４２と、ラッチ４６と、遅延装置４８と遅延装置５２により生じる遅れに等しい時間だけノード９３と９５の電圧を遅らせる。遅延装置２０' は出力２８を出す。出力２８は出力クロック信号として出力され、またインバータ１００のノード９１にフィードバックされる。このように、インバータ１００はクロック信号２８の値を入力としてノード９１に受ける。これは無限インパルス応答フィルタ１４内の遅延装置２０に相当する。クロック信号２８がローからハイに移行する度に、加算および利得装置６８はノード９３と９５の出力電圧を遅らせまたは早めて、出力クロック信号２６と２８の位相を次第に近付ける。このように、再循環遅延同期ループ１２がクロック信号２６の位相を階段状に移行させた場合は、加算および利得装置６８と遅延装置２０’は出力クロック信号２６の位相の無限インパルス応答フィルタとして動作し、出力クロック信号２６の位相の階段状の変化の効果を多数のクロックサイクルにわたって拡散させて、出力クロック信号２８を作る。
【００３４】
図４は、この発明の別の実施の形態の事後濾波方式の再循環遅延同期ループ３１０を示すブロック図である。図４に示す事後濾波方式の再循環遅延同期ループ３１０は図３に示す事後濾波方式の再循環遅延同期ループ２１０に似ているが、異なる点は加算および利得装置１６８内のトランジスタ１０１、１０２，１０４，１０６の利得が異なることである。図に示すように、トランジスタ１０４の幅と長さの比は８/ ０．６であり、トランジスタ１０６の幅と長さの比は４/ ０．６であり、トランジスタ１０１の幅と長さの比は２．８/ ０．６であり、トランジスタ１０２の幅と長さの比は１．４/ ０．６である。このように、インバータ１９９はインバータ１９８とインバータ９８より相対的に強い。インバータ１９９は出力クロック信号２８を入力として受けるので、加算および利得装置１６８の構成は無限インパルス応答フィルタ１４に対応し、そのＫの値は加算および利得装置６８のＫの値より大きい。Ｋの値の違いが再循環遅延同期ループ２１０と３１０に与える影響を図５に示す。
【００３５】
図５は、図３と図４の加算および利得装置６８と１６８内のフィードバック量の違いの効果を示す、時間に対する位相誤差のグラフ１１０である。図５の中の図３と指定した曲線は、出力クロック信号２８の約３サイクルにわたって起こる、出力信号２８の位相誤差のかなり速い移行を示す。これに対して、図５の中の図４と指定した曲線は、出力クロック信号２８の約７サイクルにわたって起こる、位相誤差のやや緩やかな移行を示す。図４と指定した曲線で示す位相誤差のやや緩やかな変化は、加算および利得装置６８に比べてフィードバック量が大きな加算および利得装置１６８に対応する。
【００３６】
図６は出力クロック信号２６と出力クロック信号２８の時間に対する電圧のグラフ８０であって、出力クロック信号２６に位相の不連続が発生することと、この発明の教示によりこの不連続を時間と共に吸収する様子を示す。番号８２の曲線は出力クロック信号２６の供給電圧を表す。図に示すように、約１００ナノ秒のときに曲線８２に外乱が発生し、出力クロック信号２６に位相外乱を生じさせる。この外乱は再循環遅延同期ループ１２から生じた位相外乱に相当する。約１１０ナノ秒のとき（番号８４で示す）、出力クロック信号２８は緩やかに出力クロック信号２６と同相になるように戻り始め、出力クロック信号２６の位相の急激な変化を遅らせて、位相がより緩やかに調整された出力クロック信号２８を作る。出力クロック信号２６と出力クロック信号２８は約１３６ナノ秒（番号８６で示す）のときに実質的に揃う。
【００３７】
図７Ａは、理想的なクロックに対する出力クロック信号２６の位相誤差のジッタを示すグラフである。図７Ｂは、理想的なクロックに対する出力クロック信号２８の位相誤差のジッタを示すグラフである。図７Ａに示すように、理想クロックに対する出力クロック信号２６の位相誤差は振幅が変化するランダム雑音を有する。しかし番号４００で示す線で、約２．５ｘ１０ -10から−０．５ｘ１０-10 への大きな階段状の位相誤差が起こる。出力クロック信号２６の位相誤差がこのように大きくジャンプするのは、再循環遅延同期ループ１２が基準クロック２４のクロックサイクル毎に階段状の移相を生成するからである。位相誤差の同様なジャンプが線４１０の近くでも現れている。これに対して、出力信号２８には位相誤差の大きなジャンプが含まれない。これは、加算および利得装置６８と遅延装置２０' が位相の階段状の変化を滑らかにして、図７Ｂに示す線５００でも線５１０でも位相誤差を緩やかに移行させるからである。
【００３８】
この発明の教示による事後濾波方式の再循環遅延同期ループ（事後濾波方式の再循環遅延同期ループ２１０など）は多くの応用に用いることができる。この事後濾波方式の再循環遅延同期ループが特に適している応用の一例は、ディスク駆動の大容量記憶装置内の時間軸発生器である。例えば、この時間軸発生器はディスク駆動の大容量記憶装置の読取りチャンネル上に形成される。図８と図９は、この発明の教示に従う事後濾波方式の再循環遅延同期ループをディスク駆動の大容量記憶装置に用いた例を示す。
【００３９】
図８はディスク駆動の大容量記憶装置６３０のブロック図であって、読取り動作中にデータを検索しまた書込み動作中にデータを記憶するのに用いられる。ディスク駆動の大容量記憶装置６３０はホスト６３２とインターフェイスし、読み取り、書き込み中にデジタルデータを交換する。ディスク駆動の大容量記憶装置６３０は、ディスク/ ヘッド組立体６１２、前置増幅器６１４、同期標本化データ（ＳＳＤ）チャンネル６１０、制御回路６１１を含む。ディスク/ ヘッド組立体６１２と前置増幅器６１４はデータを磁気的に記憶するのに用いられる。ＳＳＤチャンネル６１０と制御回路６１１は、ディスク/ ヘッド組立体６１２と交換中のデータを処理し、またディスク駆動の大容量記憶装置６３０の種々の動作を制御するのに用いられる。ホスト６３２は、制御回路６１１を経てディスク駆動の大容量記憶装置６３０とディジタルデータを交換する。
【００４０】
ディスク/ ヘッド組立体６１２は、多数の回転する磁気ディスクすなわち磁気プラッタを含み、磁気プラッタ上の磁気の移行で表されるデータを記憶する。ディスク/ ヘッド組立体６１２の読取り／書込みヘッドを用いて磁気プラッタの各面にデータを記憶しまた検索する。読取り／書込みヘッドは、磁気抵抗ヘッドなどの任意の数の読取り／書込みヘッドでよい。前置増幅器６１４はディスク/ ヘッド組立体６１２の読取り／書込みヘッドとＳＳＤチャンネル６１０の間のインターフェースであって、必要に応じてアナログデータ信号を増幅する。
【００４１】
ＳＳＤチャンネル６１０は、読取りおよび書込み動作中にアナログデータ信号をディスク/ ヘッド組立体６１２と交換し、またデータ／パラメータ経路６１３を通して制御回路６１１とディジタル信号を交換する。ＳＳＤチャンネル６１０は書込みチャンネル６１６と、読取りチャンネル６１８と、サーボ回路６２０と、パラメータメモリ６２２を含む。ＳＳＤチャンネル６１０は単一の集積回路で、または複数の集積回路で実現してよい。
【００４２】
書込み動作中は、書込みチャンネル６１６はデータ／パラメータ経路６１３を通してディジタルデータを並列書式で制御回路６１１から受ける。ディジタルデータは記憶用に符号化されてディスク/ ヘッド組立体６１２に与えられる。書込みチャンネル６１６は、レジスタと、スクランブラと、エンコーダと、プリコーダと、並直列変換回路と、書込み事前補償回路（write precompensation circuit ）を含んでよい。書込みチャンネル６１６の動作とタイミングは位相同期ループ装置により制御される。
【００４３】
読取り動作中は、読取りチャンネル６１８は前置増幅器６１４を通してディスク/ ヘッド組立体６１２からアナログデータ信号を受ける。読取りチャンネル６１８はアナログデータ信号を調整し、検出し、復号し、書式化して、最終的にデータ／パラメータ経路６１３を通して対応するディジタルデータ信号を並列書式で制御回路６１１に与える。読取りチャンネル６１８については図９に関連して詳細に説明する。
【００４４】
制御回路６１１は、ディスク駆動の大容量記憶装置６３０の種々の動作を制御し、またディジタルデータをＳＳＤチャンネル６１０とホスト６３２の間で交換するのに用いられる。制御回路６１１はマイクロプロセッサ６２８（ディジタル信号プロセッサ（ＤＳＰ）で実現してよい）と、ディスク制御６２４と、ランダムアクセスメモリ（ＲＡＭ）６２６と、リードオンリーメモリ（ＲＯＭ）６２９を含む。マイクロプロセッサ６２８と、ディスク制御６２４と、ＲＡＭ６２６と、ＲＯＭ６２９とでディスク駆動の大容量記憶装置６３０に制御および論理機能を与え、データをホスト６３２から受けて記憶し、後で検索してホスト６３２に戻す。ＲＯＭ６２９は、マイクロプロセッサ６２８がディスク駆動の大容量記憶装置６３０を駆動し制御するのに用いる事前ロードされたマイクロプロセッサ命令を記憶する。またＲＯＭ６２９は、起動時にパラメータメモリ６２２に供給される動作パラメータを記憶する。ＲＡＭ６２６は、書込み動作のためのディジタルデータを記憶し、また読取り動作により生成されたディジタルデータを記憶する。ディスク制御６２４は種々の論理回路とバス調停回路を含み、ディスク駆動の大容量記憶装置６３０とホスト６３２を正しくインターフェースし、また制御回路６１１とＳＳＤチャンネル６１０を内部でインターフェースする。回路の実際に従って、適当な種類の回路をディスク制御６２４に用いてよい。また制御回路６１１はディスク駆動の大容量記憶装置６３０の種々の制御および可能信号を生成する。
【００４５】
図９は、この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループ２１０を含む、読取りチャンネル６１８の一例を示す。図９に示す読取りチャンネル６１８の実現は読取りチャンネルの単なる１つの実施の形態であって、この発明は読取りチャンネルのいかなる特定の種類または装置にも限定されない。
【００４６】
１つの実施の形態である図９の読取りチャンネル６１８は、可変利得増幅器（ＶＧＡ）６４２と、自動利得制御回路（ＡＧＣ）６４４と、フィルタ６４６と、標本化回路６４８と、位相同期ループ（ＰＬＬ）６５０と、離散的信号等化器６５２と、検出器６５４と、読取りチャンネル６１８の時間軸発生器として用いる再循環遅延同期ループ２１０を含む。読取りチャンネル６１８のこれらの各部により、読取り動作中に前置増幅器６１４とディスク/ ヘッド組立体６１２から読取り信号を受けて処理し、これに応じて外部へのディジタルデータ信号を生成する。
【００４７】
読取りチャンネル６１８は読取り信号をＶＧＡ６４２に受ける。ＶＧＡ６４２はＡＧＣ６４４の制御により信号を増幅して、増幅された読取り信号を生成する。ＶＧＡ６４２はＡＧＣ６４４と共に動作して、適当な増幅すなわち利得をアナログ読取り信号に与える。ＡＧＣ６４４はフィルタ６４６の出力からフィードバック信号を受け、ＶＧＡ６４２が読取り信号に与える増幅すなわち利得を調整する。
【００４８】
増幅された読取り信号は、ＶＧＡ６４２からフィルタ６４６に与えられて更に処理される。１つの実施の形態では、フィルタ６４６は信号を濾波して望ましくない高周波雑音を除去する（すなわち低域フィルタとして実現される）。またフィルタ６４６は振幅増幅を含む波形整形を行なう。例えば、フィルタ６４６はＧｍ/ Ｃ構成要素を用いて設計された連続時間７次フィルタでよい。フィルタ６４６の遮断周波数と増幅はプログラム可能でよい。フィルタ６４６で濾波された読取り信号は標本化回路６４８に入る。
【００４９】
標本化回路６４８はフィルタ６４６からの濾波された読取り信号を標本化して、離散値を有する離散的読取り信号を生成する。標本化回路６４８は濾波された読取り信号を連続時間から離散時間に変換する。濾波された読取り信号の標本化は、ディスク/ ヘッド組立体６１２の磁気媒体すなわち記憶媒体上に記憶された種々の磁気的移行に対応する時刻に同期して行なわれる。これらの磁気的移行はディスク/ ヘッド組立体６１２上に記憶さデータに対応する。標本化回路６４８は信号を標本化して、次の標本化が起こるまでこの値を保持する。
【００５０】
ＰＬＬ６５０は標本化回路６４８に、標本化回路６４８が濾波された読取り信号を標本化して保持するタイミングを制御するための標本化クロックすなわち標本化信号を与える。離散的読取り信号の各離散値は標本化回路６４８が信号を標本化した時刻の濾波された読取り信号の値すなわち振幅に相当する。標本化回路６４８はサンプルホールド回路（円形サンプルホールド回路など）として実現してよく、時間シーケンスを離散的信号等化器６５２に多重送信して、正しい時間シーケンス値を離散的信号等化器６５２に与える。
【００５１】
離散的信号等化器６５２は標本化回路６４８から離散的読取り信号を受けて、ディスク/ ヘッド組立体６１２上の磁気的移行に対応する離散的レベルを有する等化された読取り信号を生成する。離散的信号等化器６５２はアナログ無限インパルス応答フィルタで実現してよい。離散的読取り信号は検出器６５４のターゲット機能に等化される。
【００５２】
検出器６５４は離散的信号等化器６５２から離散的読取り信号を受け、この信号を分析して、ディスク/ ヘッド組立体６１２上に記憶されているデータに対応する外部へのディジタル信号を生成する。１つの実施の形態では、検出器６５４はビタビアルゴリズムを実現する最尤検出器すなわちビタビ検出器でよい。図９に示していないが、読取りチャンネル６１８は、外部へのディジタル信号とバス６２２を正しくインターフェースする同期検出器回路と直並列変換回路も含んでよい。
【００５３】
可変利得増幅器６４２と、標本化回路６４８と、離散的信号分析器６５２と、検出器６５４と、ＰＬＬ６５０が正しく機能するにはそれぞれクロック信号を必要とする。図９に示すように、この発明ではＶＧＡ６４２と、標本化回路６４８と、離散的信号分析器６５２と、検出器６５４と、ＰＬＬ６５０は、事後濾波方式の再循環遅延同期ループ２１０からクロック信号をそれぞれ受ける。事後濾波方式の再循環遅延同期ループ２１０は、急激な移相ではなく移相が数サイクルにわたって拡散された出力信号（出力信号２８など）を作るので、読取りチャンネル６１８で動作するデバイスは従来の大容量記憶装置より外乱が少ない。
【００５４】
この発明とその利点を詳細に説明したが、特許請求の範囲に規定されているこの発明の精神と範囲から逸れない種々の変更や代替を行なうことが可能である。
【００５５】
以上の説明に関して更に以下の項を開示する。
（１）クロック信号生成装置であって、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の相対位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタ、
を備える、クロック信号生成装置。
【００５６】
（２）前記位相フィルタは、
前記出力クロック信号とフィードバッククロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備える、第１項に記載のクロック信号生成装置。
（３）前記位相フィルタは、
前記出力クロック信号を受ける入力と、出力とを有する、第１インバータと、前記調整された出力クロック信号を受ける入力と、出力を有する、第２インバータ、
を備え、
前記第１インバータの出力と前記第２インバータの出力とを接続して前記中間出力クロック信号を生成する、
第１項に記載のクロック信号生成装置。
【００５７】
（４） 前記遅延装置は、前記中間の調整された出力クロック信号を前記中間の調整された出力クロック信号の１周期だけ遅らせて前記調整された出力クロック信号を作る、第２項記載のクロック信号生成装置。
（５） 前記再循環遅延同期ループは、
基準クロック信号の位相と前記出力クロック信号の位相を比較する位相比較器と、
受信信号を遅らせる１対の可変遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位相に基づいて前記遅延要素の遅れを制御し、前記遅延要素の遅れを調整して前記基準クロック信号と前記出力クロック信号を揃える、制御装置、
を備える、第１項に記載のクロック信号生成装置。
【００５８】
（６） 前記位相フィルタは、
前記出力クロック信号と前記調整された出力クロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備え、
前記遅延装置は、前記可変遅延要素と同じ遅れを有する１対の遅延装置を含む、第５項に記載のクロック信号生成装置。
（７） 前記出力クロック信号を前記基準クロック信号のクロック信号毎に１回遅らせて前記出力信号と前記基準クロック信号を揃えるためのラッチを更に備える、第５項に記載のクロック信号生成装置。
【００５９】
（８） クロック信号生成装置であって、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループであって、
前記基準クロック信号と前記出力クロック信号の相対位相を比較する位相比較器と、
受信信号を遅らせる少なくとも１個の遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位相に基づいて前記少なくとも１個の遅延要素の遅れを制御し、前記遅延要素の遅れを調整して前記基準クロック信号と前記出力クロック信号を揃える、制御装置、
を備える再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタであって、
前記出力クロック信号とフィードバッククロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備える位相フィルタ、
を備える、クロック信号生成装置。
【００６０】
（９） 前記加算および利得装置は、
前記出力クロック信号を受ける入力と、出力とを有する、第１インバータと、前記調整された出力クロック信号を受ける入力と、出力とを有する、第２インバータ、
を備え、
前記第１インバータの出力と前記第２インバータの出力とを接続して前記中間出力クロック信号を生成する、
第８項に記載のクロック信号生成装置。
（１０） 前記遅延装置は前記再循環遅延同期ループ内の前記少なくとも１個の遅延要素と同じ遅れを有する少なくとも１個の遅延要素を備える、第９項に記載のクロック信号生成装置。
【００６１】
（１１） 前記再循環遅延同期ループは、前記出力クロック信号を前記基準クロック信号のクロック信号毎に１回遅らせて前記出力信号と前記基準クロック信号を揃えるためのラッチを更に備える、第８項に記載のクロック信号生成装置。
（１２） 前記再循環遅延同期ループは、前記位相比較器と、少なくとも１個の遅延装置と、ラッチと、制御装置と共に動作する分割器を更に備え、前記出力信号が前記入力信号の倍数の周波数を有するようにする、第１１項に記載のクロック信号生成装置。
（１３） 前記加算および利得装置は中間の調整された出力クロック信号を生成し、前記出力クロック信号に対するその位相差は前記調整された出力クロック信号と前記フィードバック信号の位相差より小さい、第８項に記載のクロック信号生成装置。
【００６２】
（１４） クロック信号を生成する方法であって、
再循環遅延同期ループからクロック信号を受け、
前記再循環遅延同期ループからの周期的な出力信号を濾波して、前記再循環遅延同期ループの出力信号内の全ての移相を前記出力クロック信号の少なくとも２周期にわたって拡散させて、濾波された出力信号を作る、
ことを含む、クロック信号を生成する方法。
（１５） 周期的な出力信号を濾波するステップは、前記周期的な出力信号の複数のサイクルの各々の間に、前記周期的な出力信号を前記移相の大きさより小さい大きさの時間遅らせて、濾波された出力信号を作ることを含む、第１４項に記載のクロック信号を生成する方法。
【００６３】
（１６） 前記周期的な出力信号を遅らせる前記ステップは、前記周期的な出力信号の複数の各サイクルを前記複数のクロックサイクル毎に十分短い時間遅らせてゼロに近づけて、濾波された出力信号を作ることを含む、第１５項に記載のクロック信号を生成する方法。
（１７） 周期的な出力信号を濾波するステップは、前記周期的な出力信号の複数の各サイクルの発生を、前記移相の大きさより小さい大きさの時間早めて、濾波された出力信号を作ることを含む、第１４項に記載のクロック信号を生成する方法。
【００６４】
（１８） 複数の各サイクルの発生を早める前記ステップは、前記周期的な出力信号の複数の各サイクルの発生を複数のクロックサイクル毎に十分短い時間早めてゼロに近づけて、濾波された出力信号を作ることを更に含む、第１７項に記載のクロック信号を生成する方法。
（１９） 周期的な出力信号を濾波するステップは、
出力を第２インバータの出力に接続する第１インバータに前記周期的な出力信号を与え、
部分的に濾波された出力信号を表すフィードバック信号を前記第２インバータに与えて前記濾波された出力信号を作る、
ステップを含む、第１４項に記載のクロック信号を生成する方法。
（２０） フィードバック信号を与える前記ステップは、前記周期的な出力信号との位相差が次第に小さくなるフィードバック信号を与えることを含む、第１４項に記載のクロック信号を生成する方法。
【００６５】
（２１） 大容量記憶ディスク駆動装置であって、
データを磁気的に記憶するディスク/ ヘッド組立体と、
ホストとディジタルデータを交換する制御回路と、
前記ディスク／ヘッド組立体からアナログデータを受けて前記制御回路とディジタルデータを交換するデータチャンネル、
を備え、前記データチャンネルは、読取り動作中に前記ディスク／ヘッド組立体から読取り信号を受けて処理してこれに応じて外部へのディジタルデータ信号を生成する読取りチャンネルを備え、前記読取りチャンネルは前記読取りチャンネルが用いる調整された出力クロック信号を作る事後濾波方式の再循環遅延同期ループを備え、前記事後濾波方式の再循環遅延同期ループは、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の相対位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロック信号の複数のサイクルにわたって濾波して前記調整された出力クロック信号を作る、位相フィルタ、
を備える、
大容量記憶ディスク駆動装置。
【００６６】
（２２） 前記位相フィルタは、
前記出力クロック信号とフィードバッククロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備える、第２１項に記載の大容量記憶ディスク駆動装置。
（２３） 前記位相フィルタは、
前記出力クロック信号を受ける入力と、出力とを有する、第１インバータと、前記調整された出力クロック信号を受ける入力と、出力とを有する、第２インバータ、
を備え、
前記第１インバータの出力と前記第２インバータの出力とを接続して前記中間出力クロック信号を生成する、
第２１項に記載の大容量記憶ディスク駆動装置。
【００６７】
（２４） 前記遅延装置は、前記中間の調整された出力クロック信号を前記中間の調整された出力クロック信号の１周期だけ遅らせて前記調整されたクロック信号を作る、第２２項に記載の大容量記憶ディスク駆動装置。
（２５） 前記再循環遅延同期ループは、
基準クロック信号の位相と前記出力クロック信号の位相を比較する位相比較器と、
受信信号を遅らせる１対の可変遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位相に基づいて前記遅延要素の遅れを制御し、前記遅延要素の遅れを調整して前記基準クロック信号と前記出力クロック信号を揃える、制御装置、
を備える、第２１項に記載の大容量記憶ディスク駆動装置。
【００６８】
（２６） 前記位相フィルタは、
前記出力クロック信号と前記調整された出力クロック信号を受けて中間の調
整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備え、
前記遅延装置は、前記可変遅延要素と同じ遅れを有する１対の遅延装置を含む、
第２５項に記載の大容量記憶ディスク駆動装置。
（２７） 前記出力クロック信号を前記基準クロック信号のクロック信号毎に１回遅らせて前記出力信号と前記基準クロック信号を揃えるためのラッチを更に備える、第２１項に記載の大容量記憶ディスク駆動装置。
【００６９】
（２８） クロック信号生成装置は、基準クロック信号を受け、出力クロック信号を作り、基準クロック信号に対する出力クロック信号の相対位相を調整して出力クロック信号と基準クロック信号を揃える、再循環遅延同期ループを含む。またこの装置は、出力クロック信号を受け、出力クロック信号の全ての移相を出力信号の複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタを含む。
【図面の簡単な説明】
この発明とその利点をよりよく理解するため、この発明の詳細な説明を以下の図面と共に参照していただきたい。各図において、同じ参照番号は同じ部分を示す。
【図１】この発明の教示に従う事後濾波方式の再循環遅延同期ループの概念を示すブロック図。
【図２】図１に示す再循環遅延同期ループと図１に示す無限インパルス応答フィルタの詳細を示す、事後濾波方式の再循環遅延同期ループの概念を更に示すブロック図。
【図３】この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループの実際の一例を示すブロック図。
【図４】この発明の別の実施の形態に従う事後濾波方式の再循環遅延同期ループの実際の別の例を示すブロック図。
【図５】図３と図４の無限インパルス応答フィルタにおいてフィードバック量を変えた効果を示す、時間に対する位相誤差のグラフ。
【図６】位相の不連続の発生と、この発明の教示に従う時間をかけたこの不連続の吸収を示す、時間に対する電圧のグラフ。
【図７】Ａはこの発明の教示を含まない従来の再循環遅延同期ループのジッタ特性を示すグラフ。Ｂはこの発明の教示に従う事後濾波方式の再循環遅延同期ループのジッタ特性のグラフ。
【図８】この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループを含む、ディスク駆動の大容量記憶装置のブロック図。
【図９】この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループを含む、図８に示すハードディスク駆動装置の読取りチャンネルを示すブロック図。
【符号の説明】
１０ 事後濾波方式の再循環遅延同期ループ
１２ 再循環遅延同期ループ
１４ 無限インパルス応答フィルタ
２４ 基準クロック信号
２８ 出力クロック信号
【発明の属する技術分野】
この発明は一般に電子回路の分野に関するもので、より詳しく述べると、事後濾波方式の再循環遅延同期ループ（post-filtered recirculating delay-locked loop ）とその動作方法に関する。
【０００２】
【従来の技術】
再循環遅延同期ループ（ＤＬＬ）は、出力周波数が入力周波数の１倍乃至２０倍である周波数合成によく用いられるようになった。再循環遅延同期ループは従来の位相同期ループ（ＰＬＬ）より望ましい。その理由は、位相同期ループが一般に３次または４次のフィードバック系であるのに対して再循環遅延同期ループ１次だからである。更に、再循環遅延同期ループは従来の位相同期ループに比べて長期の位相雑音特性が優れている。更に、遅延同期ループはループフィルタを必要としないディジタル制御で実現するのが容易である。再循環遅延同期ループの例は、Michel Combes, Karim Dioury, Alain Greiner の「ディジタルＣＭＯＳ標準セルを用いた移動式クロック乗算発生器」、半導体回路のＩＥＥＥジャーナル、Ｖｏｌ．３１、Ｎｏ．７，１９９６年７月、に述べられている。
【０００３】
再循環遅延同期ループは一組の遅延要素を用いる。遅延要素は出力クロック信号を遅らせて、出力クロック信号の立上がり端と入力クロック信号の立上がり端を一致させる。このような遅延機構を設けることにより、入力および出力クロック信号の位相を「同期させる」。所定の入力クロック信号と出力クロック信号について再循環遅延同期ループにより適当な遅延時間が自動的に決まるまで、出力クロック信号の立上がり端と入力クロック信号の立上がり端を入力クロックのクロック信号毎に揃えて、入力クロック信号と出力クロック信号の位相のずれを除く。
【０００４】
【発明が解決しようとする課題】
遅延同期ループには位相の不連続を生じるという欠点がある。再循環遅延同期ループは位相同期ループに比べて短期またはサイクル毎の位相雑音特性が劣る場合がある。その理由は、入力クロック信号と出力クロック信号が「同期して」いないと、入力クロックと比較したときに全ての位相雑音を出力クロックの１サイクル内に完全に訂正するからである。この訂正を、再循環遅延同期ループの位相のリフレッシングと呼ぶ。この位相の訂正はＭサイクルに１度行なわれる。ただし、Ｍは出力クロックと入力クロックの周波数の比を表す整数倍数である。出力の１サイクル内にこの誤差を訂正すると、許容できないほど大きな位相の不連続が起こり得る。
【０００５】
【課題を解決するための手段】
上の説明から、従来の装置に関連する問題を除きまたは軽減するため、事後濾波方式の再循環遅延同期ループと動作方法が必要であることが分かる。この発明の事後濾波方式の再循環遅延同期ループと動作方法は、上に述べた欠点と問題を実質的に除くものである。この発明は、再循環遅延同期ループがその位相をリフレッシュするときに起こる位相の不連続を滑らかにするために無限インパルス応答フィルタを用いる。
【０００６】
この発明はクロック信号を生成する方法として次のステップを含む。すなわち、再循環遅延同期ループからクロック信号を受け、再循環遅延同期ループからの周期的な出力信号を濾波して再循環遅延同期ループの出力信号内の全ての移相（phase shift ）を出力クロック信号の計算された数の周期にわたって拡散させて、濾波された出力信号を得る。
【０００７】
この発明の別の態様のクロック信号生成装置は、基準クロック信号を受け、出力クロック信号を作り、基準クロック信号に対する出力クロック信号の相対位相を調整して出力クロック信号と基準クロック信号を揃える、再循環遅延同期ループを含む。またこの装置は出力クロック信号を受け、出力クロック信号の移相を出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタを含む。
【０００８】
この発明は多くの技術上の利点を有する。事後濾波方式の再循環遅延同期ループは、再循環遅延同期ループが持つ長期的な位相特性の利点は失わずに、短期的な位相の不連続を滑らかにする。事後濾波方式の再循環遅延同期ループは、無限インパルス応答（ＩＩＲ）事後フィルタ（低域フィルタ）により１次ＤＬＬの利点を補足する。１つの実施の形態ではフィルタの出力が再循環遅延同期ループにフィードバックされないので、装置全体の動作は１次に保たれる。
【０００９】
この発明の別の利点は、基準雑音が発振器の周期のプラス・マイナス４分の１以内であれば基準雑音の帯域幅は小さく、ループ内で発生する雑音に対しては有効な帯域幅が高いことである。これらの２つの相反する制限は従来のＰＬＬでは相容れないものである。更に、再循環遅延同期ループは元来は基準クロックからの雑音に弱いものであるが、この発明により雑音に影響されなくなる。他の技術上の利点は、以下の図面や説明や特許請求の範囲から当業者には明らかである。
【００１０】
【発明の実施の形態】
【実施例】
この発明の実施の形態とその利点は図１−９を参照すればよく理解できる。各図において、同じ部分と対応する部分には同じ番号を用いる。
【００１１】
図１は、この発明の教示に従う事後濾波方式の再循環遅延同期ループの概念を表すブロック図である。事後濾波方式の再循環遅延同期ループ１０は、再循環遅延同期ループ１２と無限インパルス応答フィルタ１４を含む。再循環遅延同期ループ１２の例は、Michel Combes, Karim Dioury, Alain Greiner の「ディジタルＣＭＯＳ標準セルを用いた移動式クロック乗算発生器」、半導体回路のＩＥＥＥジャーナル、Ｖｏｌ．３１、Ｎｏ．７、１９９６年７月、に述べられている。この文献を引例としてここに入れる。
【００１２】
再循環遅延同期ループ１２は基準クロック信号２４を受けて出力クロック信号２６を出す。出力クロック信号２６は一般に基準クロック信号２４の整数倍である。再循環遅延同期ループ１２は基準信号２４に所定の整数を乗算する機能を行い、更に基準クロック２４と出力クロック２６の位相を揃える。
【００１３】
再循環遅延同期ループ１２は基準クロック信号２４と出力クロック信号２６の位相を揃えるため、出力クロック信号２６が基準クロック信号２４から正確に１周期遅れるまで再循環遅延同期ループ内の遅延要素を調整する。しかし、遅延要素の適当な遅れが決まるまで、再循環遅延同期ループ１２は基準クロック信号２４のクロックサイクル毎に基準クロック信号２４と出力クロック信号２６の位相差を測定して出力クロック信号２６を遅らせ、基準クロック信号２４のサイクル毎に両クロックの立上がり端一致させる。再循環遅延同期ループ１２のこの動作方法では、再循環遅延ループ１２は基準クロック信号２４のクロックサイクル毎に各クロック信号の立上がり端を揃えるという方法で位相を調整するので、出力クロック信号２６内に位相の不連続を生じて、出力クロック信号２６を用いる装置内でエラーを生じる可能性がある。この位相の不連続の影響は、再循環遅延同期ループ１２に無限インパルス応答フィルタ１４を組み合わせることにより軽減することができる。
【００１４】
無限インパルス応答フィルタは入力位相信号２７を受けて位相出力信号２９を生成する。出力クロック信号２６から入力位相信号２７を生成しまた出力位相信号２９から出力クロック信号２８を生成することについては、無限インパルス応答フィルタ１４の説明の後に詳細に述べる。後で詳細に述べるように、位相出力信号２９は、出力クロック信号２６に比べて緩やかに位相調整された出力クロック信号２８を与える。無限インパルス応答フィルタ１４の入力位相信号２７に対して利得装置１６で乗算する。利得装置１６が与える利得は１−Ｋに等しい。ただし、Ｋは０と１の間の数である。
【００１５】
利得装置１６の出力は加算装置１８に入る。加算装置１８の第２入力は利得装置２２から入る。利得装置２２の利得はＫに等しい。ただし、Ｋは０と１の間の数である。利得装置２２への入力は出力位相信号２９からのフィードバック信号である。加算装置１８の出力は遅延装置２０に入る。遅延装置２０は出力クロック信号２６と２８の周期に等しい時間だけその入力を遅らせる。次の表は、時刻ｔ＝２に入力位相信号２７が０から１まで階段状に変化したとき、無限インパルス応答フィルタ１４が出力位相信号２９に与える影響を示す。次の表では、Ｋの値として０．７５を用いた。
【００１６】
【表１】
無限インパルス応答フィルタ１４は時刻ｔに、（１−Ｋ）ｘ（入力位相信号２７）＋Ｋｘ（時刻ｔ−１の出力位相信号２９）＝０．２５＋０．７５ｘ（時刻ｔ−１の出力位相信号２９）に等しい出力位相信号２９を作る。この表に示すように、入力位相信号２７が０から１に移行すると、無限インパルス応答フィルタは０から１に緩やかに変化する出力位相信号２９を出す。この緩やかな変化は、再循環遅延同期ループ１２から生じる短期の位相の不連続を滑らかにする、望ましい変化である。
【００１８】
上に述べたように、再循環遅延同期ループ１２は出力クロック信号２６を作り、無限インパルス応答フィルタ１４は位相入力信号２７を受ける。位相入力信号２７は、時間位相変換器３０により出力クロック信号２６から生成される。時間位相変換器３０は加算装置２１と理想クロック２３を含む。理想クロック２３は出力クロック信号２６と同じ周波数を有するクロック信号を作り、再循環遅延同期ループ１２の上述の動作に起因する位相の不連続には影響されない。加算装置２１は理想クロック２３と出力クロック２６を受けて入力位相信号２７を作り、これを無限インパルス応答フィルタ１４に与える。図３と図４に関連して述べるように、この発明は出力クロック信号２６に直接作用して無限インパルス応答フィルタ１４などの無限インパルス応答フィルタの効果を作るものであって、無限インパルス応答フィルタ１４で操作するために出力クロック信号２６を位相信号に変換することは必要ない。
【００１９】
同様に、無限インパルス応答フィルタ１４の出力位相信号２９は位相信号であり、出力クロック信号２８はクロック信号である。位相時間変換器３２は出力位相信号２９を出力クロック信号２８に変換する。また後で詳細に説明するように、この発明は、必ずしも出力クロック信号２６を位相信号２７に変換することなしに、出力クロック信号２６を出力クロック信号２８に変換し、位相信号２７を濾波して出力位相信号２９を作り、出力位相信号２９を時間信号２８に変換することを意図したものである。
【００２０】
図２は図１に示した事後濾波方式の再循環遅延同期ループ１０を示すブロック図であって、図１に示した再循環遅延同期ループ１２と無限インパルス応答フィルタ１４の詳細である。図のように、再循環遅延同期ループ１０は分割器４０と、マルチプレクサ４２と、第２分割器４４と、ラッチ４６と、第１遅延装置４８と、制御装置５０と、第２遅延装置５２と、位相検出器５４を含む。
【００２１】
分割器４０は入力クロック信号２４を受けて入力クロック信号２４の周波数を整数ｎで分割し、入力クロック信号２４の周波数の１/ ｎの周波数を有する出力を出す。この出力はマルチプレクサ４２の１入力として入る。マルチプレクサ４２は、分割器４０の出力かまたは０を出力してラッチ４６のセット入力に与える。分割器４０の出力として初期状態「１」がマルチプレクサ４２に入ると、マルチプレクサ４２が分割器４０から受けた立上がり端はセットラッチ４６に立上がり端として入り、更に遅延装置４８に立上がり端が入る。遅延装置４８によりその入力は所定の時間遅れる。遅延装置４８の出力は、τ遅延時間の後にラッチ４６のリセット入力に入る。この入力によりラッチ４６はリセットされるので、遅延装置４８と分割器４４の入力はローにセットされる。遅延装置４８の出力は遅延装置５２にも入る。
【００２２】
２遅延時間の後、マルチプレクサ４２は遅延装置５２の出力から第２入力に「１」を受けて、ラッチ４６の出力を高レベルにセットし、これが遅延装置４８に入る。この過程はｍサイクルの間起こり、これを分割器４４がカウントする。ｍサイクルの後、分割器４０の出力は再び高に変わる。この立上がり端で分割器４０の出力はラッチ４６の出力の立上がり端と揃う。
【００２３】
再循環遅延同期ループ１２は遅延装置４８と５２を用いて出力信号２６を全体で１クロックサイクル遅らせて、出力クロック信号２６と基準クロック信号２４を同相にする。位相検出器５４は制御装置５０と共に遅延装置４８と５２を調整して適当な遅れを与え、出力クロック信号２６をラッチ４６の出力より出力クロック信号２６の１周期遅らせる。しかし位相検出器５４と制御装置５０が遅延装置４８と５２による遅れを調整するまで、再循環遅延同期ループ１２はラッチ４６の出力を遅らせて（これにより出力クロック信号２６も遅れる）、分割器４０の出力の立上がり端とラッチ４６の出力の立上がり端を揃える。再循環遅延同期ループ１２の動作の更に詳細な説明は、上に引用した「ディジタルＣＭＯＳ標準セルを用いた移動式クロック乗算発生器」に述べられている。
【００２４】
ラッチ４６の出力の立上がり端を遅らせて入力クロック２４の立上がり端に一致させると、再循環遅延同期ループ１２が出力クロック信号２６を基準クロック信号２４に「同期」させる前に、出力クロック信号２６の位相は基準クロック２４のクロック周期毎に不連続になる。このように、出力クロック信号２６の周波数は基準クロック２４のクロック信号毎に不連続になる。この不連続が大きすぎると、出力クロック信号２６を用いる回路に問題が生じる。このような問題を避けるために、出力クロック信号２６を無限インパルス応答フィルタ１４で濾波する。
【００２５】
上に述べたように、無限インパルス応答フィルタ１４は出力クロック信号２８を生成する。これは出力クロック信号２６の位相を１サイクル内に調整するのではなく、一般に出力クロック信号２６の位相を多数のサイクルにわたって調整して、位相が大幅にずれることを防ぐ。
【００２６】
時間位相変換器３０と、無限インパルス応答フィルタ１４と、位相時間変換器３２の組合せの例を図２に装置７０で示す。装置７０は、加算および利得装置６８と遅延装置２０' を含む。遅延装置２０’はその入力を出力クロック信号２８の１クロックサイクルだけ遅らせる。遅延装置２０' は、マルチプレクサ６０と、ラッチ６２と、第１遅延装置６４と、第２遅延装置６６を含む。遅延装置２０’の動作は、図３に関連して記載されている。
【００２７】
加算および利得装置６８は、時間位相変換器３０と、位相時間変換器３１と、時間位相変換器３３を含む。位相時間変換器３１は位相時間変換器３２と同様であり、時間位相変換器３３は時間位相変換器３０と同様である。
加算および利得装置６８は時間位相変換器３０と、無限インパルス応答フィルタ１４と、位相時間変換器３２の概念的表現である。これらの装置の機能の実際を図３に示す。
【００２８】
図３は、この発明の１つの実施の形態の事後濾波方式の再循環遅延同期ループ２１０を示すブロック図である。この実施の形態では、加算および利得装置６８は出力ノード９３と９５を接続した１対のインバータ９８と１００を含む。インバータ９８はｐチャンネル電界効果トランジスタ９０とｎチャンネル電界効果トランジスタ９２を含む。しかし他の適当な種類のデバイスを用いてもよい。インバータ１００はｐチャンネル電界効果トランジスタ９４とｎチャンネル電界効果トランジスタ９６を含む。しかし他の適当な種類のデバイスを用いてもよい。トランジスタ９０と９２のドレンを接続してインバータ９８の出力ノード９３を形成し、またトランジスタ９４と９６のドレンを接続してインバータ１００の出力ノード９５を形成する。トランジスタ９０と９２のゲートは入力として出力クロック信号２６をそれぞれ受ける。トランジスタ９４と９６のゲートは入力としてクロック出力信号２８をそれぞれ受ける。遅延装置２０' は入力として出力ノード９３と９５の電圧を受ける。図に示すように、トランジスタ９０の幅と長さの比は２．８/ ０．６であり、トランジスタ９２の幅と長さの比は１．４/ ０．６である。トランジスタ９４の幅と長さの比は４/ ０．６であり、トランジスタ９６の幅と長さの比は２/ ０．６である。トランジスタ９０，９２，９４，９６の幅と長さの比によりインバータ９８と１００の利得が決まる。インバータ９８と１００の特定の構成を示したが、トランジスタ９０，９２，９４，９６が別の利得を有することを含めて、別の適当な構成で実現してよい。
【００２９】
加算および利得装置６８の動作は次の通りである。出力クロック信号２６と出力クロック信号２８が同時に入力ノード８９と９１に到達した場合は、加算および利得装置６８は単一インバータとして動作する。したがって、出力クロック信号２６と２８が共にハイの場合は、トランジスタ９０と９４はＰＭＯＳデバイスであってゲート・ソース電圧が０なので導通しない。逆に、トランジスタ９２と９６はＮＭＯＳデバイスであってゲート・ソース電圧が正なので導通する。このように、トランジスタ９０と９４が導通しないのでインバータ９８にもインバータ１００にも電流は流れない。しかし、出力ノード９３と９５は高電圧から低電圧に向けて放電を開始して、最終的に低電圧になる。このように、入力ノード８９と９１が高電圧を受けると、インバータ９８と１００はノード９３と９５に低出力電圧を出す。
【００３０】
逆に、出力クロック信号２６と出力クロック信号２８が同時に入力ノード８９と９１に到達して共にローの場合は、トランジスタ９０と９４はＰＭＯＳデバイスであってゲート・ソース電圧が負なので導通する。更に、トランジスタ９２と９６はＮＭＯＳデバイスであってゲート・ソース電圧が０なので導通しない。このように、トランジスタ９２と９６が導通しないのでインバータ９８にもインバータ１００にも電流は流れない。しかし、出力ノード９３と９５は低電圧から高電圧に向けて充電を開始する。このように、入力ノード８９と９１が低電圧を受けると、インバータ９８と１００はノード９３と９５に高出力電圧を出す。
【００３１】
しかし出力クロック信号２６と出力クロック信号２８が同時に到着しない場合は、インバータ９８と１００は出力クロック信号２８を遅らせまたは進める出力電圧をノード９３と９５に出す。これにより出力クロック信号２６の位相の階段状の移行（再循環遅延同期ループ１２により与えられる位相の不連続など）は多数のクロックサイクルにわたって滑らかになり、出力クロック信号２６と出力クロック信号２８は揃う。出力クロック信号２６が入力ノード８９に到着する前に出力クロック信号２８が入力ノード９１に到着した場合、出力クロック信号２８が高い値であるとすれば、トランジスタ９４は非導通になり、トランジスタ９６は導通になる。トランジスタ９４が導通せずにトランジスタ９６が導通すると、出力ノード９５は高電圧から低電圧に向けて放電する。しかし出力クロック信号２８は出力クロック信号２６より前に到着したので、この時点ではトランジスタ９０は引き続き導通し、トランジスタ９２は引き続き導通しない。トランジスタ９０が導通してノード９３は充電されて高電圧になっているので、ノード９５の低電圧への放電はやや遅れる。出力クロック信号２６が入力ノード８９に到達してこれが高電圧であると、トランジスタ９０は非導通になり、トランジスタ９２は導通になって、出力ノード９３は高電圧から低電圧に向けて放電する。ノード９３と９５の高電圧から低電圧への放電が遅れるので、出力クロック信号２８は出力クロック信号２６より遅れる。
【００３２】
逆に、出力クロック信号２６の低から高への移行がノード８９に到達した後に出力クロック信号２８のローからハイへの移行がノード９１に到達した場合は、出力クロック信号２８は出力クロック信号２６より早くなる。出力クロック信号２８のローからハイへの移行がノード９１に到達する前に出力クロック信号２６のローからハイへの移行がノード８９に到達するので、ノード９３はトランジスタ９４が非導通になる前に放電を開始する。したがって、トランジスタ９４が非導通になるまでノード９３と９５が放電を開始しない場合に比べて、ノード９３と９５は早く低電圧に向けて放電する。このように出力ノードの電圧が前の場合より早く移行するので、出力クロック信号２８は出力クロック信号２６に対して早くなる。
【００３３】
ノード９３と９５の出力電圧は遅延装置２０' に入る。遅延装置２０’は、上述のマルチプレクサ４２と、ラッチ４６と、遅延装置４８と遅延装置５２により生じる遅れに等しい時間だけノード９３と９５の電圧を遅らせる。遅延装置２０' は出力２８を出す。出力２８は出力クロック信号として出力され、またインバータ１００のノード９１にフィードバックされる。このように、インバータ１００はクロック信号２８の値を入力としてノード９１に受ける。これは無限インパルス応答フィルタ１４内の遅延装置２０に相当する。クロック信号２８がローからハイに移行する度に、加算および利得装置６８はノード９３と９５の出力電圧を遅らせまたは早めて、出力クロック信号２６と２８の位相を次第に近付ける。このように、再循環遅延同期ループ１２がクロック信号２６の位相を階段状に移行させた場合は、加算および利得装置６８と遅延装置２０’は出力クロック信号２６の位相の無限インパルス応答フィルタとして動作し、出力クロック信号２６の位相の階段状の変化の効果を多数のクロックサイクルにわたって拡散させて、出力クロック信号２８を作る。
【００３４】
図４は、この発明の別の実施の形態の事後濾波方式の再循環遅延同期ループ３１０を示すブロック図である。図４に示す事後濾波方式の再循環遅延同期ループ３１０は図３に示す事後濾波方式の再循環遅延同期ループ２１０に似ているが、異なる点は加算および利得装置１６８内のトランジスタ１０１、１０２，１０４，１０６の利得が異なることである。図に示すように、トランジスタ１０４の幅と長さの比は８/ ０．６であり、トランジスタ１０６の幅と長さの比は４/ ０．６であり、トランジスタ１０１の幅と長さの比は２．８/ ０．６であり、トランジスタ１０２の幅と長さの比は１．４/ ０．６である。このように、インバータ１９９はインバータ１９８とインバータ９８より相対的に強い。インバータ１９９は出力クロック信号２８を入力として受けるので、加算および利得装置１６８の構成は無限インパルス応答フィルタ１４に対応し、そのＫの値は加算および利得装置６８のＫの値より大きい。Ｋの値の違いが再循環遅延同期ループ２１０と３１０に与える影響を図５に示す。
【００３５】
図５は、図３と図４の加算および利得装置６８と１６８内のフィードバック量の違いの効果を示す、時間に対する位相誤差のグラフ１１０である。図５の中の図３と指定した曲線は、出力クロック信号２８の約３サイクルにわたって起こる、出力信号２８の位相誤差のかなり速い移行を示す。これに対して、図５の中の図４と指定した曲線は、出力クロック信号２８の約７サイクルにわたって起こる、位相誤差のやや緩やかな移行を示す。図４と指定した曲線で示す位相誤差のやや緩やかな変化は、加算および利得装置６８に比べてフィードバック量が大きな加算および利得装置１６８に対応する。
【００３６】
図６は出力クロック信号２６と出力クロック信号２８の時間に対する電圧のグラフ８０であって、出力クロック信号２６に位相の不連続が発生することと、この発明の教示によりこの不連続を時間と共に吸収する様子を示す。番号８２の曲線は出力クロック信号２６の供給電圧を表す。図に示すように、約１００ナノ秒のときに曲線８２に外乱が発生し、出力クロック信号２６に位相外乱を生じさせる。この外乱は再循環遅延同期ループ１２から生じた位相外乱に相当する。約１１０ナノ秒のとき（番号８４で示す）、出力クロック信号２８は緩やかに出力クロック信号２６と同相になるように戻り始め、出力クロック信号２６の位相の急激な変化を遅らせて、位相がより緩やかに調整された出力クロック信号２８を作る。出力クロック信号２６と出力クロック信号２８は約１３６ナノ秒（番号８６で示す）のときに実質的に揃う。
【００３７】
図７Ａは、理想的なクロックに対する出力クロック信号２６の位相誤差のジッタを示すグラフである。図７Ｂは、理想的なクロックに対する出力クロック信号２８の位相誤差のジッタを示すグラフである。図７Ａに示すように、理想クロックに対する出力クロック信号２６の位相誤差は振幅が変化するランダム雑音を有する。しかし番号４００で示す線で、約２．５ｘ１０ -10から−０．５ｘ１０-10 への大きな階段状の位相誤差が起こる。出力クロック信号２６の位相誤差がこのように大きくジャンプするのは、再循環遅延同期ループ１２が基準クロック２４のクロックサイクル毎に階段状の移相を生成するからである。位相誤差の同様なジャンプが線４１０の近くでも現れている。これに対して、出力信号２８には位相誤差の大きなジャンプが含まれない。これは、加算および利得装置６８と遅延装置２０' が位相の階段状の変化を滑らかにして、図７Ｂに示す線５００でも線５１０でも位相誤差を緩やかに移行させるからである。
【００３８】
この発明の教示による事後濾波方式の再循環遅延同期ループ（事後濾波方式の再循環遅延同期ループ２１０など）は多くの応用に用いることができる。この事後濾波方式の再循環遅延同期ループが特に適している応用の一例は、ディスク駆動の大容量記憶装置内の時間軸発生器である。例えば、この時間軸発生器はディスク駆動の大容量記憶装置の読取りチャンネル上に形成される。図８と図９は、この発明の教示に従う事後濾波方式の再循環遅延同期ループをディスク駆動の大容量記憶装置に用いた例を示す。
【００３９】
図８はディスク駆動の大容量記憶装置６３０のブロック図であって、読取り動作中にデータを検索しまた書込み動作中にデータを記憶するのに用いられる。ディスク駆動の大容量記憶装置６３０はホスト６３２とインターフェイスし、読み取り、書き込み中にデジタルデータを交換する。ディスク駆動の大容量記憶装置６３０は、ディスク/ ヘッド組立体６１２、前置増幅器６１４、同期標本化データ（ＳＳＤ）チャンネル６１０、制御回路６１１を含む。ディスク/ ヘッド組立体６１２と前置増幅器６１４はデータを磁気的に記憶するのに用いられる。ＳＳＤチャンネル６１０と制御回路６１１は、ディスク/ ヘッド組立体６１２と交換中のデータを処理し、またディスク駆動の大容量記憶装置６３０の種々の動作を制御するのに用いられる。ホスト６３２は、制御回路６１１を経てディスク駆動の大容量記憶装置６３０とディジタルデータを交換する。
【００４０】
ディスク/ ヘッド組立体６１２は、多数の回転する磁気ディスクすなわち磁気プラッタを含み、磁気プラッタ上の磁気の移行で表されるデータを記憶する。ディスク/ ヘッド組立体６１２の読取り／書込みヘッドを用いて磁気プラッタの各面にデータを記憶しまた検索する。読取り／書込みヘッドは、磁気抵抗ヘッドなどの任意の数の読取り／書込みヘッドでよい。前置増幅器６１４はディスク/ ヘッド組立体６１２の読取り／書込みヘッドとＳＳＤチャンネル６１０の間のインターフェースであって、必要に応じてアナログデータ信号を増幅する。
【００４１】
ＳＳＤチャンネル６１０は、読取りおよび書込み動作中にアナログデータ信号をディスク/ ヘッド組立体６１２と交換し、またデータ／パラメータ経路６１３を通して制御回路６１１とディジタル信号を交換する。ＳＳＤチャンネル６１０は書込みチャンネル６１６と、読取りチャンネル６１８と、サーボ回路６２０と、パラメータメモリ６２２を含む。ＳＳＤチャンネル６１０は単一の集積回路で、または複数の集積回路で実現してよい。
【００４２】
書込み動作中は、書込みチャンネル６１６はデータ／パラメータ経路６１３を通してディジタルデータを並列書式で制御回路６１１から受ける。ディジタルデータは記憶用に符号化されてディスク/ ヘッド組立体６１２に与えられる。書込みチャンネル６１６は、レジスタと、スクランブラと、エンコーダと、プリコーダと、並直列変換回路と、書込み事前補償回路（write precompensation circuit ）を含んでよい。書込みチャンネル６１６の動作とタイミングは位相同期ループ装置により制御される。
【００４３】
読取り動作中は、読取りチャンネル６１８は前置増幅器６１４を通してディスク/ ヘッド組立体６１２からアナログデータ信号を受ける。読取りチャンネル６１８はアナログデータ信号を調整し、検出し、復号し、書式化して、最終的にデータ／パラメータ経路６１３を通して対応するディジタルデータ信号を並列書式で制御回路６１１に与える。読取りチャンネル６１８については図９に関連して詳細に説明する。
【００４４】
制御回路６１１は、ディスク駆動の大容量記憶装置６３０の種々の動作を制御し、またディジタルデータをＳＳＤチャンネル６１０とホスト６３２の間で交換するのに用いられる。制御回路６１１はマイクロプロセッサ６２８（ディジタル信号プロセッサ（ＤＳＰ）で実現してよい）と、ディスク制御６２４と、ランダムアクセスメモリ（ＲＡＭ）６２６と、リードオンリーメモリ（ＲＯＭ）６２９を含む。マイクロプロセッサ６２８と、ディスク制御６２４と、ＲＡＭ６２６と、ＲＯＭ６２９とでディスク駆動の大容量記憶装置６３０に制御および論理機能を与え、データをホスト６３２から受けて記憶し、後で検索してホスト６３２に戻す。ＲＯＭ６２９は、マイクロプロセッサ６２８がディスク駆動の大容量記憶装置６３０を駆動し制御するのに用いる事前ロードされたマイクロプロセッサ命令を記憶する。またＲＯＭ６２９は、起動時にパラメータメモリ６２２に供給される動作パラメータを記憶する。ＲＡＭ６２６は、書込み動作のためのディジタルデータを記憶し、また読取り動作により生成されたディジタルデータを記憶する。ディスク制御６２４は種々の論理回路とバス調停回路を含み、ディスク駆動の大容量記憶装置６３０とホスト６３２を正しくインターフェースし、また制御回路６１１とＳＳＤチャンネル６１０を内部でインターフェースする。回路の実際に従って、適当な種類の回路をディスク制御６２４に用いてよい。また制御回路６１１はディスク駆動の大容量記憶装置６３０の種々の制御および可能信号を生成する。
【００４５】
図９は、この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループ２１０を含む、読取りチャンネル６１８の一例を示す。図９に示す読取りチャンネル６１８の実現は読取りチャンネルの単なる１つの実施の形態であって、この発明は読取りチャンネルのいかなる特定の種類または装置にも限定されない。
【００４６】
１つの実施の形態である図９の読取りチャンネル６１８は、可変利得増幅器（ＶＧＡ）６４２と、自動利得制御回路（ＡＧＣ）６４４と、フィルタ６４６と、標本化回路６４８と、位相同期ループ（ＰＬＬ）６５０と、離散的信号等化器６５２と、検出器６５４と、読取りチャンネル６１８の時間軸発生器として用いる再循環遅延同期ループ２１０を含む。読取りチャンネル６１８のこれらの各部により、読取り動作中に前置増幅器６１４とディスク/ ヘッド組立体６１２から読取り信号を受けて処理し、これに応じて外部へのディジタルデータ信号を生成する。
【００４７】
読取りチャンネル６１８は読取り信号をＶＧＡ６４２に受ける。ＶＧＡ６４２はＡＧＣ６４４の制御により信号を増幅して、増幅された読取り信号を生成する。ＶＧＡ６４２はＡＧＣ６４４と共に動作して、適当な増幅すなわち利得をアナログ読取り信号に与える。ＡＧＣ６４４はフィルタ６４６の出力からフィードバック信号を受け、ＶＧＡ６４２が読取り信号に与える増幅すなわち利得を調整する。
【００４８】
増幅された読取り信号は、ＶＧＡ６４２からフィルタ６４６に与えられて更に処理される。１つの実施の形態では、フィルタ６４６は信号を濾波して望ましくない高周波雑音を除去する（すなわち低域フィルタとして実現される）。またフィルタ６４６は振幅増幅を含む波形整形を行なう。例えば、フィルタ６４６はＧｍ/ Ｃ構成要素を用いて設計された連続時間７次フィルタでよい。フィルタ６４６の遮断周波数と増幅はプログラム可能でよい。フィルタ６４６で濾波された読取り信号は標本化回路６４８に入る。
【００４９】
標本化回路６４８はフィルタ６４６からの濾波された読取り信号を標本化して、離散値を有する離散的読取り信号を生成する。標本化回路６４８は濾波された読取り信号を連続時間から離散時間に変換する。濾波された読取り信号の標本化は、ディスク/ ヘッド組立体６１２の磁気媒体すなわち記憶媒体上に記憶された種々の磁気的移行に対応する時刻に同期して行なわれる。これらの磁気的移行はディスク/ ヘッド組立体６１２上に記憶さデータに対応する。標本化回路６４８は信号を標本化して、次の標本化が起こるまでこの値を保持する。
【００５０】
ＰＬＬ６５０は標本化回路６４８に、標本化回路６４８が濾波された読取り信号を標本化して保持するタイミングを制御するための標本化クロックすなわち標本化信号を与える。離散的読取り信号の各離散値は標本化回路６４８が信号を標本化した時刻の濾波された読取り信号の値すなわち振幅に相当する。標本化回路６４８はサンプルホールド回路（円形サンプルホールド回路など）として実現してよく、時間シーケンスを離散的信号等化器６５２に多重送信して、正しい時間シーケンス値を離散的信号等化器６５２に与える。
【００５１】
離散的信号等化器６５２は標本化回路６４８から離散的読取り信号を受けて、ディスク/ ヘッド組立体６１２上の磁気的移行に対応する離散的レベルを有する等化された読取り信号を生成する。離散的信号等化器６５２はアナログ無限インパルス応答フィルタで実現してよい。離散的読取り信号は検出器６５４のターゲット機能に等化される。
【００５２】
検出器６５４は離散的信号等化器６５２から離散的読取り信号を受け、この信号を分析して、ディスク/ ヘッド組立体６１２上に記憶されているデータに対応する外部へのディジタル信号を生成する。１つの実施の形態では、検出器６５４はビタビアルゴリズムを実現する最尤検出器すなわちビタビ検出器でよい。図９に示していないが、読取りチャンネル６１８は、外部へのディジタル信号とバス６２２を正しくインターフェースする同期検出器回路と直並列変換回路も含んでよい。
【００５３】
可変利得増幅器６４２と、標本化回路６４８と、離散的信号分析器６５２と、検出器６５４と、ＰＬＬ６５０が正しく機能するにはそれぞれクロック信号を必要とする。図９に示すように、この発明ではＶＧＡ６４２と、標本化回路６４８と、離散的信号分析器６５２と、検出器６５４と、ＰＬＬ６５０は、事後濾波方式の再循環遅延同期ループ２１０からクロック信号をそれぞれ受ける。事後濾波方式の再循環遅延同期ループ２１０は、急激な移相ではなく移相が数サイクルにわたって拡散された出力信号（出力信号２８など）を作るので、読取りチャンネル６１８で動作するデバイスは従来の大容量記憶装置より外乱が少ない。
【００５４】
この発明とその利点を詳細に説明したが、特許請求の範囲に規定されているこの発明の精神と範囲から逸れない種々の変更や代替を行なうことが可能である。
【００５５】
以上の説明に関して更に以下の項を開示する。
（１）クロック信号生成装置であって、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の相対位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタ、
を備える、クロック信号生成装置。
【００５６】
（２）前記位相フィルタは、
前記出力クロック信号とフィードバッククロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備える、第１項に記載のクロック信号生成装置。
（３）前記位相フィルタは、
前記出力クロック信号を受ける入力と、出力とを有する、第１インバータと、前記調整された出力クロック信号を受ける入力と、出力を有する、第２インバータ、
を備え、
前記第１インバータの出力と前記第２インバータの出力とを接続して前記中間出力クロック信号を生成する、
第１項に記載のクロック信号生成装置。
【００５７】
（４） 前記遅延装置は、前記中間の調整された出力クロック信号を前記中間の調整された出力クロック信号の１周期だけ遅らせて前記調整された出力クロック信号を作る、第２項記載のクロック信号生成装置。
（５） 前記再循環遅延同期ループは、
基準クロック信号の位相と前記出力クロック信号の位相を比較する位相比較器と、
受信信号を遅らせる１対の可変遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位相に基づいて前記遅延要素の遅れを制御し、前記遅延要素の遅れを調整して前記基準クロック信号と前記出力クロック信号を揃える、制御装置、
を備える、第１項に記載のクロック信号生成装置。
【００５８】
（６） 前記位相フィルタは、
前記出力クロック信号と前記調整された出力クロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備え、
前記遅延装置は、前記可変遅延要素と同じ遅れを有する１対の遅延装置を含む、第５項に記載のクロック信号生成装置。
（７） 前記出力クロック信号を前記基準クロック信号のクロック信号毎に１回遅らせて前記出力信号と前記基準クロック信号を揃えるためのラッチを更に備える、第５項に記載のクロック信号生成装置。
【００５９】
（８） クロック信号生成装置であって、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループであって、
前記基準クロック信号と前記出力クロック信号の相対位相を比較する位相比較器と、
受信信号を遅らせる少なくとも１個の遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位相に基づいて前記少なくとも１個の遅延要素の遅れを制御し、前記遅延要素の遅れを調整して前記基準クロック信号と前記出力クロック信号を揃える、制御装置、
を備える再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタであって、
前記出力クロック信号とフィードバッククロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備える位相フィルタ、
を備える、クロック信号生成装置。
【００６０】
（９） 前記加算および利得装置は、
前記出力クロック信号を受ける入力と、出力とを有する、第１インバータと、前記調整された出力クロック信号を受ける入力と、出力とを有する、第２インバータ、
を備え、
前記第１インバータの出力と前記第２インバータの出力とを接続して前記中間出力クロック信号を生成する、
第８項に記載のクロック信号生成装置。
（１０） 前記遅延装置は前記再循環遅延同期ループ内の前記少なくとも１個の遅延要素と同じ遅れを有する少なくとも１個の遅延要素を備える、第９項に記載のクロック信号生成装置。
【００６１】
（１１） 前記再循環遅延同期ループは、前記出力クロック信号を前記基準クロック信号のクロック信号毎に１回遅らせて前記出力信号と前記基準クロック信号を揃えるためのラッチを更に備える、第８項に記載のクロック信号生成装置。
（１２） 前記再循環遅延同期ループは、前記位相比較器と、少なくとも１個の遅延装置と、ラッチと、制御装置と共に動作する分割器を更に備え、前記出力信号が前記入力信号の倍数の周波数を有するようにする、第１１項に記載のクロック信号生成装置。
（１３） 前記加算および利得装置は中間の調整された出力クロック信号を生成し、前記出力クロック信号に対するその位相差は前記調整された出力クロック信号と前記フィードバック信号の位相差より小さい、第８項に記載のクロック信号生成装置。
【００６２】
（１４） クロック信号を生成する方法であって、
再循環遅延同期ループからクロック信号を受け、
前記再循環遅延同期ループからの周期的な出力信号を濾波して、前記再循環遅延同期ループの出力信号内の全ての移相を前記出力クロック信号の少なくとも２周期にわたって拡散させて、濾波された出力信号を作る、
ことを含む、クロック信号を生成する方法。
（１５） 周期的な出力信号を濾波するステップは、前記周期的な出力信号の複数のサイクルの各々の間に、前記周期的な出力信号を前記移相の大きさより小さい大きさの時間遅らせて、濾波された出力信号を作ることを含む、第１４項に記載のクロック信号を生成する方法。
【００６３】
（１６） 前記周期的な出力信号を遅らせる前記ステップは、前記周期的な出力信号の複数の各サイクルを前記複数のクロックサイクル毎に十分短い時間遅らせてゼロに近づけて、濾波された出力信号を作ることを含む、第１５項に記載のクロック信号を生成する方法。
（１７） 周期的な出力信号を濾波するステップは、前記周期的な出力信号の複数の各サイクルの発生を、前記移相の大きさより小さい大きさの時間早めて、濾波された出力信号を作ることを含む、第１４項に記載のクロック信号を生成する方法。
【００６４】
（１８） 複数の各サイクルの発生を早める前記ステップは、前記周期的な出力信号の複数の各サイクルの発生を複数のクロックサイクル毎に十分短い時間早めてゼロに近づけて、濾波された出力信号を作ることを更に含む、第１７項に記載のクロック信号を生成する方法。
（１９） 周期的な出力信号を濾波するステップは、
出力を第２インバータの出力に接続する第１インバータに前記周期的な出力信号を与え、
部分的に濾波された出力信号を表すフィードバック信号を前記第２インバータに与えて前記濾波された出力信号を作る、
ステップを含む、第１４項に記載のクロック信号を生成する方法。
（２０） フィードバック信号を与える前記ステップは、前記周期的な出力信号との位相差が次第に小さくなるフィードバック信号を与えることを含む、第１４項に記載のクロック信号を生成する方法。
【００６５】
（２１） 大容量記憶ディスク駆動装置であって、
データを磁気的に記憶するディスク/ ヘッド組立体と、
ホストとディジタルデータを交換する制御回路と、
前記ディスク／ヘッド組立体からアナログデータを受けて前記制御回路とディジタルデータを交換するデータチャンネル、
を備え、前記データチャンネルは、読取り動作中に前記ディスク／ヘッド組立体から読取り信号を受けて処理してこれに応じて外部へのディジタルデータ信号を生成する読取りチャンネルを備え、前記読取りチャンネルは前記読取りチャンネルが用いる調整された出力クロック信号を作る事後濾波方式の再循環遅延同期ループを備え、前記事後濾波方式の再循環遅延同期ループは、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の相対位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロック信号の複数のサイクルにわたって濾波して前記調整された出力クロック信号を作る、位相フィルタ、
を備える、
大容量記憶ディスク駆動装置。
【００６６】
（２２） 前記位相フィルタは、
前記出力クロック信号とフィードバッククロック信号を受けて中間の調整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備える、第２１項に記載の大容量記憶ディスク駆動装置。
（２３） 前記位相フィルタは、
前記出力クロック信号を受ける入力と、出力とを有する、第１インバータと、前記調整された出力クロック信号を受ける入力と、出力とを有する、第２インバータ、
を備え、
前記第１インバータの出力と前記第２インバータの出力とを接続して前記中間出力クロック信号を生成する、
第２１項に記載の大容量記憶ディスク駆動装置。
【００６７】
（２４） 前記遅延装置は、前記中間の調整された出力クロック信号を前記中間の調整された出力クロック信号の１周期だけ遅らせて前記調整されたクロック信号を作る、第２２項に記載の大容量記憶ディスク駆動装置。
（２５） 前記再循環遅延同期ループは、
基準クロック信号の位相と前記出力クロック信号の位相を比較する位相比較器と、
受信信号を遅らせる１対の可変遅延要素と、
前記基準クロック信号と前記出力クロック信号の相対位相に基づいて前記遅延要素の遅れを制御し、前記遅延要素の遅れを調整して前記基準クロック信号と前記出力クロック信号を揃える、制御装置、
を備える、第２１項に記載の大容量記憶ディスク駆動装置。
【００６８】
（２６） 前記位相フィルタは、
前記出力クロック信号と前記調整された出力クロック信号を受けて中間の調
整された出力クロック信号を生成する、加算および利得装置と、
前記中間の調整された出力クロック信号を受け、前記中間の調整された出力クロック信号を遅らせて前記調整されたクロック信号を作る、遅延装置、
を備え、
前記遅延装置は、前記可変遅延要素と同じ遅れを有する１対の遅延装置を含む、
第２５項に記載の大容量記憶ディスク駆動装置。
（２７） 前記出力クロック信号を前記基準クロック信号のクロック信号毎に１回遅らせて前記出力信号と前記基準クロック信号を揃えるためのラッチを更に備える、第２１項に記載の大容量記憶ディスク駆動装置。
【００６９】
（２８） クロック信号生成装置は、基準クロック信号を受け、出力クロック信号を作り、基準クロック信号に対する出力クロック信号の相対位相を調整して出力クロック信号と基準クロック信号を揃える、再循環遅延同期ループを含む。またこの装置は、出力クロック信号を受け、出力クロック信号の全ての移相を出力信号の複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタを含む。
【図面の簡単な説明】
この発明とその利点をよりよく理解するため、この発明の詳細な説明を以下の図面と共に参照していただきたい。各図において、同じ参照番号は同じ部分を示す。
【図１】この発明の教示に従う事後濾波方式の再循環遅延同期ループの概念を示すブロック図。
【図２】図１に示す再循環遅延同期ループと図１に示す無限インパルス応答フィルタの詳細を示す、事後濾波方式の再循環遅延同期ループの概念を更に示すブロック図。
【図３】この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループの実際の一例を示すブロック図。
【図４】この発明の別の実施の形態に従う事後濾波方式の再循環遅延同期ループの実際の別の例を示すブロック図。
【図５】図３と図４の無限インパルス応答フィルタにおいてフィードバック量を変えた効果を示す、時間に対する位相誤差のグラフ。
【図６】位相の不連続の発生と、この発明の教示に従う時間をかけたこの不連続の吸収を示す、時間に対する電圧のグラフ。
【図７】Ａはこの発明の教示を含まない従来の再循環遅延同期ループのジッタ特性を示すグラフ。Ｂはこの発明の教示に従う事後濾波方式の再循環遅延同期ループのジッタ特性のグラフ。
【図８】この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループを含む、ディスク駆動の大容量記憶装置のブロック図。
【図９】この発明の１つの実施の形態に従う事後濾波方式の再循環遅延同期ループを含む、図８に示すハードディスク駆動装置の読取りチャンネルを示すブロック図。
【符号の説明】
１０ 事後濾波方式の再循環遅延同期ループ
１２ 再循環遅延同期ループ
１４ 無限インパルス応答フィルタ
２４ 基準クロック信号
２８ 出力クロック信号
Claims (2)
- クロック信号生成装置であって、
基準クロック信号を受け、出力クロック信号を作り、前記基準クロック信号に対する前記出力クロック信号の相対位相を調整して前記出力クロック信号と前記基準クロック信号を揃える、再循環遅延同期ループと、
前記出力クロック信号を受け、前記出力クロック信号の全ての移相を前記出力クロックの複数のサイクルにわたって濾波して調整された出力クロック信号を作る、位相フィルタ、
を備える、クロック信号生成装置。 - クロック信号を生成する方法であって、
再循環遅延同期ループからクロック信号を受け、
前記再循環遅延同期ループからの周期的な出力信号を濾波して、前記再循環遅延同期ループの出力信号内の全ての移相を前記出力クロック信号の少なくとも２周期にわたって拡散させて、濾波された出力信号を作る、
ことを含む、クロック信号を生成する方法。
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