JPH01157617A - デジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、通信等で信号を再生するのに用いられている
デジタル位相同期回路に関するものである。　　　− 従来の技術 デジタル位相同期回路は、回路のすべてを論理素子で構
成でき、集積化が容易、特性が安定で制御しやすい、等
の利点を持っており、近年多くの分野で使用されている
。ただし、この多く使用されているデジタル位相同期回
路は、ハード・ロジック型と呼ばれるもので、入力信号
周波数に対して数十倍程度の高速クロックを用いないと
大きなジッタを発生してしまうという欠点がある為、低
周波領域の応用がそのほとんどを占めている。

最近になって、デジタル信号処理技術を用いた演算形式
のデジタル位相同期回路が使用され始めており、演算速
度の高速化により、高周波領域（Ｍ　Ｈｚ帯）への応用
も考えられている。この演算形式のデジタル位相同期回
路では、原理的には入力信号周波数の２倍の周波数の動
作クロックで動作可能であり、現実的にも４倍程度の動
作クロックで動作させることができる。

第４図に、デジタル通信のデータ再生回路として使用さ
れているこの演算形式のデジタル位相同期回路の例のブ
ロック図を示す。第４図において、１はアナログ信号入
力端子であり、帯域制限され、ジッタを持った信号が入
力される。入力されたアナログ信号は、八−Ｄ変換器２
によって、ゲイジタル信号に変換される。次にこのディ
ジタル信号は、位相比較部３で位相情報に変換され、デ
ジタル制御発振器５の出力と位相比較を行なわれる。

位相比較部３の出力は、デジタルフィルタによる低域通
過回路４を通してデジタル制御発振器５に入力される。

なお、この低域通過回路４は、用途によっては単なる減
衰器、あるいは省略することも可能な場合がある。デジ
タル制御発振器５では、演算により発振位相値を算出し
て位相比較部に帰還すると同時に、発振位相値が２π（
ｒ　ａ　ｄ）を越えたことを検出して再生クロックパル
ス７を出力する。次に、この再生クロックパルス７はデ
ータ検出回路６で入力信号データの符号を判別するタイ
ミング信号として用いられ、データ検出回路６の出力に
は、ジッタを除去された再生デジタルデータ８と、これ
に同期した再生クロックパルス７が得られる。

各ブロックについてもう少し説明する。なお、以下の例
では動作クロックを入力信号周波数の４倍としている。

第５図は、位相比較部３を示しており、９はＡ／Ｄから
の入力データ、１０はデジタル制御発振器５からの帰還
データである。１動作クロック分の遅延回路１１により
π／２　（ｒａｄ）の位相を行い、これらのπ／２（ｒ
ａｄ）だけ位相が異なる２つのデータから、逆三角関数
（または簡単には線型関数）の表１２を参照することに
より位相情報を算出することができる。そして、算出さ
れた位相情報とデジタル制御発振器５からの発振位相デ
ータを比較する減算回路１３により位相比較部は構成さ
れ、位相誤差データ１４が出力される。次に、第６図は
、デジタル制御発振器５を示しており、１動作クロック
分の遅延回路１７とＭｏｄ（２π）の加算器１６．１９
、およびパルス出力回路２０で構成されている。このデ
ジタル制御発振器５の発振周波数は、加算器１８の加算
データ入力端子１９へ与えるデータ値により設定でき、
例えばπ（ｒ　ａ　ｄ）を与えれば、動作クロック周波
数の１／２即ち、入力信号周波数の２倍の発振周波数を
得ることができる。パルス出力回路２ｏは加算器１８の
出力が２πを越えた時に発生する桁上げ信号をＤフリッ
プフロップ２１で記憶して、動作クロック２６とのＡＮ
Ｄをとることにより動作クロックと同じ幅のパルスを得
ることができる。第７図にこのデジタル位相同期回路の
動作タイミング図を示す。

第７図ｆａｌの２３は入力データ、第７図（ｂ）の２４
はデジタル制御発振器５の発振位相情報、第７図（Ｃ１
の２５はＤフリップフロップ２１の出力信号、第７図ｆ
ｄ）の２６は動作クロック、第７図（ｅ）の２７はパル
ス出力回路２０の出力、つまり再生クロックパルスを示
している。２７から判るように、通常は２動作クロック
に１回パルスが出力されているが、最悪状態として動作
クロックと同じ周期のパルスが発生することがある。

発明が解決しようとする問題点 上に述べたような従来のデジタル位相同期回路では、再
生クロックパルスの最短周期が動作クロックと等しくな
るため、このパルスを受ける信号処理装置の動作速度を
このデジタル位相同期回路と同等にしておく必要があり
、一般にかなり複雑な動作をする信号処理装置の設計が
困難になる、という問題点をもっていた。

本発明は、かかる点に鑑みてなされたもので、簡易な構
成で、連続して出力されるパルス列の最短周期を長くす
ることのできるデジタル位相同期回路を提供することを
目的としている。

問題点を解決するための手段 本発明は前記問題点を解決するために、中心周波数発振
器の出力パルス列にパルスを付加または削除することに
より出力周波数を変化させるデジタル位相同期回路にお
いて、２つのパルスが連続して出力される場合に、２つ
めのパルスのみを遅延して出力するような選択的遅延回
路を付加する構成としたものである。

作用 本発明は上記した構成により、２つのパルスが連続して
出力される場合に、その最短周期を長くすることができ
る。

実施例 以下本発明の一実施例について、図面を用いて説明する
。

第１図は、本発明の一実施例におけるデジタル位相同期
回路のブロック図である。第１図において、１〜８は第
４図と同様であるので、説明を省略する。３７は２つの
再生クロックパルスが連続して出力される場合に、２つ
めのパルスのみを遅延して出力するような選択的遅延回
路である。第２図はこの選択的遅延回路３７の例の回路
図である。

第３図は、第２図の動作を説明するタイミング図である
。第３図（ａｌ〜（１）の２５〜３６は第２図の各々に
対応する信号線のデータを表している。以下、第２図と
第３図を参照しながら選択的遅延回路３７の動作を説明
する。第３図（ｅ）は第６図における従来のパルス出力
回路２０の出力と同じで、第３図（１）がこの選択的遅
延回路３７の出力波形である。第３図（Ｃ）は動作クロ
ックで、第３図（ｄ）は反転した動作クロックである。

第３図（幻は１つめのパルスを検出したもので、第３図
（Ｊｌでは２つめのパルスを検出して、第３図（ｈｌで
反転した動作クロックを用いて動作クロックの１／２周
期だけ遅延している。第３図の（ｅ）と（１）を見較べ
ると、この選択的遅延回路３７により最短周期が長くな
っていることがわかる。

発明の効果 以上述べてきたように、本発明によれば、デジタル位相
同期回路に接続される信号処理装置の動作速度を低速化
することができ、逆に言えば、信号処理装置の部分が動
作する最高速度よりも速いデータ速度のデジタル位相同
期回路を用いることにより、高速のデータ伝送を行うこ
とが可能になり、実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデジタル位相同期回
路のブロック図、第２図は第１図の選択的遅延回路の例
の回路図、第３図は第２図の選択的遅延回路のタイミン
グ図、第４図は従来のデジタル位相同期回路のブロック
図、第５図は第４図の位相比較部の詳細なブロック図、
第６図は第４図のデジタル制御発振器の詳細なブロック
図、第７図は第４図のデジタル位相同期回路のタイミン
グ図である。 ５・・・・・・デジタル制御発振器、６・・・・・・デ
ータ検出回路、３７・・・・・・選択的遅延回路、１１
．１７・・・・・・遅延回路、１３．１６．１８・・・
・・・加算回路、２０・・・・・・パルス出力回路。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第３図 （ｆ！）　　　５ｚ 第４図

Claims (1)

【特許請求の範囲】
1. 中心周波数発振器の出力パルス列にパルスを付加または
   削除することにより出力周波数を変化させるデジタル位
   相同期回路において、２つのパルスが連続して出力され
   る場合に、２つめのパルスのみを遅延して出力するよう
   な選択的遅延回路を付加してなることを特徴とするデジ
   タル位相同期回路。