JPH02100517A - ディジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、通信等で信号を再生するのに用いられている
ディジタル位相同期回路に関するものである。

従来の技術 ディジタル位相同期回路は、回路のすべてを論理素子で
構成でき、集積化が容易、特性が安定で制御しやすい等
の利点をもっており、近年多（の分野で使用されている
。最近になって、ディジタル信号処理技術を用いた演算
形式のディジタル位相同期回路が使用され始めている。

第４図に、ディジタル通信のデータ再生回路として使用
されているこの演算形式のディジタル位相同期回路の例
のブロック図を示す。第４図において、１はアナログ信
号入力端子であり、帯域制限されてジッタをもった信号
が入力される。入力されたアナログ信号は、Ａ−Ｄ変換
器２によってディジタル信号に変換される。次にこのデ
ィジタル信号は、位相比較部３で位相情報に変換され、
ディジタル制御発振器５の出力と位相比較を行われる。

位相比較部３の出力は、ディジタルフィルタによる低域
通過回路４を通してディジタル制御発振器５に入力され
る。なお、この低域通過回路４は、用途によっては単な
る減衰器、あるいは省略することも可能な場合がある。

ディジタル制御発振器５では、演算により発振位相値を
算出して位相比較部３に帰還すると同時に、発振位相値
が２π（ｒａｄ）を越えたことを検出して再生クロツク
パルス７を出力する。次に、この再生クロックパルス７
はデータ検出回路６で入力信号データの符号を判別する
タイミング信号として用いられ、データ検出回路６の出
力には、ジッタを除去され、再生クロックパルス７と同
期した再生ディジタルデータ８が得られる。

各ブロックについてもう少し説明する。なお、以下の例
では動作クロックを入力信号周波数の４倍としている。

第５図は、第４図の位相比較部３を示しており、９はＡ
−Ｄ変換器からの入力データ、１０はディジタル制御発
振器５からの帰還データである。入力データ９に対して
１動作クロック分の遅延回路１１によりπ／２（ｒａｄ
）の移相を行い、これらのπ／２（ｒａｄ）だけ位相が
異なる２つのデータから、逆三角関数（または簡単には
線形関数）の表１２を参照することにより位相情報を算
出することができる。そして、算出された位相情報とデ
ィジタル制御発振器５からの発振位相データを比較する
減算回路１３により位相比較部は構成され、位相誤差デ
ータ１４が出力される。次に、第６図はディジタル制御
発振器５を示しており、■動作クロック分の遅延回路１
７とＭｏｄ（２π）の加算器１６と１８、及びパルス出
力回路２０で構成されている。このディジタル制御発振
器５の発振周波数は、加算器１８の加算データ入力端子
１９へ与えるデータ値により設定でき、例えばπ（ｒａ
ｄ）を与えれば、動作クロック周波数の１／２、すなわ
ち入力信号周波数の２倍の発振周波数を得ることができ
る。パルス出力回路２０では加算器１８の出力が２πを
越えた時に発生する桁上げ信号をＤフリップフロップ２
１で記憶して、動作クロック２２とのＡＮＤをとること
により動作クロックと同じ幅のパルスを得ることができ
る。第７図にこのディジタル位相同期回路の動作タイミ
ング図を示す。第７図（ａ）の２３は入力データ、第７
図（ｂ）の２４はディジタル制御発振器５の発振位相情
報、第７図（Ｃ）の２５はＤフリップフロップ２１の出
力信号、第７図（ｄ）の２２は動作クロック、第７図（
ｅ）の２６はパルス出力回路２０の出力、つまり再生ク
ロックパルスを示している。２６から分かるよウニ、通
常は２動作クロックに１回パルスが出力されているが、
最悪状態として動作クロックと同じ周期のパルスが発生
する場合があり、また、各パルスのパルス幅は動作クロ
ックと同じ幅になっている。

発明が解決しようとする課題 上に述べたような従来のディジタル位相同期回路では、
再生クロックパルスのパルス幅及び最短周期が動作クロ
ックと等しくなるため、このパルスを受ける信号処理装
置の動作速度をこのディジタル位相同期回路と同等にし
ておく必要があり、一般にディジタル位相同期回路部よ
りもかなり複雑な動作を行うディジタル信号処理装置の
設計が困難になる、という課題を有していた。

本発明は、かかる点に鑑みてなされたもので、簡易な構
成で、連続して出力されるパルス列の最短パルス幅及び
最短周期を長くすることのできるディジタル位相同期回
路を提供することを目的としている。

課題を解決するための手段 本発明は前記課題を解決するために、位相比較部とディ
ジタル制御発振器を持つディジタル位相同期回路であっ
て、前記ディジタル制御発振器の出力パルス列が連続し
た２つのパルスの場合に、２つ目ｐパルスのみを遅延し
て出力し、さらに最短周期の出力パルス列のデユーティ
比を１：　１とするようなパルス幅設定回路を持つよう
に構成したものである。

作用 本発明は上記した構成により、２つのパルスが連続して
出力される場合にも、その最短周期を長くすることがで
きると同時に各パルスのパルス幅を前記最短周期の約１
／２に広くすることができる。

実施例 以下本発明の一実施例について、図面を用いて説明する
。

第１図は、本発明の一実施例におけるディジタル位相同
期回路のブロック図である。第１図において、１〜４．
６〜８は第４図と同様であるので、説明を省略する。５
０はディジタル制御発振器５からパルス出力部２０を取
り除いたディジタル制御発振器である。２７は再生クロ
ックパルスのパルス幅を所定の値に設定し、かつ、２つ
の再生クロックパルスが連続して出力された場合に、２
つ目のパルスのみを遅延して出力するようなパルス幅設
定回路である。第２図はこのパルス幅設定回路２７の例
の回路図である。第３図は、第２図の動作を説明するタ
イミング図である。第３図（ａ）〜（ｍ）の２２．２５
．２８〜３８は第２図のそれぞれの番号に対応する信号
線のデータを表している。

以下、第２図と第３図を参照しながらパルス幅設定回路
２７の動作を説明する。第３図（ａ）の２８がこのパル
ス幅設定回路２７の入力波形であり、第３図（ｍ）の３
８が出力波形である。第３図（ａ）に於いて、前から二
番目の高レベルが長く続いている部分はディジタル制御
発振器５０の出力パルス列に連続して２つのパルスが出
力された場合にあたり、この部分の信号をパルス幅設定
回路２７で変換して出力する。第３図（ｂ）は第１の動
作クロックで、第３図（ｅ）は（ｂ）を反転したクロッ
クである。第３図（Ｃ）は第６図のフリップフロップ２
１の出力に相当している。第３図（ｄ）では２つ目のパ
ルスが検出され、第３図（ｆ）ではこの２つ目のパルス
を遅延した出力が得られる。そして、第３図（ｈ）では
第１の動作クロックに対して約９０’位相のずれた第２
の動作クロック第３図（ｇ）により１つ目のパルスを検
出している。これらの信号から、第３図（ｉ）ではパル
ス幅を変化させられた１つ目のパルスが出力され、第３
図（１）では反転した第２の動作クロック第３図（ｊ）
を用いてパルス幅を変化させた２つ目のパルスが出力さ
れるようになる。第３図の（ｍ）３８と第７図の（ｅ）
２６を見比べると、このパルス幅設定回路２７により最
短周期が長くなり、かつ、パルス幅も広くなっているこ
とが分かる。なお、この設定されたパルス幅は第１と第
２の動作クロックの位相差によりそのデユーティ比を制
御することができる。

発明の効果 以上述べてきたように、本発明によれば、ディジタル位
相同期回路に接続される信号処理装置の動作速度を低速
化することができ、信号処理装置部が動作する最高速度
の、高速のデータ伝送を行うことが可能になり、実用的
にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル位相同期
回路のブロック図、第２図は第１図のパルス幅設定回路
の例の回路図、第３図は第２図のパルス幅設定回路のタ
イミング図、第４図は従来のディジタル位相同期回路の
ブロック図、第５図は第４図の位相比較部の詳細なブロ
ック図、第６図は第４図のディジタル制御発振器の詳細
なブロック図、第７図は第４図のディジタル位相同期回
路のタイミング図である。 ５・・・ディジタル制御発振器、　　６・・・データ検
出回路、　　３７・・・選択的遅延回路、　　１１．１
７・・・遅延回路、　　１３．１６．１８・・・加算回
路、　　２０・・・パルス出力回路、　　２７・・・パ
ルス幅設定回路。 代理人の氏名　弁理士　粟野　重孝　はか１名第 図 第 図 第 図 第 図 （ｍ） 田 第 図

Claims (1)

【特許請求の範囲】
1. 位相比較部とディジタル制御発振器を持つディジタル位
   相同期回路であって、前記ディジタル制御発振器の出力
   パルス列が連続した２つのパルスの場合に、２つ目のパ
   ルスのみを遅延して出力し、さらに最短周期の出力パル
   ス列のデューティ比を１：１とするようなパルス幅設定
   回路を備えたことを特徴としたディジタル位相同期回路
   。