JPH022718A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル通信機器内で用いられる位相同期
回路に関するものである。

従来の技術 第３図は、従来の位相同期回路の構成を示す図である。

第３図において、３１は、入力信号３０１とＮ分周器３
２から出力されるクロック３０２の両信号の位相を比較
し、クロック３０２と入力信号３０１とが同期状態にあ
る間はデー−ティ比１：１のクロックを出力し、クロッ
ク３０２の位相が入力信号３０１の位相よりも遅れてい
る間はその位相差に応じて高レベルの時間が長くなるよ
うにデユーティ比を変化させ、クロック３０２の位相が
入力信号３０１０位相よりも進んでいる間はその位相差
に応じて低レベルの時間が長くなるようにデー−ティ比
を変化させる位相比較器である。

３３は、位相比較器３１の出力信号が高レベルの間はパ
ルス数を増加させてパルスのカウント数が一定値になる
と付加信号を発生し、逆に、出力信号が低レベルの間は
パルス数を減少させてパルスのカウント数が一定値にな
ると除去信号を発生する可逆カウンタである。３４は、
通常は一定周波数のクロックを出力しているが、可逆カ
ウンタ３３が付加信号を発生する上吊力信号にパルスを
一個付加し、また可逆カウンタ３３が除去信号を発生す
ると出力信号からパルスを一個除去するパルス付加除去
回路である。３２は、パルス付加除去回路３４の出力信
号をＮ分周したクロック３０２を発生するＮ分周器であ
る。３５は、可逆カウンタ３３及びパルス付加除去何路
３４に供給するマスタクロックを発生するマスタクロッ
ク発生器である。

次に、第３図を用いて上記従来例の動作を説明する。

入力信号３０１とＮ分周器３２から出力されるクロック
３０２が位相比較器３１に入力すると位置比較器３１は
それらの信号の位相を比較し、クロック３０２と入力信
号３０１とが同期状態にある間はデユーティ比１：１の
クロックを出力し、クロック３０２の位相が入力信号３
０１の位相より遅れているときはその位相差に応じて高
レベルの時間が長くなるように出力信号のデユーティ比
を変化させ、クロッ２３０２０位相が入力信号３０１０
位相より進んでいるときはその位相差に応じて低レベル
の時間が長くなるように出力信号のデユーティ比を変化
させる。

クロック３０２の位相が入力信号３０１の位相より遅れ
ている場合は、位相比較器３１かも高レベルの時間が長
くなるようなデユーティ比の信号が出力され、可逆カウ
ンタ３３はパルス数を増加させパルスカウント数が一定
値になると付加信号を発生させる。この付加信号によっ
てパルス付加除去回路３４はパルスを１個付加したクロ
ック３０４を発生する。このため、クロック３０２の位
相が進み入力信号３０１との位相差が小さくなる。

これと反対にクロック３０２の位相が入力信号３０１０
位相より進んでいる場合は、位相比較器３１から低レベ
ルの時間が長くなるようなデユーティ比の信号が出力さ
れ、可逆カウンタ３３はパルス数を減少させパルスのカ
ウント数が一定値になると除去信号を発生させる。この
除去信号によってパルス付加除去回路３４はパルスを１
個除去したクロック３０４を発生する。このため、クロ
ック３０２の位相が遅れ入力信号３０１との位相差が小
さくなる。

このような動作を何回も繰り返すことにより上記従来の
位相同期回路でも入力信号３０１に同期したクロック３
０２を得ることかできた。

発明が解決しようとする課題 しかしながら、上記従来の位相同期回路では、同期確立
時のクロック３０２と入力信号３０１との位相関係°が
位相比較器３１の方式によって定まってしまい、任意の
位相関係で同期をとることができないという課題があっ
た。

第４図に一例として位相比較器に排他的論理和回路を用
いた場合の動作を示すタイミングチャートを示す。一般
に位相比較器に排他的論理和回路を用いた場合、入力信
号３０１の位相に対しクロック３０２の位相が９０度遅
れだ点が同期位置となる。

第４図は、同期位置と比ベクロック３０２の位相が進ん
でいる場合を示しているので位相比較器３１の出力３０
３は高レベルの時間に比べ低レベルの時間の方が長い信
号となっている。従って、この場合には可逆カウンタ３
３はパルスの値を減少し一定時間後に除去信号を出力す
るので、パルス付加除去回路３４はパルスが１個除去さ
れたクロック３０４を出力する。このため、このクロッ
ク３０４をＮ分周したＮ分周器３２の出力信号であるク
ロック３０２の位相は最初と比べると少し遅れてくる。

このような動作を複数回繰り返していくと最終的にはク
ロック３０２と入力信号３０１との位相が９０度となり
同期が確立する。

第５図はクロック３０２と入力信号３０１とが同期した
状態、すなわち両者の位相差が９０度になった状態を示
すタイミングチャートである。

この場合、位相比較器３１の出力３０３は高レベルと低
レベルが等しい間隔で出力されるので、可逆カウンタ３
３からは同数の付加信号と除去信号が出力される。この
ためパルス付加除去回路３４は出力クロック３０４にパ
ルスの付加または除去を交互に行なうのでＮ分周器３２
の出力クロック３０２は進みも遅れもしない同期状態と
なる。

このように排他的論理和型の位相比較器を用いた場合は
、入力信号３０１の位相に対しクロック３０２の位相が
９０度遅れた点が同期位置となるだめ排他的論理和型の
位相比較器を用い−る以上、同期位置は９０度の位相差
の点に限られてしまう。

本発明はこのような同期位置が９０度の位相差に限られ
てしまう従来の課題を解決するものであシ、同期位置を
任意に定めることができる優れた位相同期回路を提供す
ることを目的とするものである。

課坦を解決するだめの手段 本発明は上記目的を達成するために、入力信号とクロッ
クの位相を比較し、入力信号とクロックの位相差に応じ
て出力信号のデユーティ比を変化させる位相比較器と、
上記位相比較器の出力信号の高レベルの場合と低レベル
の場合にマスタークロックを分配するクロック分配回路
と、上記クロック分配回路からの一方のマスタクロック
を第１の値になるまでカウントし、除去信号を発生する
第１のカウンタと、上記クロック分配回路からの他方の
マスタクロックを第２の値になるまでカウントし、付加
信号を発生する第２のカウンタと、第１のカウンタに除
去信号が発生するとパルスを一個除去し、第２のカウン
タに付加信号が発生するとパルスを一個付加したクロッ
クを出力するパルス付加除去回路と、前記パルス付加除
去回路の出力信号をＮ分周したクロックを発生し、前記
位相比較器に出力するＮ分周器とを備えだものである。

作用 本発明は上記のように構成されているため次のような作
用を有する。すなわち、２つのカウンタの第１．第２の
値のカウント比を任意に変化させ、位相比較器出力の高
レベルと低レベルの重み、あるいはパルスの付加、除去
の行なわれる度合を任意に変えることができる。このた
め２つのカウンタの設定カウント値をそれぞれＭ、Ｌと
すれば、位相比較器出力クロックのデー−ティ比がＭＡ
Ｌとなった場合を同期確立状態とすることができる。

従って本発明によればＭとＬの比を任意に選ぶことによ
り、同期時の入力信号とクロックの位相差を任意に決め
ることができる。

実施例 第１図は本発明の一実施例の構成を示す図であり、第２
図は本発明の一実施例の同期確立時におけるタイミング
チャートである。

第１図中、１２は、位相比較器３１の出力信号１０３が
高レベルの場合はマスタクロック発生器３５から出力さ
れたマスタクロック１０２をカウンタ１３へ供給し、出
力信号１０３が低レベルの場合はマスタクロッグ１０２
をカウンタ１４へ供給するクロック分配回路である。

１３は、クロック分配回路１２の出力信号を一定値Ｍに
なるまでカウントし、カウント値がＭになった時に除去
信号を発生させる第１のカウンタ、１４は、クロック分
配回路１２の出力信号を一定値Ｎになるまでカウントし
カウント値がＮになった時に付加信号を発生させる第２
のカウンタである。

１６は、マスタクロック１０２を入力とし、通常は一定
周波数のクロックを出力しているが、カウンタ１４に付
加信号が発生すると出力クロック１０７にパルスを一個
付加し、カウンタ１３に除去信号が発生すると出力クロ
ック１０７かもパルスを一個除去するパルス付加除去回
路である。

３１は位相比較器、３２はＮ分周器、３５はマスタクロ
ック発生器であるが、これらは第３図で説明したものと
同一のものであるから説明を省略する。

次に、第１図に基づいて本発明の一実施例の動作につい
て説明する。

入力信号１０１とＮ分周器３２から出力されるクロック
１０６が位相比較器３１に入力すると、位相比較器３１
は、それらの信号の位相を比較し、クロック１０６と入
力信号１０１とが同期状態にある間はデー−ティ比１：
１のクロックを出力し、クロック１０６の位相が入力信
号１０１の位相より遅れているときはその位相差に応じ
て高レベルの時間が長くなるように出力信号のデユーテ
ィ比を変化させ、クロック１０６の位相が入力信号１０
１の位相よシ進んでいるときはその位相差に応じて低レ
ベルの時間が長くなるように出力信号のデー−ティ比を
変化させる。

クロック分配回路１２ば、位相比較器３１の出力信号１
０３が高レベルの場合はマスタクロック発生器３５から
出力されたマスタクロック１０２をカウンタ１３へ供給
し、出力信号１０３が低レベルの場合はマスククロック
１０２をカウンタ１４へ供給する。

クロック１０６の位相が入力信号１０１０位相より遅れ
ている場合は、マスタクロック１０２はカウンタ１４へ
供給され、カウンタ１４はクロック分配回路１２の出力
信号１０５を一定値Ｎになるまでカウントしカウント値
がＮになった時に付加信号を発生させる。カウンタ１４
に発生した付加信号によってパルス付加除去回路１６は
パルスを１個付加したクロック１０７を発生する。この
ため、クロック１０６０位相が進み入力信号１０１との
位相差が小さくなる。

これと反対に、クロック１０６の位相が入力信号１０１
の位相より進んでいる場合は、マスタクロック１０２は
カウンタ１３へ供給され、カウンタ１３はクロック分配
回路１２の出力信号１０４を一定値Ｍになるまでカウン
トし、カウント値がＭになった時に除去信号を発生させ
る。この除去信号によってパルス付加除去回路１６はパ
ルスを１個除去したクロック１０７を出力する。このた
め、クロック１０６の位相が遅れ入力信号１０１との位
相差が小さくなる。

このようなパルスの付加と除去の動作を何回も繰り返す
ことによりクロック１０６を入力信号１０１に同期させ
ることができる。

次に、第２図において第１図の位相比較器３１に排他的
論理和回路を用い、Ｍ：Ｌ＝２：１と具体的に定めた場
合の動作について説明する。この場合、同期確立時には
パルス付加除去回路１６によるパルスの付加と除去が交
互に行なわれなければならない。そのためにはカウンタ
１３とカウンタ１４が等しい周期で付加信号と除去信号
とを発生しなければならない。従ってカウンタ１３に入
力する信号１０４０単位時間当りのパルス数はカウンタ
１４に入力する信号１０５の単位時間当りのパルス数の
２倍となる。

第２図において、入力信号１０１の半周期の時間で見た
場合、カウンタ１３に加えられる信号１０４には８個の
パルスが現れ、一方、カウンタ１４に加えられる信号１
０５には４個のパルスが現れる。

このようにこの実施例では、位相比較器３１の出力の低
レベル状態が高レベル状態の２倍の重みを９０度から約
３３度ずらすことができる。ここで数字１５は、信号１
０３の高レベルの間のマスタクロックタクロ′ツク１０
２０波形の立ち上がりおよび立ち下がりの回数である。

なお、上記実施例ではＭ：Ｌの比が２：１の場合につい
て説明したが、ＭとＬとの比を任意に変化させることに
より任意の位相差でクロックと入力信号とを同期させる
ことができる。

発明の効果 本発明は上記実施例より明らかなように、従来例におけ
る可逆カウンタに代えて、設定カウント値を任意に変え
ることができる２つのカウンタとクロック分配回路を設
け、位相比較器の出力レベルによって、２つのカウンタ
に対しマスタクロックを分配し、２つのカウンタの付加
信号と除去信号によってパルス付加除去回路を制御する
ことにより任意の位相差でクロックと入力信号とを同期
させることができる効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例における位相同期回路の概要
を示すブロック図、第２図は本発明の一実施例における
位相同期回路の主要信号を示すタイミングチャート、第
３図は、従来の位相同期回路の概要を示すブロック図、
第４図、第５図は排他的論理和型の位相比較器を用いた
従来例の動作を説明するタイミングチャートである。 １２・・・クロック分配回路、１３・・・カウンタ、１
４・・・カウンタ、１６・・・パルス付加除去回路、３
１・・・位相比較器、３２・・・Ｎ分周器、３５・・・
マスタクロック発生器。 味 已 矛 図 第 四

Claims (1)

【特許請求の範囲】
1. （１）入力信号とクロックの位相を比較し、入力信号の
   位相とクロックの位相の位相差に応じて出力信号のデュ
   ーティ比を変化させる位相比較器と、上記位相比較器の
   出力信号の高レベルの場合と低レベルの場合にマスター
   クロックを分配するクロック分配回路と、上記クロック
   分配回路により分配された一方のマスタクロックを第１
   の値になるまでカウントし、除去信号を発生する第１の
   カウンタと、上記クロック分配回路により分配された他
   方のマスタクロックを第２の値になるまでカウントし、
   付加信号を発生させる第２のカウントと、第１のカウン
   タに除去信号が発生するとパルスを一個除去し、第２の
   カウンタに付加信号が発生するとパルスを一個付加した
   クロックを出力するパルス付加除去回路と、前記パルス
   付加除去回路の出力信号をＮ分周したクロックを発生し
   、前記位相比較器に出力するＮ分周器とを有する位相同
   期回路。