JPS6320051B2 - - Google Patents
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- JPS6320051B2 JPS6320051B2 JP53108780A JP10878078A JPS6320051B2 JP S6320051 B2 JPS6320051 B2 JP S6320051B2 JP 53108780 A JP53108780 A JP 53108780A JP 10878078 A JP10878078 A JP 10878078A JP S6320051 B2 JPS6320051 B2 JP S6320051B2
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- JP
- Japan
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- signal
- phase
- phase difference
- pulse
- synchronization
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Links
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- 238000000034 method Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims 1
- 238000012937 correction Methods 0.000 description 25
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
本発明は、位相変調方式の受信装置等に利用さ
れる位相同期回路に関し、特にデイジタル素子に
よる位相同期回路に関するものである。 近年、位相同期回路には高安定度および時間調
整の容易性が要求されるので、これら要素を満た
すように、デイジタル素子によるデイジタル位相
同期（Digital Phase Look Loop以下DPLLと
略記する）回路が用いられるようになつた。一
方、入力マイクロ波信号を間歇的に受信する
SPADE（Single channel per carrier PCM
multiple Access Demand assignment
Equipment）や、SCPC（Single Channel Per
Carrier）やTDMA（Time Division Multiple
Access）などの通信方式における受信装置では、
位相同期確立までの時間は信号受信が不可能にな
るので、位相同期回路はできるだけ早く同期を確
立しなければならない。 従来のDPLL回路においては、位相同期確立に
要する時間を短縮すると出力信号の位相ジツタが
増大し、逆に出力信号の位相ジツタを減少させる
と同期確立に要する時間が長くなる。このため、
従来のDPLL回路では入力信号が間歇的な信号で
ある場合には、同期確立に要する時間は長くなり
出力信号の位相ジツタは大きくなりがちである。 本発明の目的は、位相同期確立までの時間が短
かく、出力の位相ジツタも少ないDPLL回路を提
供することにある。 本発明によれば、入力信号に同期した信号を抽
出するデイジタル位相同期回路において、クロツ
ク発振器と、この発振器のクロツク信号を分周す
る第１の手段と、この第１の手段の出力信号と前
記入力信号とを位相比較しこの２信号間の位相差
に比側したパルス幅をもつ位相差表示パルスと前
記２信号間の進み遅れを示す極性信号とを出力す
る第２の手段と、前記位相差表示パルスに応答し
て前記入力信号の１周期毎に前記クロツク発振器
からのクロツクを計数し計数値が０a1＜a2＜
…＜an（ｎ＝１、２…）に示す関係の所定値群
｛an｝のどれを超えたか判定しこの判定結果を位
相差情報として出力する第３の手段と、前記位相
差表示パルスに応答して前記入力信号の１周期以
上の周期で前記クロツク発振器からのクロツクを
計数し計数値がc1＞c2＞…＞cm０（ｍ＝１、２
…）に示す関係の所定値群｛cm｝のどれを超え
たか判定しこの判定結果により前記デイジタル位
相同期回路が非同期から到るどの過程にあるかを
示す同期状態情報を出力する第４の手段と、前記
クロツク信号を計数し所定値を計数した時パルス
を出力する第５の手段と、前記位相差および同期
状態情報および前記極性信号に応答して前記第５
の手段の出力を適宜選択し前記位相差パルスの表
示位相が最小になるよう前記第１の手段を制御す
る第６の手段とを含むことを特徴とするデイジタ
ル位相同期回路が得られる。 以下図面を参照して本発明を詳細に説明する。 第１図は本発明の実施例を示すブロツク図であ
る。クロツク発振器３は入力信号Siの約Ｎ倍
（Ｎ：正整数）の周波数をもつクロツク信号Scで
発振している。デイジタル制御パルス発生回路２
内の計数器２０１はこのクロツク信号Scを計数
している。この計数器２０１の出力信号S1はデコ
ーダ２０２に入力され、ある番号たとえばＡのパ
ルス信号S2となつて出力される。ここで、番号Ａ
のパルス信号とは計数器２０１が番号Ａを数えた
時だけデコーダ２０２から出力される信号であ
る。このパルス信号S2と入力信号Siとは位相比較
器１に入力される。この比較器１は両信号の位相
差をパルス幅に変換した位相差信号S3と、両信号
間の遅れ、進みを表わす極性信号S4をそれぞれ出
力する。位相差信号S3は補正信号発生器４および
同期状態判定器５にそれぞれ入力され、極性信号
S4は捕正信号発生器４に入力される。同期状態判
定器５は位相差信号S3に応答して信号Siと信号S2
との同期状態を判定してその結果を同期状態信号
Ssとして補正信号発生器４に供給する。 補正信号発生器４は同期状態信号Ss、位相差
信号S3および極性信号S4によつて信号S2の位相補
正のための補正量Ｐを決定し、この補正量Ｐに基
づいて補正信号SRをデイジタル制御パルス発生器
２内の計数器２０１に供給して、この計数器２０
１をリセツトする。この計数器２０１のリセツト
タイミングによつてデコーダ２０２の出力信号S2
の位相補正を行ない、最終的にはこのパルス信号
S2と入力信号Siとが位相同期の状態に達するよう
に動作している。 ここで、補正信号発生器４での補正量Ｐは同期
状態信号Ssの同期状態を示すbm（ｍ：正整数）
と、位相差信号S3の位相差ｘとによつて表１の如
く決定される。
れる位相同期回路に関し、特にデイジタル素子に
よる位相同期回路に関するものである。 近年、位相同期回路には高安定度および時間調
整の容易性が要求されるので、これら要素を満た
すように、デイジタル素子によるデイジタル位相
同期（Digital Phase Look Loop以下DPLLと
略記する）回路が用いられるようになつた。一
方、入力マイクロ波信号を間歇的に受信する
SPADE（Single channel per carrier PCM
multiple Access Demand assignment
Equipment）や、SCPC（Single Channel Per
Carrier）やTDMA（Time Division Multiple
Access）などの通信方式における受信装置では、
位相同期確立までの時間は信号受信が不可能にな
るので、位相同期回路はできるだけ早く同期を確
立しなければならない。 従来のDPLL回路においては、位相同期確立に
要する時間を短縮すると出力信号の位相ジツタが
増大し、逆に出力信号の位相ジツタを減少させる
と同期確立に要する時間が長くなる。このため、
従来のDPLL回路では入力信号が間歇的な信号で
ある場合には、同期確立に要する時間は長くなり
出力信号の位相ジツタは大きくなりがちである。 本発明の目的は、位相同期確立までの時間が短
かく、出力の位相ジツタも少ないDPLL回路を提
供することにある。 本発明によれば、入力信号に同期した信号を抽
出するデイジタル位相同期回路において、クロツ
ク発振器と、この発振器のクロツク信号を分周す
る第１の手段と、この第１の手段の出力信号と前
記入力信号とを位相比較しこの２信号間の位相差
に比側したパルス幅をもつ位相差表示パルスと前
記２信号間の進み遅れを示す極性信号とを出力す
る第２の手段と、前記位相差表示パルスに応答し
て前記入力信号の１周期毎に前記クロツク発振器
からのクロツクを計数し計数値が０a1＜a2＜
…＜an（ｎ＝１、２…）に示す関係の所定値群
｛an｝のどれを超えたか判定しこの判定結果を位
相差情報として出力する第３の手段と、前記位相
差表示パルスに応答して前記入力信号の１周期以
上の周期で前記クロツク発振器からのクロツクを
計数し計数値がc1＞c2＞…＞cm０（ｍ＝１、２
…）に示す関係の所定値群｛cm｝のどれを超え
たか判定しこの判定結果により前記デイジタル位
相同期回路が非同期から到るどの過程にあるかを
示す同期状態情報を出力する第４の手段と、前記
クロツク信号を計数し所定値を計数した時パルス
を出力する第５の手段と、前記位相差および同期
状態情報および前記極性信号に応答して前記第５
の手段の出力を適宜選択し前記位相差パルスの表
示位相が最小になるよう前記第１の手段を制御す
る第６の手段とを含むことを特徴とするデイジタ
ル位相同期回路が得られる。 以下図面を参照して本発明を詳細に説明する。 第１図は本発明の実施例を示すブロツク図であ
る。クロツク発振器３は入力信号Siの約Ｎ倍
（Ｎ：正整数）の周波数をもつクロツク信号Scで
発振している。デイジタル制御パルス発生回路２
内の計数器２０１はこのクロツク信号Scを計数
している。この計数器２０１の出力信号S1はデコ
ーダ２０２に入力され、ある番号たとえばＡのパ
ルス信号S2となつて出力される。ここで、番号Ａ
のパルス信号とは計数器２０１が番号Ａを数えた
時だけデコーダ２０２から出力される信号であ
る。このパルス信号S2と入力信号Siとは位相比較
器１に入力される。この比較器１は両信号の位相
差をパルス幅に変換した位相差信号S3と、両信号
間の遅れ、進みを表わす極性信号S4をそれぞれ出
力する。位相差信号S3は補正信号発生器４および
同期状態判定器５にそれぞれ入力され、極性信号
S4は捕正信号発生器４に入力される。同期状態判
定器５は位相差信号S3に応答して信号Siと信号S2
との同期状態を判定してその結果を同期状態信号
Ssとして補正信号発生器４に供給する。 補正信号発生器４は同期状態信号Ss、位相差
信号S3および極性信号S4によつて信号S2の位相補
正のための補正量Ｐを決定し、この補正量Ｐに基
づいて補正信号SRをデイジタル制御パルス発生器
２内の計数器２０１に供給して、この計数器２０
１をリセツトする。この計数器２０１のリセツト
タイミングによつてデコーダ２０２の出力信号S2
の位相補正を行ない、最終的にはこのパルス信号
S2と入力信号Siとが位相同期の状態に達するよう
に動作している。 ここで、補正信号発生器４での補正量Ｐは同期
状態信号Ssの同期状態を示すbm（ｍ：正整数）
と、位相差信号S3の位相差ｘとによつて表１の如
く決定される。
【表】
但し、a1、a2…、ao-1はa1＜a2＜…＜ao-1の関
係をもつ正定数、b1、b2…、bnはb1≠b2≠…≠bn
の関係をもつ整数、補正量Ｐ（ｋ、ｌ）はＰ（ｋ、
１）はＰ（ｋ、２）…Ｐ（ｋ、ｍ）、Ｐ（１、
ｌ）、Ｐ（２、ｌ）…Ｐ（ｎ、ｌ）、Ｐ（ｋ、
１）＞Ｐ（ｋ、ｍ）、Ｐ（１、ｌ）＜Ｐ（ｎ、ｌ）の関
係をもつ正整数である。ここでｋ＝１、２…、
ｎ、ｌ＝１、２、…ｍであり、また、Ｐ（ｋ、ｌ）
の符号（±）は極性信号S4により選択される。 同期状態判定器５は位相差信号S3の位相差ｘに
より表−２の如く決定される信号Ssを出力する。
すなわち、信号Ssは位相同期回路が非同期状態
から同期状態へ変化するに応じてb1からbnへと変
化する。
係をもつ正定数、b1、b2…、bnはb1≠b2≠…≠bn
の関係をもつ整数、補正量Ｐ（ｋ、ｌ）はＰ（ｋ、
１）はＰ（ｋ、２）…Ｐ（ｋ、ｍ）、Ｐ（１、
ｌ）、Ｐ（２、ｌ）…Ｐ（ｎ、ｌ）、Ｐ（ｋ、
１）＞Ｐ（ｋ、ｍ）、Ｐ（１、ｌ）＜Ｐ（ｎ、ｌ）の関
係をもつ正整数である。ここでｋ＝１、２…、
ｎ、ｌ＝１、２、…ｍであり、また、Ｐ（ｋ、ｌ）
の符号（±）は極性信号S4により選択される。 同期状態判定器５は位相差信号S3の位相差ｘに
より表−２の如く決定される信号Ssを出力する。
すなわち、信号Ssは位相同期回路が非同期状態
から同期状態へ変化するに応じてb1からbnへと変
化する。
【表】
この信号Ssのb1からbnへの変化に応答して補
正量ＰもＰ（Ｋ、１）からＰ（ｋ、ｍ）へと変化す
る。また同時に信号S3もao-1＜ｘからｘ＜a1に変
化し、ＰはＰ（ｎ、ｌ）からＰ（１、ｌ）へも変化
する。従つて、同期の状態が非同期から同期へと
進むにつれて補正量Ｐは減少することになる。こ
のように、非同期状態から同期状態へと進むにつ
れて補正量Ｐが減少するため、同期の初期ではパ
ルス信号S2は多くの位相補正を受け、入力信号Si
との位相差は急激に減少し短時間のうちに同期状
態に到達し、同期後はパルス信号S2は小さな補正
しか受けず位相ジツタの小さなパルス信号S2が得
られる。 次に、具体的な数値を用いて本発明を更に詳し
く説明する。今、ｍ＝ｎ＝２とし位相差ｘの区分
をa1＝４、同期状態b1＝０、b2＝１および補正量
ＰはＰ（１、１）＝±４、Ｐ（１、２）＝±１、Ｐ
（２、１）＝±８、Ｐ（２、２）＝２と決めれば表１
は表−３のようになる。
正量ＰもＰ（Ｋ、１）からＰ（ｋ、ｍ）へと変化す
る。また同時に信号S3もao-1＜ｘからｘ＜a1に変
化し、ＰはＰ（ｎ、ｌ）からＰ（１、ｌ）へも変化
する。従つて、同期の状態が非同期から同期へと
進むにつれて補正量Ｐは減少することになる。こ
のように、非同期状態から同期状態へと進むにつ
れて補正量Ｐが減少するため、同期の初期ではパ
ルス信号S2は多くの位相補正を受け、入力信号Si
との位相差は急激に減少し短時間のうちに同期状
態に到達し、同期後はパルス信号S2は小さな補正
しか受けず位相ジツタの小さなパルス信号S2が得
られる。 次に、具体的な数値を用いて本発明を更に詳し
く説明する。今、ｍ＝ｎ＝２とし位相差ｘの区分
をa1＝４、同期状態b1＝０、b2＝１および補正量
ＰはＰ（１、１）＝±４、Ｐ（１、２）＝±１、Ｐ
（２、１）＝±８、Ｐ（２、２）＝２と決めれば表１
は表−３のようになる。
【表】
この時、信号S3はそのパルス幅（論理“１”の
区間）で位相差を示し、信号S4は入力信号Siが信
号S2に対して遅れの時論理“１”、進みの時論理
“０”とする。また、信号Scの100周期を入力信
号Siの１周期とする。更に、同期状態判定器５は
同期、非同期を表−４に示す判定基準で入力信号
Siの10周期毎に判定している。
区間）で位相差を示し、信号S4は入力信号Siが信
号S2に対して遅れの時論理“１”、進みの時論理
“０”とする。また、信号Scの100周期を入力信
号Siの１周期とする。更に、同期状態判定器５は
同期、非同期を表−４に示す判定基準で入力信号
Siの10周期毎に判定している。
【表】
計数器４０１はクロツク発振器３のクロツク信
号Scを計数しており、信号SRによつてリセツト
される。デコーダ４０２はこの計数器４０１の出
力S7をデコードして計数器４０１が91（100−９）
を数える毎に補正基準信号S8を出力する。信号S8
はシストレジスタ４０３において、クロツクSc
で１ビツトずつシフトされ、そのタイミングが
各々92（100−８）、96（100−４）98（100−２）、99
（100−１）、101（100＋１）、102（100＋２）、104
（100＋４）、108（100＋８）である信号M1、M2…
M8となる。一方、計数器４０４は信号S3が論理
“１”の間だけ動作し、クロツク信号Scを４数え
る毎に出力パルスS5をＤフリツプフロツプ４０５
のクロツク端子に供給する。Ｄフリツプフロツプ
４０５は信号SRでリセツトされた後に来るパルス
S5にて論理“１”となり、再びリセツトされるま
で論理“１”を保つ選択信号S6を出力する。計数
器４０４も信号SRでリセツトされる。 データセレクタ４０６は、選択信号S6、極性信
号S4および同期状態信号Ssに応答してシフトレ
ジスタ４０３の出力M1、M2、…M8の中の一つ
を表−５の如く選択し、補正信号SRとして出力す
る。
号Scを計数しており、信号SRによつてリセツト
される。デコーダ４０２はこの計数器４０１の出
力S7をデコードして計数器４０１が91（100−９）
を数える毎に補正基準信号S8を出力する。信号S8
はシストレジスタ４０３において、クロツクSc
で１ビツトずつシフトされ、そのタイミングが
各々92（100−８）、96（100−４）98（100−２）、99
（100−１）、101（100＋１）、102（100＋２）、104
（100＋４）、108（100＋８）である信号M1、M2…
M8となる。一方、計数器４０４は信号S3が論理
“１”の間だけ動作し、クロツク信号Scを４数え
る毎に出力パルスS5をＤフリツプフロツプ４０５
のクロツク端子に供給する。Ｄフリツプフロツプ
４０５は信号SRでリセツトされた後に来るパルス
S5にて論理“１”となり、再びリセツトされるま
で論理“１”を保つ選択信号S6を出力する。計数
器４０４も信号SRでリセツトされる。 データセレクタ４０６は、選択信号S6、極性信
号S4および同期状態信号Ssに応答してシフトレ
ジスタ４０３の出力M1、M2、…M8の中の一つ
を表−５の如く選択し、補正信号SRとして出力す
る。
【表】
一方、同期状態信号Ssは以下の様にして出力
される。計数器５０１は信号S3が論理“１”の間
だけクロツク信号Scを計数し、８を数えるたび
に出力パルスS9をＤフリツプフロツプ５０４のク
ロツク端子に供給する。この計数器５０１のリセ
ツトは補正信号SRによつて入力信号Siの１周期ご
とになされる。Ｄフリツプフロツプ５０２は信号
SRをクロツク信号Scの１周期分だけ遅らせた信
号Ｓ１０を出力する。Ｄフリツプフロツプ５０４
はこの信号S10にてリセツトされた後の最初のパ
ルスS9で論理“１”となり、再びリセツトされる
まで論理“１”を保つ信号S12と逆極性信号12と
をJKフリツプフロツプ５０５のＫ端子とＪ端子
とにそれぞれ供給する。 ここで、エツジトリガタイプのJKフリツプフ
ロツプ５０５は信号SRを計数器５０３で1/10分周
した信号S11の立上がり時のＪおよびＫ端子の論
理レベルに依存した同期状態信号Ssを出力する。
JKフリツプフロツプの真理値表は表−６に示す。
される。計数器５０１は信号S3が論理“１”の間
だけクロツク信号Scを計数し、８を数えるたび
に出力パルスS9をＤフリツプフロツプ５０４のク
ロツク端子に供給する。この計数器５０１のリセ
ツトは補正信号SRによつて入力信号Siの１周期ご
とになされる。Ｄフリツプフロツプ５０２は信号
SRをクロツク信号Scの１周期分だけ遅らせた信
号Ｓ１０を出力する。Ｄフリツプフロツプ５０４
はこの信号S10にてリセツトされた後の最初のパ
ルスS9で論理“１”となり、再びリセツトされる
まで論理“１”を保つ信号S12と逆極性信号12と
をJKフリツプフロツプ５０５のＫ端子とＪ端子
とにそれぞれ供給する。 ここで、エツジトリガタイプのJKフリツプフ
ロツプ５０５は信号SRを計数器５０３で1/10分周
した信号S11の立上がり時のＪおよびＫ端子の論
理レベルに依存した同期状態信号Ssを出力する。
JKフリツプフロツプの真理値表は表−６に示す。
【表】
従つて、計数器５０１の計数が８をこえた時は
信号S9は“１”、信号S12は“１”、信号12は
“０”となり、この状態で信号S11が入力されると
JKフリツプフロツプ５０５の出力信号Ssは“０”
となり非同期状態と判定する。計数が８以下のと
きは逆に信号S9は“０”、信号12は“０”、信号
S12は“１”より出力信号Ssは“１”となり同期
状態と判定する。 以上のように、同期が確立していない初期の段
階では位相差を示す信号S3により±４あるいは±
８の補正量Ｐが選択され、パルス信号S1は±４あ
るいは±８の大きな補正を受け、位相同期確立後
は±１あるいは±２の小さな補正を受ける。 なお、位相差ｘ、補正量Ｐ等を他の値に設定し
ても所期の目的を達成できることは明らかであろ
う。また、上記の実施例では２信号の位相関係の
情報を２信号の差とその極性に分けて伝達してい
るが、他の方法例えば、所定の数値との大小関係
でその極性を、その数値との差で位相差を表わし
位相関係の情報を伝達してもよい。さらに、計数
器４０４，５０１はクロツク信号Scを使用して
いるが、別に判定器５、補正信号発生器４に内蔵
してもよいことは明らかであろう。 以上説明したように本発明によれば、同期確立
までの時間が短かく、同期確立後の位相ジツタの
少ない動作の安定したDPLL回路が得られる。本
発明によるDPLL回路を入力信号が間歇的である
ようなシステムの受信装置等を使用すればその効
果は大である。また、一般に搬送波再生回路等に
おいては位相調整器を必要とするが、本発明の
DPLL回路を使えばデイジタル制御パルス発生器
２の出力を適宜選ぶ事により、位相調整が可能な
ため回路構成を簡略化できる。
信号S9は“１”、信号S12は“１”、信号12は
“０”となり、この状態で信号S11が入力されると
JKフリツプフロツプ５０５の出力信号Ssは“０”
となり非同期状態と判定する。計数が８以下のと
きは逆に信号S9は“０”、信号12は“０”、信号
S12は“１”より出力信号Ssは“１”となり同期
状態と判定する。 以上のように、同期が確立していない初期の段
階では位相差を示す信号S3により±４あるいは±
８の補正量Ｐが選択され、パルス信号S1は±４あ
るいは±８の大きな補正を受け、位相同期確立後
は±１あるいは±２の小さな補正を受ける。 なお、位相差ｘ、補正量Ｐ等を他の値に設定し
ても所期の目的を達成できることは明らかであろ
う。また、上記の実施例では２信号の位相関係の
情報を２信号の差とその極性に分けて伝達してい
るが、他の方法例えば、所定の数値との大小関係
でその極性を、その数値との差で位相差を表わし
位相関係の情報を伝達してもよい。さらに、計数
器４０４，５０１はクロツク信号Scを使用して
いるが、別に判定器５、補正信号発生器４に内蔵
してもよいことは明らかであろう。 以上説明したように本発明によれば、同期確立
までの時間が短かく、同期確立後の位相ジツタの
少ない動作の安定したDPLL回路が得られる。本
発明によるDPLL回路を入力信号が間歇的である
ようなシステムの受信装置等を使用すればその効
果は大である。また、一般に搬送波再生回路等に
おいては位相調整器を必要とするが、本発明の
DPLL回路を使えばデイジタル制御パルス発生器
２の出力を適宜選ぶ事により、位相調整が可能な
ため回路構成を簡略化できる。
第１図は本発明の実施例を示すブロツク図であ
る。図において、 １……位相比較器、２……デイジタル制御パル
ス発生器、３……クロツク発振器、４……補正信
号発生器、５……同期状態判定器、２０１，４０
１，４０４，５０１，５０３……計数器、２０
２，４０２……デコーダ、４０３……シフトレジ
スタ、４０５，５０２，５０４……Ｄフリツプフ
ロツプ、４０６……データセレクタ、５０５……
JKフリツプフロツプである。
る。図において、 １……位相比較器、２……デイジタル制御パル
ス発生器、３……クロツク発振器、４……補正信
号発生器、５……同期状態判定器、２０１，４０
１，４０４，５０１，５０３……計数器、２０
２，４０２……デコーダ、４０３……シフトレジ
スタ、４０５，５０２，５０４……Ｄフリツプフ
ロツプ、４０６……データセレクタ、５０５……
JKフリツプフロツプである。
Claims (1)
- １ 入力信号に同期した信号を抽出するデイジタ
ル位相同期回路において、クロツク発振器と、こ
の発振器のクロツク信号を分周する第１の手段
と、この第１の手段の出力信号と前記入力信号と
を位相比較しこの２信号間の位相差に比例したパ
ルス幅をもつ位相差表示パルスと前記２信号間の
進み遅れを示す極性信号とを出力する第２の手段
と、前記位相差表示パルスに応答して前記入力信
号の１周期毎に前記クロツク発振器からのクロツ
クを計数し計数値が０a1＜a2＜…＜an（ｎ＝
１、２、…）に示す関係の所定値群｛an｝のど
れを超えたか判定しこの判定結果を位相差情報と
して出力する第３の手段と、前記位相差表示パル
スに応答して前記入力信号の１周期以上の周期で
前記クロツク発振器からのクロツクを計数し計数
値がc1＞c2＞…＞cm０（ｍ＝１、２、…）に示
す関係の所定値群｛cm｝のどれを超えたか判定
しこの判定結果により前記デイジタル位相同期回
路が非同期から同期に到るどの過程にあるかを示
す同期状態情報を出力する第４の手段と、前記ク
ロツク信号を計数し所定値を計数した時パルスを
出力する第５の手段と、前記位相差および同期状
態情報および前記極性信号に応答して前記第５の
手段の出力を適宜選択し前記位相差パルスの表示
位相が最小になるよう前記第１の手段を制御する
第６の手段とを含むことを特徴とするデイジタル
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10878078A JPS5535545A (en) | 1978-09-04 | 1978-09-04 | Digital phase synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10878078A JPS5535545A (en) | 1978-09-04 | 1978-09-04 | Digital phase synchronous circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5535545A JPS5535545A (en) | 1980-03-12 |
| JPS6320051B2 true JPS6320051B2 (ja) | 1988-04-26 |
Family
ID=14493282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10878078A Granted JPS5535545A (en) | 1978-09-04 | 1978-09-04 | Digital phase synchronous circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5535545A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713838A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Clock pulse reproduction system |
| JPS6027251A (ja) * | 1983-07-25 | 1985-02-12 | Kokusai Electric Co Ltd | デ−タ受信同期制御方法 |
| JPH0267034A (ja) * | 1988-09-01 | 1990-03-07 | Matsushita Electric Ind Co Ltd | ビット同期回路 |
| DE69033596T2 (de) * | 1989-10-23 | 2001-04-19 | Nippon Telegraph & Telephone | Referenzsignalgenerator und diesen enthaltenden digitaler Demodulator |
| JP4607666B2 (ja) * | 2005-05-31 | 2011-01-05 | 株式会社東芝 | データサンプリング回路および半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54163662A (en) * | 1978-06-02 | 1979-12-26 | Toyo Communication Equip | Digital pll device |
-
1978
- 1978-09-04 JP JP10878078A patent/JPS5535545A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54163662A (en) * | 1978-06-02 | 1979-12-26 | Toyo Communication Equip | Digital pll device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5535545A (en) | 1980-03-12 |
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