SU1411990A1 - Устройство тактовой синхронизации - Google Patents

Abstract

Изобретение относитс  к электросв зи Цель изобретени  - уменьшение времени вхождени  в синхронизм. Устройство содержит блок.1 вьщелени  фронтов входного сигнала, фазовый дискриминатор 2, D-триггеры 3, 9 и 12, блоки 4 и 13 задержки, элементы И 5 и 6, делитель 7 частоты, счетчик 8 импульсов, элемент ИЛИ 10 и RS- триггер 11. В устройстве полный цикл работы делител  7, равный одному тактовому интервалу, разбит на две зоны: зону опережени  и зону отставани , что обеспечивает отслеживание фазы тактовых импульсов в установившемс  . режиме. Перед началом приема сообщени  производитс  груба  установка фазы . Затем обеспечиваетс  принудительное фазирование выходньж тактовых импульсов , после чего устройство переходит в режим инерционной подстройки. После окончани  приема сообщени  устройство оп ть готово к приему очередного сообщени . Цель достигаетс  вве- ;дением D-триггеров 3,9 и 12, злеменг та И 6 и блоков 4 и 13 задержки. 1 ил. О)

Description

со со

Изобретение относитс  к электросв зи и может быть использовано в системах передачи данных дл  автоподстройки фазы тактовых импульсов.

Целью изобретени   вл етс  уменьшение времени вхождени  в синхронизм

На чертеже представлена структурна  электрическа  схема устройства тактовой синхронизации.

Устройство тактовой синхронизации содержит блок 1 выделени  фронтов входного сигнала, фазовый дискриминатор 2, первый D-триггер 3, второй блок 4 задержки, элемент И 5, допол- нительный элемент И 6, делитель 7 частоты, счетчик 8 импульсов, третий D-триггер 9, элемент ИЛИ 10, RS-триг гер 11, второй D-триггер 12, первый блок 13 задержки. Фазовый дискримина тор 2 содержит Б-триггер 4.

Устройство работает следующим образом .

Входной сигнал поступает на вход блока 1 выделени  фронтов, на выхо- де которого в моменты смены пол рности входного сигнала формируютс  короткие импульсы Тактовые импульсы, синхронизированные с принимаемьми информационными посылками входного сигнала, формируютс  на выходе делител  7, который представл ет собой счетчик импульсов с параллельной записью информации. На тактовый вход делител   7 поступает последователь- ность импульсов, частота которых в К раз (где N - номинальное значение коэффициента делени  делител  7) превышает частоту следовани  тактовых импульсов, формируемых на такто- ном выходе устройства тактовой синхронизации .

После отсчета каждых N импульсов на выходе делител  7 (выходе последнего разр да делител  7) возни{сает сигнал с уровнем логической 1, По спаду импульса на входе высокочастотной последовательности импульсо}з устройства тактовой синхронизации срабатывает третий D-триггер 9 Сиг- нал 1 с пр мого выхода третьего D-триггера 9 поступает на вход параллельной записи делител  7 и записывает в него исходное число, определ ющее коэффициент делени  делител  7.

Подстройка фазы тактовых импульсов под фазу принимаемых посылок производитс  путем однократного изменени  длительности периода тактовых импульсов за счет изменени  на единицу коэффициента делени  делител  7 При укорочении периода коэффициент делени  становитс  равным (N - ), а при удлинении - (N + 1).

Изменени  коэффициента делени  производ тс  в момент записи исходного числа путем изменени  состо ни  младших разр дов делител  7, входы которых (входы первого и вторрго разр дов ) подключены соответственно к инверсному выходу второго D-триггера 12 и пр мому выходу D-триггера 14 (выходу фазового дискриминатора 2)i При этом номинальное значение коэффициента делени  определ етс  состо нием старших разр дов делител  7, на входы (не показаны) которых должны быть поданы соответствующие сигналы.

При отсутствии сигналов на выходе блока 1 вьщелени  фронтов второй D- триггер 12 и D-триггер 14 наход тс  в сброшенном состо нии, а на соответствующих входах разр дов делите- д  7 действует код ОХ,о,Х (где X.,Д - посто нное состо ние старших разр дов), который заноситс  в делитель 7 при помощи сигнала, действующего на пр мом выходе третьего D-. триггера 9 Поскольку, в момент действи  сигнала на входе параллельной записи делитель 7 по тактовому входу не сбрасывает, то в его младший

разр д записываетс  сигнал 1 , а не О.

Полный цикл работы делител  7,рав- ный одному тактовому интервалу, разбит на две зоны: опережени  и отставани  Тактовые импульсы на выходе делител  7 считаютс  синфазными с принимаемыми посылками входного сигнала , если фронты последних приход т в моменты установки делител  7 в исходное состо ние, Тое. в моменты сра- батьшани  третьего D-триггера 9 Первую половину цикла работы делител  7 от момента установки составл ет зона опережени , а вторую - зона отс- тавани . Если фронт пришел в зоне опережени , то в состо ние 1 устанавливаетс  только второй D-триггер 12, поскольку на D-входе D-триггера 14 (с выхода делител  7) действует сигнал О.

В результате в младшие разр ды делител  7 записьшаетс  код 00 и его

коэффициент делени  однократно увеличитс  на 1 о В случае прихода фронта в зоне отставани  в состо ние 1 устанавливаютс  второй D-триггер 12 и D-триггер 14, а в делитель 7 запи сьшаетс  число 01, В результате коэффициент делени  делител  7 однократно уменьшаетс  на единицу. Таким образом, происходит отслеживание фа- зы тактовых импульсов в установившемс  режиме.

Груба  установка фазы перед началом приема сообщени  производитс  следующим образом, В начале каждого сообщени  передаетс  стартовый сигнал , который представл ет собой несколько следующих друг за другом информационных единиц, число которых может быть различным

Информационный сигнал, простроби- рованный в средней части каждого бита , с выхода первого D-триггера 3 поступает в инверсном виде на вход дополнительного элемента И 6„ Пока информационные посылки (входной сигнал ) отсутствуют, на инверсном выходе первого D-триггера 3 действует сигнал 1, который разрешает прохождение импульсов с выхода последнего разр да делител  7 через дополнительный элемент И 6 на вход Сброс счетчика 8,

В исходном состо нии RS-триггер 11 устанавливаетс  в состо ние 1 сигналом начальной установки, действующим через элемент ИЛИ 10 с входа начальной установки устройства тактовой синхронизации. При этом сигнал с пр мого выхода RS-триггера 11 разрешает установку третьего D-триггера 9 в состо ние 1 каждым фронтом входного сигнала, обеспечива  принудительное фазирование выходных тактовых импульсов При поступлении на информа1дионный вход устройства тактовой Синхронизации сигнала с уровнем 1 не производитс  сброс счетчика 8 и, следовательно, на каждом тактовом интервале счетчик 8 отг считьшает один импульс После отсчета числа импульсов, равного длине стартовой посылки, на выходе счетчика 8 возникает сигнал, который сбра- сьшает ES-триггер 11„ В результате снимаетс  разрешающий сигнал с первого входа элемента И 5 и устройство тактовой синхронизации переходит в режим инерционной подстройки

5

0

5

Q

0

5

0

5

0

5

После окончани  приема сообщени  по входу сигнала Конец приема устройства тактовой синхронизащ1И поступает сигнал, устанавливающий RS-триггер 1 в исходное состо ние. При этом устройство тактовой синхронизации готово к приему очередного сообщени  о

Claims (1)

1. Формула изобретени 

   Устройство тактовой синхронизации, содержащее последовательно соединенные делитель частоты и фазовый дискриминатор , последовательно соединенные RS-триггер и элемент И, а также блок ньделени  фронтов входного сигнала , счетчик импульсов и элемент ИЛИ, причем вход блока выделени  фронтов входного сигнала и выход делител  частоты  вл ютс  соответственно входом и выходом устройства, о т- личающеес   тем, что, с целью уменьшени  времени вхождени  в синхронизм,, введены последовательно соединенные первый D-триггер и дополнительный элемент И, а также второй и третий D-триггеры и первый и второй блоки задержки, при этом D-вход первого D-триггера подключен к входу блока вьщелени  фронтов входного сигнала, выход которого подсоединен непосредственно к S-входу второго D-триггера и второму входу эле- ,.меата И и через первый блок задержки к информационному входу фазового дискриминатора, управл ющий вход которого обьединен с входом первого . разр да делител  частоты и подключен к инверсному выходу второго D-тригге- ра, выход фазового дискриминатора подсоединен к входу второго разр да делител  частоты, выход которого подсоединен непосредственно к С-вхо- ду первого D-триггера и информационному входу счетчика импульсов и через второй блок задержки-- к второму входу дополнительного элемента И, выход дополнительного элемента И подсоединен к входу сброс счетчика импульсрв, выход которого подсоединен к R-входу RS-триггера, S-вход которого подключен к выходу элемента ИЛИ, дополнительный выход делител  частоты подсоединен к D-входу третьего D-триггера, пр мой и инверсный выходы которого подсоединены соответственно к входу параллельной записи делител  частоты и С-входу второго D-триггера, а С-вход третьего D-триггера объединен с С-входом тел  частоты, причем фазовый дискриминатор выполнен в виде D-триггера, Г-вход, С-вход, Н-вход и пр мой выг ход которого  вл ютс  соответственно тактовым, информационньм и управл ющим входами и выходом фазового

   дискриминатора, а С-вход делител  частоты и первый и второй входы элемента ИЛИ и пр мой выход первого Dтриггера  вл ютс  соответственно

   входом высокочастотной последовательности импульсов, входом начальной установки, входом сигнала Конец приема и информационным выходом устройства .