SU1109928A2 - Дискретное устройство синхронизации - Google Patents

Abstract

ДИСКРЕТНОЕ УСТРОЙСТВО СИНХРОНИЗАЦИИ по авт. св. № 786034, отличающеес  тем, что, с целью повьппени  точности фазировани  , введен дополнительный элемент И, причем выход элемента ИЛИ через дополнительный элемент И подключен к входу записи управл емого делител , а к второму входу дополнительного элемента И подключен выход задакще го генератора.

Description

S

ч

L

СО

со

NS

00 Изобретение относитс  к технике св зи, а именно к технике передачи дискретных данных, и может быть исполь зовано в устройствах автоматической подстройки частоты дл  обеспечени  синхронной работы в системах передачи - приема дискретной информации. По основному авт. св. № 736034 известно дискретное устройство синхронизации , содержащее блок выделени  фронтом сигнала и последовательно соединенные задающий генератор, блок управлени  и управл емьш делитель, а также регистр задержки, регистр пам ти, сумматор, элементы ИЛИ, И, ИЛИ-НЕ, коммутатор и дешифратор, выкод которого через последовательно соединенные регистр задержки, элементы И и ИЛИ-НЕ подключен к второму входу блока управлени , причем выход блока вьщелени  фронтов сигнала подключен к первому входу регистра пам ти и соответственно через коммутатор и через элемент ИЛИ к соответствующим входам управл емого дели тел , выход которого подключен к входам дешифратора, причем выходы регистра пам ти подключены к входам сумматора, первый выход которого под ключен к второму входу элемента И, а вторые выходы - к вторым входам регистра пам ти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, вторым входом элемента ИЛИ и вторым выходом регистра задержки , второй вход которого соединен с выходом задающего генератора и входом блока вьщелени  фронтов сигнала , выход которого подключен к третьему входу элемента ИЛИ-НЕ, при этом вторые входы сумматора и коммутатора объединены Cl . Однако известное устройство имеет недостаточную точность фазировани  с приходом входной посыпки инфор мации, так как врем  действи  инверс ного кода полупериода тактовой пос (Ледовательности на вмходнах шинах ко мутатора определ етс  тем же импульсом , которым производитс  запись это го кода в управл емый делитель. Поэтому из-за разброса временных характеристик схемы коммутатора и элемента ИЛИ возможна запись ложной величи ны значени  инверсного кода полупери ода тактовой последовательности в управл емый делитель. По этой причине импульс на выходе устройства може сместитьс  по времени на край элементарной посылки принимаемой информации , что повлечет за собой сбой синхронизации. Цель изобретени  - повышение точности фазировани . Дл  достижени  цели в дискретное устройство синхронизации, содержащее блок вьщелени  фронтов сигнала и последовательно соединенные задающий генератор, блок управлени  и управл емый делитель, а также регистр задержки , регистр пaм tи, сумматор, элементы ИЛИ, И, ИЛИ-НЕ, коммутатор и дешифратор, выход которого через последовательно соединенные регистр задержки, элементы И и ИЛИ-НЕ подключен к второму входу блока управлени , причем вькод блока вьщелени  фронтов сигнала подключен к первому входу регистра пам ти и через коммутатор к соответствующим входам управл емого делител  и первому входу эле .мента ИЛИ, при этом выходы управл емого делител  подключены к входам деишфратора , а выходы регистра пам ти подключены к входам сумматора, первый выход которого подключен к второму входу элемента И, а вторые выходы - к вторым входам регистра пам ти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, вторым входом элемента ИЛИ и вторым выходом регистра задержки, второй вход которого соединен с выходом задающего генератора и входом блока вьщелени  фронтов сигнала, выход которого подключен к третьему входу элемента ИЛИ-НЕ, причем вторые входы сумматора и коммутатора объединены, введен дополнительный элемент И, причем выход элементу ИЛИ через дополнительньй элемент И подключен к входу записи управл емого делител , а к второму входу дополнительного элемента И подключен выход задающего генератора . На фиг. 1 приведена структурна  электрическа  схема дискретного устройства синхронизации; на фиг. 2 временные диаграммы, по сн ющие его работу. Дискретное устройство синхронизации содержит блок 1 вьщелени  фронтов сигнала, задающий генератор 2, блок 3 управлени , управл емый делитель 4, регистр 5 задержки, регистр 6 пам ти, сумматор 7, элемент ИЛИ 8, элемент И 9, элемент ИПИ-НЕ 10, коммутатор 11, дешифратор . 12 и дополнительный элемент И 13. Дискретное устройство синхронизации работает следующим образом. На входных шинах устанавливаетс  двоичный код периода тактовой последовательности входной информации. Входной сигнал (фиг. 2б) поступает в блок 1 вьщелени  фронтов сигнала , где осуществл етс  прив зка информации к частоте задающего генератора 2 (фиг. 2а,в) и производитс  формирование импульсов, соответствую щих переднему и заднему фронтам посы лок принимаемого сигнала, дл  организации подсинхронизации устройства (фиг. 2г). С выхода блока 1 вьщелени  фронтов сигнала (фиг. 2д) эти импульсы, несколько задержанные отно сительно импульсов (фиг. 2г), посту пают на вход V коммутатора 11 и эле мент ИЛИ 8 (величина задержки определ етс  элементами схемы блока 1 выделени  фронтов сигнала). При этом на выходных шинах коммутатора 11 устанавливаетс  инверсный код полупериода тактовой последовательности входной информации. Поскольку при формировании кода полупериода произ водитс  сдвиг кода периода на один разр д в сторону младшего только на врем  действи  импульсов с выхода блока 1 вьщелени  фронтов сигнала (фиг. 2д), то на выходных шинах ком мутатора 11 значение разр дов кода. разр дах 8-11 будет иметь импульсны характер (фиг. 2м,л,к,и) и эти импульсы задержатс  относительно импульсов с. выхода блока 1 вьщелени  фронтов сигнала (величина задержки определ етс  элементами схемы комму татора) , а значение разр дов кода в разр дах 12-14 будет иметь потен- циальный характер (фиг. 2з,ж,е). Импульс с выхода элемента ИПИ 8 (фиг. 2н) задерживаетс  также относительно импульсов с выхода блока 1 выделени  фронтов сигнала (фиг. 2д) на величину, определ емую элементом ИЛИ 8, а импульс, вьщеленный дополнительным элементом И 13 (фиг. 2о), хот  и задерживаетс  относительно импульса с выхода задающего генератора 2 (фиг. 2а) на величину, определ емую дополнительным элементом И 13, однако находитс  по времени в площади импульсов разр дов параллельного кода, т.е. его передний фронт отстает от передних фронтов 8 импульсов параллельного кода, а задний фронт будет опережать- задние фронты импульсов параллельного кода (фиг. 2и,к,л,м,о). Этим импульсом (фиг. 2о) переписываетс  инверсный код полупериода тактовой последовательности входной информации в управл емьй делитель и импульс, сформи рованный на выходе устройства, по времени располагаетс  практически в середине первого элементарного импульса входной информации. Дальнейшее соблюдение этого услови  обеспечивает стабильность задающего генердтора 2 и путем исключени  импульсов задающего генератора 2 на входе управл емого делител  А. Если производить запись кода полупериода в управл емый делитель 4 импульсом с выхода элемента ИЛИ 8 (фиг. 2н), как в известном устройстве , и если учесть, что запись производитс  по заднему фронту импульса, то в этом случае в управл емый делитель 4 запишетс  ложный код, а именно 1111101 вместо действительного значени  1111010, и первьй импульс, сформированный на выходе ycтpoйcтвa окажетс  смещенным в сторону опережени  на край элементарного импульса входной информации, т.е. произойдет сбой синхронизации из-за неточности начальной установки фазы первого выходного импульса. Одновременно импульс с блока 1 вьщелени  фронтов сигнала сбрасьгоает в ноль регистр 6 пам ти и через элемент ИПИ-НЕ 10 поступает на блок 3 управлени , где производитс  исключение одного импульса задающего генератора 2 на входе управл емого делител  4. Таким образом, в управл емом делителе 4 устанавливаетс  код, равный разности емкости управл в емого делител  4 и инверсного кода половинного значейи  периода. Далее подсчитываетс  количество поступающих эталонных импульсов и при достижении в управл емом делителе 4 значени  кода, равного 11...101, на дешифраторе 12 вырабатываетс  импульс, который с выхода дешифратора 12 поступает на вход регистра 5 задержки. Сдвиг регистра 5 задержки производитс  импульсами задающего генератора 2. С выхода первого разр да регистра 5 задержки импульс поступает на выход устройства, располагаетс  по времени практически в середине элементарной посылки принимаемой информации и переписывает по переднему фронту значение кода сумматора 7 в регистр 6 пам ти, выходы которого соединены с одноименными входами А сумматора 7. При этом на выходе сумматора 7 по витс  результат сложени  остатка Лt, подключенного к входам В, и значени  кода, записанного в регистр 6 пам ти . Этот же импульс поступает на элемент ИЛИ 8, т.е. производитс  аналогична  предыдущей запись в управл емый делитель 4 установленного на выходе коммутатора 11 кода, но соответствующего уже тактовой последовательности в дискретах задающего генератора 2. Этот же импульс поступает на элемент ИЛИ-НЕ 10, т.е. производитс  исключение одного импульса задающего генератора 2 на входе управл емого делител  4. Импульс с последнего разр да регистра 5 задержки не проходит через элемент И 9, закрытый низким потенциалом с |выхода переноса .сумматора 7. Поскольку в процессе работы управл емого делител  4 производитс  исключение импульса на его входе каждым выходным импульсом и выходной импульс дополнит льно задерживаетс  на один дискрет задающего генератора 2, дешифратор 12 собираетс  на число 11...101 и выполн етс  с помощью  чейки совпадени  на (k+1),...,п входов.

Последующие импульсы на выходе устройства по вл ютс  с опережением относительно действительного значени  на величину остатка &t. Это рас со -ласование растет с каждым периодом , а при достижении или превышении значени  дискрета задающего генера;тора 2 с сумматора 7 поступит сигнал переноса как разрешение на прохождение импульса с последнего разр да- регистра 5 задержки через элемент И 9 на элемент ИЛИ-НЕ 10. В результате исключаетс  один импульс задающего генератора 2 на входе управл емого делител  4. При этом обеспечиваетс  синфазность выходных импульсов .

Разрешающий потенциал с выхода

переноса держитс  до по влени  импульса на выходе устройства, которьй перепишет значение кода на выходе ;сукпчатора 7 как остаток &t в регистр ;6 пам ти, а на выходе сумматора 7 поле этого по витс  сумма ut + At и :сниметс  сигнал переноса. Следующее исключение импульса на входе управл емого делител  4 произойдет, когда нова  сумма превысит значение дискрета задающего генератора 2. Задержка импульсов относительно выходных импульсов выбираетс , исход  из быстродействи  работы сумматора 7 и регистра 6 пам ти.

Таким образом, после начальной установки импульсы на выходе устройства смещаютс  в сторону опережени  относительно действительного значени  периода тактовой последовательности на величину не более чем дискрет задающего генератора.

Кроме того, дискретное устройство синхронизации обеспечивает работу с входными сигналами, имеющими большую скважность и разные номиналы пе-/ риода тактовой последовательности, как кратные, так и не кратные периоду задающего генератора в пределах емкости управл емого делител .

Предлагаемое устройство обладает высокой точностью фазировани .

Vi Cxj 5

Ij

CM «s

Claims (1)

1. ДИСКРЕТНОЕ УСТРОЙСТВО СИНХРОНИЗАЦИИ по авт. св. Р 786034, отличающееся тем, что, с целью повышения точности фазирования , введен дополнительный элемент И, причем выход элемента ИЛИ через дополнительный элемент И подключен к входу записи управляемого делителя, а к второму входу дополнительного элемента И подключен выход задающего генератора.

   >