SU1167556A1

SU1167556A1 - Устройство обработки сигналов

Info

Publication number: SU1167556A1
Application number: SU813316309A
Authority: SU
Inventors: Григорий Борисович Гофман; Анатолий Семенович Ревякин; Владимир Васильевич Славянинов; Юрий Алексеевич Нарежный
Original assignee: Предприятие П/Я М-5493
Priority date: 1981-07-10
Filing date: 1981-07-10
Publication date: 1985-07-15
Also published as: BG50015A1

Abstract

УСТРОЙСТВО ОБРАБОТКИ СИГНАЛОВ , содержащее пороговый блок и последовательно включенные синхронизатор, временной дискретизатор и блок пам ти, N выходов которого соединены с соответствующими N входами дещифратора, при этом первый выход синхронизатора соединен с управл ющим входом блока пам ти, отличающеес тем, что, с целью увеличени помехозащищенности, введены элемент И и элемент ИЛИ, при этом выход порогового блока соединен с вторым входом временного дискретизатора через элемент И, а второй выход синхронизатора соединен с вторым входом элемента И через элемент ИЛИ, второй вход которого соединен с соответствующим выходом блока пам ти.

Description

О)

ел

05

Изобретение относитс к радиотехнике и и может использоватьс в импульсных радиолокационных станци х и системах св зи дл выделени регул рного видеосигнала на фоне шумовых и несинхронных помех.

Известно устройство обработки сигналов , содержащее синхронизатор и последовательно включенные пороговый блок, временной дискретизатор, блок пам ти и дешифратор , при этом выход синхронизатора соединен с вторым входом дискретизатора 1.

Однако известное устройство имеет низкую помехозащишенность.

Наиболее близким техническим решением к изобретению вл етс устройство обработки сигналов, содержащее пороговый блок и последовательно включенные синхронизатор, временной дискретизатор и блок пам ти, N выходов которого соединены с соответствующими из N входов дешифратора, при этом первый выход синхронизатора соединен с управл ющим входом блока пам ти 2.

Однако известное устройство имеет низкую помехозащищенность, что. обусловлено зависимостью помехозащищенности от объема блока пам ти, который всегда имеет конечную величину.

Цель изобретени - увеличение помехозащищенности .

Поставленна цель достигаетс тем, что в устройство обработки сигналов, содержащее пороговый блок и последовательно включенные синхронизатор, временной дискретизатор и блок пам ти, N выходов которого соединены с соответствующими из N входами дешифратора, при этом первый выход синхронизатора соединен с управл ющим входом блока пам ти, введены элемент И и элемент ИЛИ, при этом выход порогового блока соединен с вторым входом временного дискретизатора через элемент И, а второй выход синхронизатора соединен с вторым входом элемента И через элемент ИЛИ, второй вход которого соединен с соответствующим выходом блока пам ти.

На фиг. 1 приведена структурна электрическа схема предложенного устройства; на фиг. 2 - эпюры, по сн ющие работу предложенного устройства.

Устройство обработки сигналов содержит пороговый блок 1, синхронизатор 2, временной дискретизагор 3, блок 4 пам ти, дешифратор 5, эЛемент ИЛИ 6 и элемент И 7.

Устройство обработки сигналов работает следующим образом.

Прин тые сигналы (фиг. 2а) квантуютс по амплитуде в пороговом блоке 1 (фиг. 26) и поступают на один из входов элемента И 7.

Управление временным дискретизатором 3 и блоком 4 пам ти осуществл етс синхронизатором 2. На его первом выходе в каждом периоде следовани (фиг. 2в) формируетс пачка тактовых импульсов (фиг. 2г). Число импульсов в пачке должно быть равно числу запоминающих чеек в одной ступени блока 4 пам ти (например дес ти). Благодар этому кажда ступень пам ти обеспечивает задержку информации на один период следовани .

Длительность пачки (фиг. 2г) определ ет зону по дальности, в которой запоминаетс информаци , и должна быть меньше периода следовани . На втором выходе синхронизатора 2 в каждом т-ом периоде следовани формируетс строб разрешени (фиг. 2д, ш 4).

Элемент И 7 пропускает на вход времен ного дискретизатора 3 (фиг. 2ж) только те квантованные по амплитуде сигналы, во врем действи которых существуют сигналы разрещени (фиг. 2е) на втором входе элемента И 7, который присоединен к выходу 0 элемента ИЛИ 6.

Элемент ИЛИ 6 объедин ет сигналы строба разрешени (фиг. 2д) со второго выхода синхронизатора 2 и сигналы обратной св зи с выхода R-ой ступени задержки блока 4 пам ти (фиг. 2к, R 3). Сигналы обратной св зи задержаны на R периодов относительно периода, когда было разрешено их запоминание (фиг. 2ж).

На фиг. 2 показаны п тнадцать (0-XIV)

0 периодов следовани , в тринадцати периодах имеетс отраженный от цели сигнал, имеющий во всех периодах следовани одинаковую задержку ( Ео ... Ti2)Как видно из эпюр (фиг. 26 и 2е), входна информаци о цели проходит через элемент И 7 и записываетс в блок 4 пам ти (фиг. 2ж) в I, V, IX периодах следовани благодар стробу разрешени (фиг. 2д), а в IV, VH, VIII, X, XI, XII периодах следовани благодар сигналу обратной св зи

0 (фиг. 2к). В XIII и XIV периодах следовани входна информаци отсутствует в момент действи сигнала разрешени (фиг. 26 и фиг. 2е), поэтому отсутствует на входе временного дискретизатора (фиг. 2ж).

В XI, XII, XIII периодах следовани вы полн етс логика дешифратора 5 С/Е (в примере Е 4) и вырабатываетс выходной сигнал устройства (фиг. 2м).

Из эпюр (фиг. 2 а-м) следует, что выпадение импульсов во входной последовательQ ности в О, II, III и VI периодах следовани не скажетс на выходном эффекте, так как эти входные сигналы не принимают участи в работе. Но после выпадени хот бы одного импульса в остальных периодах следовани (в I, IV, V, VII, VIII, IX, X, XI)

5 потребуетс практически непрерывна пачка сигнала не менее, чем в II периодах следовани , дл по влени хот бы одного сигнала на выходе.

Сравнительный анализ известного и предложенного устройств показал, что увеличение числа импульсов в пачке, участвующих в обработке (в примере из восьми периодов следовани ), и многократное их использование увеличивают помехозащищенность предложенного устройства по сравнению с

известным. Выполнение указанного услови непрерывности пачки сигналов оказываетс маловеро тным событием дл несинхронных помех, что и обуславливает высокую помехозащищенность предложенного устройства без увеличени числа ступеней задержки в блоке 4 пам ти.

т и I I м S1 МП ш

Claims

УСТРОЙСТВО ОБРАБОТКИ СИГНАЛОВ, содержащее пороговый блок и пос ледовательно включенные синхронизатор, временной дискретизатор и блок памяти, N выходов которого соединены с соответствующими N входами дешифратора, при этом первый выход синхронизатора соединен с управляющим входом блока памяти, отличающееся тем, что, с целью увеличения помехозащищенности, введены элемент И и элемент ИЛИ, при этом выход порогового блока соединен с вторым входом временного дискретизатора через элемент И, а второй выход синхронизатора соединен с вторым входом элемента И через элемент ИЛИ, второй вход которого соединен с соответствующим выходом блока памяти.

Фиг.1 •м СЛ

СЛ □5