SU760050A1

SU760050A1 - Устройство для синхронизации электрических сигналов i

Info

Publication number: SU760050A1
Application number: SU782608796A
Authority: SU
Inventors: Vyacheslav V Kuvanov; Georgij A Kuzmin; Viktor Redchenko; Vadim M Mirolyubskij
Original assignee: Vyacheslav V Kuvanov; Georgij A Kuzmin; Viktor Redchenko; Vadim M Mirolyubskij
Priority date: 1978-05-03
Filing date: 1978-05-03
Publication date: 1980-08-30

Description

Изобретение относится к устройствам для. обработки цифровых данных и может быть использовано в резервированных системах автоматического контроля и регулирования вычислительной техники, а также в сиете< мах и устройствах дистанционного управления и приборах выделения случайных процессов.

Известны устройства для синхронизации электрических сигналов [1] и [2]. Одно из известных устройств содержит триггеры, элементы задержки, элементы И—НЕ и генераторы опорных частот [ 1),

К недостаткам этого устройства относятся большие аппаратурные затраты и низкая

функциональная надежность.

Из известных устройств наиболее близким техническим решением к изобретению является устройство для синхронизации электрических сигналов, содержащее три канала, каждый из которых содержит триггер записи, выходной триггер, промежуточный триггер, буферный триггер, триггер сброса, мажоритарный элемент, к первому и второму входам которого подключены третьи вхо ды мажоритарных элементов смежных кана лов, и первый элемент И, причем в каждом

2

канале выход мажоритарного элемента соединен с единичным входом буферного триггера, единичный и нулевой выходы которого подключены соответственно к первым еди_г ничному и нулевому входам триггера сбро₅ са, нулевой вход буферного триггера подсоединен к единичному входу выходного триггера и выходу первого элемента И, входы которого соединены соответственно с нулевым

Выходом промежуточного триггера, единичным выходом триггера сброса и с первой так10 товой шиной, вторая тактовая шина соединена со вторыми единичным и нулевым входами триггера сброса, нулевой выход которого подключен к первому нулевому входу выходного триггера, единичный выход которого соединен с третьим входом мажоритар¹⁵ ного элемента, а нулевой выход — с первым нулевым входом промежуточного триггера, второй нулевой вход которого соединен с третьей тактовой шиной [2].

Однако недостатком этого устройства является ограниченное время допустимой рассинхронизации входных сигналов. Это время должно быть меньше или равно (Т <—йТД где Τ ι — период следования входных сигналов, Тг — время между соседними тактовы760050

4

ми импульсами. Это снижает надежность устройства.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что устройство содержит в каждом канале второй триггер записи, триггер переключения, второй и третий элементы И, элемент ИЛИ и элементы И—НЕ. При этом нулевой выход второго триггера записи подключен к первому нулевому входу триггера переключения и к первому входу третьего элемента И, второй вход которого и первый вход второго элемента И. соединены ’с четвертой шиной тактовых импульсов. Второй вход второго элемента И соединен с нулевым выходом первого триггера записи’и первым единичным входом триггера переключения, выход элемента ИЛИ — со вторым нулевым входом выходного триггера, единичный выход которого связан со вторыми нулевым и единичным входами триггера переключения, третьи входы которого соединены со второй тактовой шиной. Единичные входы первого и второго триггеров записи подключены соответственно к выходам первого и второго элементов И—НЕ, первые входы которых соединены с выходом первого элемента И, а вторые —- соответственно с нулевым и единичным выходами триггера переключения и с первыми входами третьего и четвертого элементов И—-НЕ, вторые входы которых соединены с входной шиной устройства, а выходы соответственно подключены к нулевым входам триггеров записи. Выходы второго и третьего элементов И соединены со входами элемента ИЛИ, выход которого подключен к единичному выходу промежуточного триггера.

На фиг. 1 показана функциональная схе.ма канала устройства; на фиг. 2 представлена блок-схема соединения каналов устройства.

Устройство состоит из трех каналов 1, каждый из которых содержит первый триггер 2 записи, второй триггер 3 записи, выходной триггер 4, промежуточный триггер 5, буферный триггер 6, триггер 7 сброса, триггер 8 переключения, мажоритарный элемент 9, первый элемент И Ю< элемент ИЛИ 11, второй 12 и третий 13 элементы И, первый 14, второй 15, третий 16 и четвертый 17 элементы И—НЕ, первую 18, вторую 19, третью 20 и четвертую 21 тактовые шины, входную шину 22, выходные шины 23, 24. «·..«»··-··

В каждом канале 1 выход мажоритарно. . го элемента 9 соединен с единичным входом буферного триггера 6, единичный и нулевой выходы которого подключены соответственно к первым единичному и нулевому входам триггера 7 сброса. Нулевой вход буферного триггера 6 подключен к единичному входу выходного триггера 4 и выходу первого элемента И 10, входы которого соединены соответственно с нулевым выходом промежуточного триггера 5, единичным выходом триггера 7 сброса и с шиной 18. Шина 19 соединена со вторыми единичным и нулевыми входами триггера 7 сброса, нулевой выход которого подключен к первому нулевому входу выходного триггера 4, единичный выход которого соединен с третьим входом мажоритарного элемента 9, а нулевой выход — с первым нулевым входом промежуточного триггера 5, второй нулевой вход которого соединен с третьей тактовой шиной 20.

В каждом канале нулевой выход второго триггера 3 записи, соединен с первым нулевым входом триггера 8 переключения и с первым входом третьего элемента И 13, второй вход которого и первый вход второго элемента И 12 соединены с четвертой шиной тактовых 21 импульсов. Второй вход второго элемента И 12 связан с нулевым выходом первого триггера 2 записи и первым единичным входом триггера 8 переключения, выход элемента ИЛИ 11 — со вторым нулевым входом выходного триггера 4, единичный выход которого соединен ёо вторыми нулевым и единичным входами триггера 8 переключения, третьи входы которого соединены со второй тактовой шиной 19. Единичные входы первого 2 и второго 3 триггеров записи подключены соответственно к выходам первого 14 и второго 15 элементов И—НЕ, первые входы которых соединены с выходом первого элемента И 10, а вторые — соответственно с нулевым и единичным выходами триггера 8 переключения и с первыми входами -третьего 16 и четвертого 17 элементов И—НЕ, вторые входы которых соединены с входной шиной 22 устройства, а выходы соответственно подключены к нулевым входам триггеров 2 и 3 записи. Выходы второго 12 и’третьего 13 элементов И соединены со входами элемента ИЛИ 11, выход которого подключен к единичному выходу промежуточного триггера 5.

Устройство работает следующим образом.

На входную шину 22 поступает входной сигнал, и в случае присутствия на единичном выходе триггера 8 переключения высокого уровня он пройдет через элемент И—НЕ 16 и установит триггер 2 в состояние, при котором на его нулевом выходе будет высокий уровень. Первый тактовый импульс, поступивший на шину 21, пройдет через элемент И 12, элемент ИЛИ 11 и изменит состояние триггера 4 й триггера 5. На единичном выходе триггера 4 и нулевом выходе триггера 5 появятся высокие уровни, которые будут поступать соответственно на входы мажоритарных элементов 9 всех каналов 1 и на вход элемента И 10, служащего для сброса. Одновременно высокий уровень с единичного выхода триггера 4 будет поступать на входы триггера 8 и теперь поступивший второй тактовый импульс на шину 19 изменив

--·«·-·

760050

состояние триггера 8 на обратное, тем самым закрывая вход элемента И—НЕ 16 и открывая вход элемента И—НЁ 17. При поступлении отставшего входного сигнала на один из соседних каналов на входах мажоритарных элементов 9 всех каналов 1 появится второй высокий уровень, который пройдет на их выходы, поступит на шину 19 и изменит состояние триггера 6. Второй тактовый импульс, поступивший на шину 19. перепишет состояние триггера 6 в триггер 7, при этом нулевой уровень, поступая с нулевого выхода триггера 7, будет закрывать нулевой вход триггера 4, а высокий уровень ' с единичного выхода, попадая на вход элемента И 10, будет открывать его. Если на вход канала поступит следующий входной сигнал, он уже пройдет через элемент И—НЕ 1.7 и запишется в триггер 3 записи. Высокий уровень с его нулевого выхода будет поступать на элемент И 13. Третий тактовый импульс, поступивший на шину 18, пройдет через элемент И 10 и поступит на входы триггера 4, триггера 6 и через элемент 14,на вход триггера 2 и установит йх в. исходное состояние, тем самым прекратив выдачу сигналов на шине 24 всех каналов 1. Триггер 3 в этом случае сбрасываться не будет, и поэтому входной сигнал, который он запоминает, не потеряется. Четвертый тактовый импульс, поступающий на шину 20, установит в исходное состояние триггер 5, а второй тактовый импульс установит в исходное состояние триггер 7. Входной сигнал из триггера 3 перепишется в триггер 4, в дальнейшем работа устройства для синхронизации сигналов повторится аналогично описанному.

Описанное устройство по сравнению с известным устройством [2] сохраняет работоспособность вне зависимости от времени рассинхронизации входных сигналов.

Claims

Формула изобретения

Устройство для синхронизации электрических сигналов, содержащее три канала, каждый из которых содержит триггер записи, выходной триггер, промежуточный триггер, буферный триггер, триггер сброса, мажоритарный элемент, к первому и второму входам которого подключены третьи входы мажоритарных элементов смежных каналов, и первый элемент И, причем в каждом канале выход мажоритарного элемента соединен с единичным входом буферного триггера, единичный и нулевой выходы которого подключены соответственно к первым единичному

и нулевому входам триггера сброса, нулевой вход буферного триггера подключен к единичному входу выходного триггера и выходу первого элемента И, входы которого соединены соответственно с нулевым выходомпромежуточного триггера, единичным выходом триггера сброса и с первой тактовой шиной, вторая тактовая шина соединена со вторыми единичным и нулевым входами триггера сброса, нулевой выход которого подключен к первому нулевому входу выходного триггера, единичный выход которого соединен с третьим входом мажоритарного элемента, а нулевой выход — с первым нулевым входом промежуточного триггера, второй нулевой вход которого соединен с третьей тактовой шиной, отличающееся тем, что, с целью повышения надежности устройства, оно содержит в каждом канале второй триггер записи, триггер переключения, второй и третий элементы И, элемент ИЛИ и элементы Й—НЕ, причем нулевой выход второго триггера записи соединен с первым нулевым входом триггера переключения и с первым входом третьего элемента И, второй вход которого и первый вход второго элемента И соединены с четвертой шиной тактовых импульсов, второй вход второго элемента И соединен с нулевым выходом первого триггера записи и первым единичным входом триггера переключения, выход элемента ИЛИ соединен со вторым нулевым входом выходного триггера, единичный выход которого соединен со вторыми нулевым и единичным входами триггера переключения, третьи входы которого соединены со второй тактовой шиной, единичные входы первого и второго триггеров записи соединены соответственно с выходами первого и второго элементов И— НЕ, первые входы которых соединены с выходом первого элемента И, а вторые — соответственно с нулевым и единичным выходами триггера переключения и с первыми входами третьего и четвертого элементов И—НЕ, вторые входы которых соединены с входной шиной устройства, а выходы соответственно подключены к нулевым входам триггеров записи, выходы второго и третьего элементов И соединены со входами элемента ИЛИ, выход которого подключен к единичному выходу промежуточного триггера.