JPH0358205B2 - - Google Patents
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- JPH0358205B2 JPH0358205B2 JP59198277A JP19827784A JPH0358205B2 JP H0358205 B2 JPH0358205 B2 JP H0358205B2 JP 59198277 A JP59198277 A JP 59198277A JP 19827784 A JP19827784 A JP 19827784A JP H0358205 B2 JPH0358205 B2 JP H0358205B2
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- Japan
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- reference signal
- delay
- signal
- counter
- time reference
- Prior art date
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Links
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、たとえば時分割多重（Time
Division Multiplex Access：以下TDMAとい
う）方式で受信タイミングから送信タイミングを
生成するために受信信号の受信タイミングを与え
られた遅延量だけ遅延させたタイミングを発生す
るために用いるデイジタル遅延回路の改良に関す
る。
Division Multiplex Access：以下TDMAとい
う）方式で受信タイミングから送信タイミングを
生成するために受信信号の受信タイミングを与え
られた遅延量だけ遅延させたタイミングを発生す
るために用いるデイジタル遅延回路の改良に関す
る。
（従来の技術）
基準信号の受信タイミングを、デイジタル量で
与えられる遅延量だけ遅延したタイミングを生成
する遅延回路は、例えばTDMA通信において、
受信タイミングから送信タイミングを生成する目
的などに使用される。
与えられる遅延量だけ遅延したタイミングを生成
する遅延回路は、例えばTDMA通信において、
受信タイミングから送信タイミングを生成する目
的などに使用される。
TDMA通信方式では、相互に通信を行なう複
数の参加局がフレーム同期に基づき、1TDMAフ
レーム中のあらかじめ定められたタイムスロツト
にのみ信号を送信することによつて、同一搬送周
波数を時分割的に共有し、各局から送信される間
欠信号（バースト信号）は、互いに重ならない様
な形で多重化される。
数の参加局がフレーム同期に基づき、1TDMAフ
レーム中のあらかじめ定められたタイムスロツト
にのみ信号を送信することによつて、同一搬送周
波数を時分割的に共有し、各局から送信される間
欠信号（バースト信号）は、互いに重ならない様
な形で多重化される。
各参加局は、時間軸上の正しい位置に信号を送
信するタイミングを知るために、受信基準信号の
受信時点から起算してどのタイミングで送信バー
スト信号を送信すべきかという意味の遅延量を知
る必要がある。この遅延量は、当該地球局の発す
る信号を受信している当該地球局以外の地球局
が、受信した結果に基づいて当該地球局に対し制
御情報として送られる場合、或いは、当該地球局
が基準信号と自局の発するバーースト信号の両方
の信号を受信した結果から判定して独自に決める
場合があるが、いずれの場合においても、例え
ば、衛星通信を例にとると、衛星の動きにつれて
地球局と衛星間の距離が変動することから電波の
伝播時間が変動し、この動きを送信側で補正する
必要があるが、その補正に必要な遅延量が変化す
ることになる。
信するタイミングを知るために、受信基準信号の
受信時点から起算してどのタイミングで送信バー
スト信号を送信すべきかという意味の遅延量を知
る必要がある。この遅延量は、当該地球局の発す
る信号を受信している当該地球局以外の地球局
が、受信した結果に基づいて当該地球局に対し制
御情報として送られる場合、或いは、当該地球局
が基準信号と自局の発するバーースト信号の両方
の信号を受信した結果から判定して独自に決める
場合があるが、いずれの場合においても、例え
ば、衛星通信を例にとると、衛星の動きにつれて
地球局と衛星間の距離が変動することから電波の
伝播時間が変動し、この動きを送信側で補正する
必要があるが、その補正に必要な遅延量が変化す
ることになる。
また、既に複数の局が通信を行なつているネツ
トワークに、初めて或る地球局を参加させる時の
初期捕捉時と、その後の定常同期時とでは送信位
置の制御の精度に違いがあることから、その局の
発するバーストの割当てタイムスロツトの位置を
変える場合があり、初期捕捉と定常同期の切替わ
り時に、送信タイミングに反映すべき遅延量が大
巾に変化することがある。
トワークに、初めて或る地球局を参加させる時の
初期捕捉時と、その後の定常同期時とでは送信位
置の制御の精度に違いがあることから、その局の
発するバーストの割当てタイムスロツトの位置を
変える場合があり、初期捕捉と定常同期の切替わ
り時に、送信タイミングに反映すべき遅延量が大
巾に変化することがある。
従つて、各参加局は、送信バースト毎に、受信
基準信号の受信時点からその時点で送信タイミン
グに反映させるべき遅延時間だけ遅延させて送信
させなければならない。
基準信号の受信時点からその時点で送信タイミン
グに反映させるべき遅延時間だけ遅延させて送信
させなければならない。
通常、遅延量は、クロツク数を単位としたデイ
ジタル量で与えられることから、これまでにも第
６図に示される様に、カウンターの初期値として
遅延量と等価な値を設定し、カウンターがフルカ
ウントに達したタイミングを出力とする回路によ
つて遅延回路を構成することはよく知られてい
る。
ジタル量で与えられることから、これまでにも第
６図に示される様に、カウンターの初期値として
遅延量と等価な値を設定し、カウンターがフルカ
ウントに達したタイミングを出力とする回路によ
つて遅延回路を構成することはよく知られてい
る。
（発明が解決しようとする問題点）
しかし、この様な回路構成では遅延量が受信基
準信号の周期Ｔを越えると受信基準信号の受信タ
イミングに対して１対１で対応する送信タイミン
グを発生できなくなり、この回路構成で扱うこと
のできる遅延量は、Ｔ以下の値に限定される。
準信号の周期Ｔを越えると受信基準信号の受信タ
イミングに対して１対１で対応する送信タイミン
グを発生できなくなり、この回路構成で扱うこと
のできる遅延量は、Ｔ以下の値に限定される。
これを、図を用いて説明する。第６図におい
て、１はカウント値が０からフルカウントまでの
時間がＴであるカウンターで、遅延量信号２が入
力時間基準信号３のタイミングで設定され以後ク
ロツク４によつてカウントが進んでフルカウント
に達すると、桁上げ信号（CARRY）が発生して
出力時間基準信号５が発生する。
て、１はカウント値が０からフルカウントまでの
時間がＴであるカウンターで、遅延量信号２が入
力時間基準信号３のタイミングで設定され以後ク
ロツク４によつてカウントが進んでフルカウント
に達すると、桁上げ信号（CARRY）が発生して
出力時間基準信号５が発生する。
第７図に、入力時間基準信号３と出力時間基準
信号５及び遅延量の時間関係を示す。図中ro〜
ro+3は、入力時間基準信号３の受信タイミング、
to〜to+3は、ro〜ro+3をそれぞれDo〜Do+3だけ遅
延させて生成される出力時間基準信号５のタイミ
ングである。
信号５及び遅延量の時間関係を示す。図中ro〜
ro+3は、入力時間基準信号３の受信タイミング、
to〜to+3は、ro〜ro+3をそれぞれDo〜Do+3だけ遅
延させて生成される出力時間基準信号５のタイミ
ングである。
いま、実際に遅延すべき遅延量がＤのとき、カ
ウンターに設定する遅延量をＤそのものでなく、
Ｔ−Ｄと定義すると、ro〜ro+3のタイミングでカ
ウンター１にそれぞれＴ−Do〜Ｔ−Do+3の値が
設定され、それぞれDo〜Do+3後のto〜to+3の時点
で桁上げ信号が発生するので、入力時間基準信号
３と出力時間基準信号５の関係は第７図の様にな
る。
ウンターに設定する遅延量をＤそのものでなく、
Ｔ−Ｄと定義すると、ro〜ro+3のタイミングでカ
ウンター１にそれぞれＴ−Do〜Ｔ−Do+3の値が
設定され、それぞれDo〜Do+3後のto〜to+3の時点
で桁上げ信号が発生するので、入力時間基準信号
３と出力時間基準信号５の関係は第７図の様にな
る。
しかし第７図は、遅延量がＴより小さい場合で
あつて、遅延量がＴを越えた場合は、第８図の様
にならなければならないが、ro+1の時点でカウン
ター１に設定すべき遅延量Ｔ−Do+1は負の値と
なるので、もはやto+1を正しく発生することはで
きない。
あつて、遅延量がＴを越えた場合は、第８図の様
にならなければならないが、ro+1の時点でカウン
ター１に設定すべき遅延量Ｔ−Do+1は負の値と
なるので、もはやto+1を正しく発生することはで
きない。
カウンターに設定する遅延量が負になる問題を
解決するために、例えばカウンター１のフルカウ
ントを2Tに伸ばし、カウンターに設定する遅延
量を2T−Ｄと定義したとすると、ro+1で2T−
Do+1が設定されるが、カウンター１がフルカウ
ントになる前に、次の受信タイミングro+2でカウ
ンター１に2T−Do+2が設定されるため、やはり
to+1を正しく発生することはできない。
解決するために、例えばカウンター１のフルカウ
ントを2Tに伸ばし、カウンターに設定する遅延
量を2T−Ｄと定義したとすると、ro+1で2T−
Do+1が設定されるが、カウンター１がフルカウ
ントになる前に、次の受信タイミングro+2でカウ
ンター１に2T−Do+2が設定されるため、やはり
to+1を正しく発生することはできない。
以上の理由から、第６図の構成によつて対応で
きる遅延量は０からＴの範囲に限定されるためＴ
より大きい遅延量に対して対応できないという問
題点があつた。
きる遅延量は０からＴの範囲に限定されるためＴ
より大きい遅延量に対して対応できないという問
題点があつた。
（問題点を解決するための手段）
この発明は、以上の考察に基づいて、遅延量が
Ｔを越えても入力時間基準信号に対して正しく遅
延された出力時間基準信号を発生できるデイジタ
ル遅延回路の提供を目的にしている。
Ｔを越えても入力時間基準信号に対して正しく遅
延された出力時間基準信号を発生できるデイジタ
ル遅延回路の提供を目的にしている。
本発明は、上記の目的を達成するために次の構
成を有する。
成を有する。
即ち、一定の時間周期Ｔで受信される入力時間
基準信号の各パルス信号をデイジタル量で与えら
れるその周期毎の個別の遅延量だけ遅延させた出
力時間基準信号を発生させるデイジタル遅延回路
であつて、入力時間基準信号を受け周期がNT
（Ｎ＝１，２，……）で位相時間が順次Ｔずつ偏
移したＮ個の分周出力を発生する分周手段と、前
記Ｎ個の分周出力信号の１つを受けて該信号のタ
イミングでそのタイミングの周期に対応する遅延
量がカウンター入力値として設定される最大計数
時間がNTのＮ個のカウンターと、該Ｎ個のカウ
ンターの桁上げ信号の論理和を得る論理和回路と
からなるデイジタル遅延回路である。
基準信号の各パルス信号をデイジタル量で与えら
れるその周期毎の個別の遅延量だけ遅延させた出
力時間基準信号を発生させるデイジタル遅延回路
であつて、入力時間基準信号を受け周期がNT
（Ｎ＝１，２，……）で位相時間が順次Ｔずつ偏
移したＮ個の分周出力を発生する分周手段と、前
記Ｎ個の分周出力信号の１つを受けて該信号のタ
イミングでそのタイミングの周期に対応する遅延
量がカウンター入力値として設定される最大計数
時間がNTのＮ個のカウンターと、該Ｎ個のカウ
ンターの桁上げ信号の論理和を得る論理和回路と
からなるデイジタル遅延回路である。
（作 用）
以下、図面に基づいて本発明の作用を説明す
る。
る。
第１図は本発明の構成を示すブロツク図であ
る。
る。
図中２１は、周期Ｔの入力時間基準信号を受け
て、周期がNT（Ｎ＝１，２，…）で位相時間が
順次Ｔずつ偏移したS1〜SNのＮ個の分周出力を
発生する手段であるＮ分周回路、２２−１〜２２
−ＮはＮ分周回路からの分周パルス信号のタイミ
ングで各個別の遅延量が入力設定され、計数を開
始するＮ個のカウンターである。このカウンター
の最大計数時間はNTである。２３はカウンター
２２−１〜２２−Ｎからの桁上げ信号の論理和を
とる論理和回路である。
て、周期がNT（Ｎ＝１，２，…）で位相時間が
順次Ｔずつ偏移したS1〜SNのＮ個の分周出力を
発生する手段であるＮ分周回路、２２−１〜２２
−ＮはＮ分周回路からの分周パルス信号のタイミ
ングで各個別の遅延量が入力設定され、計数を開
始するＮ個のカウンターである。このカウンター
の最大計数時間はNTである。２３はカウンター
２２−１〜２２−Ｎからの桁上げ信号の論理和を
とる論理和回路である。
今、第２図のS0のような周期Ｔの受信基準信号
が入力時間基準信号としてＮ分周回路２１に加え
られるとその出力には第２図のS1〜SNの如き分
周信号が得られ、信号S1はカウンター２２−１
へ、信号S2はカウンター２２−２へ、一般的に信
号Soはカウンター２２−ｎへ加えられ各カウンタ
ーに対する個別の遅延量設定のタイミング信号と
して作用する。
が入力時間基準信号としてＮ分周回路２１に加え
られるとその出力には第２図のS1〜SNの如き分
周信号が得られ、信号S1はカウンター２２−１
へ、信号S2はカウンター２２−２へ、一般的に信
号Soはカウンター２２−ｎへ加えられ各カウンタ
ーに対する個別の遅延量設定のタイミング信号と
して作用する。
そして、受信基準信号S0の１番目のパルスに対
する遅延の設定は信号S1を受けたカウンター２２
−１において信号S1の１番目のパルス信号のタイ
ミングを基準にして受信基準信号の１番目のパル
スに対し指定された遅延量を設定するので、計数
を開始し最大計数時間（フルカウントという）に
達した時に出力される桁上げ信号は前記受信基準
信号S0の１番目のパルスのタイミングに対して指
定された遅延を受けた信号となる。受信基準信号
S0の２番目のパルスに対する遅延の設定は信号S2
を受けたカウンター２２−２において信号S2の１
番目のパルス信号のタイミングを基準にして受信
基準信号の２番目のパルスに対し指定された遅延
量を設定するので、計数を開始し最大計数時間に
達した時に出力される桁上げ信号は前記受信基準
信号S0の２番目のパルスに対して指定された遅延
を受けた信号となる。以下同様に受信基準信号S0
のｎ（≦Ｎ）番目のパルスに対する遅延の設定は
信号Soを受けたカウンター２２−ｎにおいて信号
Soの１番目のパルス信号のタイミングを基準にし
て受信基準信号のｎ番目のパルスに対して指定さ
れた遅延量を設定するので、計数を開始し最大計
数時間に達した時に出力される桁上げ信号は前記
受信基準信号S0のｎ番目のパルスのタイミングに
対して指定された遅延を受けた信号となる。ｎが
Ｎ＋１になつた時にｎ＝１の場合に戻り同様の動
作を繰り返す。各カウンターは最大NT迄の遅延
を与えることができる。このようにして得られた
各カウンターの出力信号は論理和回路２３に送ら
れ、論理和がとられる。結局、論理和回路の出力
は受信基準信号の各パルス信号に対してそれぞれ
個別の遅延量情報によつて各周期毎に指定された
個別の遅延を受けたタイミングの信号となる。Ｎ
の値は、生じうる最大遅延時間がＴの何倍になる
かによつて適切に設定することによつて遅延時間
がＴを越えても入力時間基準信号の各パルス信号
に対して所定の遅延を付与した出力時間基準信号
が得られることになる。
する遅延の設定は信号S1を受けたカウンター２２
−１において信号S1の１番目のパルス信号のタイ
ミングを基準にして受信基準信号の１番目のパル
スに対し指定された遅延量を設定するので、計数
を開始し最大計数時間（フルカウントという）に
達した時に出力される桁上げ信号は前記受信基準
信号S0の１番目のパルスのタイミングに対して指
定された遅延を受けた信号となる。受信基準信号
S0の２番目のパルスに対する遅延の設定は信号S2
を受けたカウンター２２−２において信号S2の１
番目のパルス信号のタイミングを基準にして受信
基準信号の２番目のパルスに対し指定された遅延
量を設定するので、計数を開始し最大計数時間に
達した時に出力される桁上げ信号は前記受信基準
信号S0の２番目のパルスに対して指定された遅延
を受けた信号となる。以下同様に受信基準信号S0
のｎ（≦Ｎ）番目のパルスに対する遅延の設定は
信号Soを受けたカウンター２２−ｎにおいて信号
Soの１番目のパルス信号のタイミングを基準にし
て受信基準信号のｎ番目のパルスに対して指定さ
れた遅延量を設定するので、計数を開始し最大計
数時間に達した時に出力される桁上げ信号は前記
受信基準信号S0のｎ番目のパルスのタイミングに
対して指定された遅延を受けた信号となる。ｎが
Ｎ＋１になつた時にｎ＝１の場合に戻り同様の動
作を繰り返す。各カウンターは最大NT迄の遅延
を与えることができる。このようにして得られた
各カウンターの出力信号は論理和回路２３に送ら
れ、論理和がとられる。結局、論理和回路の出力
は受信基準信号の各パルス信号に対してそれぞれ
個別の遅延量情報によつて各周期毎に指定された
個別の遅延を受けたタイミングの信号となる。Ｎ
の値は、生じうる最大遅延時間がＴの何倍になる
かによつて適切に設定することによつて遅延時間
がＴを越えても入力時間基準信号の各パルス信号
に対して所定の遅延を付与した出力時間基準信号
が得られることになる。
（実施例）
第３図は、本発明でＮ＝２の場合のブロツク図
であつて、６は周期Ｔの入力時間基準信号１１を
２分周し、位相時間差がＴである２つの２分周出
力を発生する２分周回路、７，８は入力時間基準
信号１１の周期Ｔの２倍の2Tをフルカウント周
期とするカウンター、９はカウンター７及び同８
の出力の論理和を出力するための論理和回路であ
り、１０は前述の様に実際の遅延量がＤのとき、
2T−Ｄで定義される遅延量、１１は入力時間基
準信号、１２はクロツク、１３は出力時間基準信
号である。
であつて、６は周期Ｔの入力時間基準信号１１を
２分周し、位相時間差がＴである２つの２分周出
力を発生する２分周回路、７，８は入力時間基準
信号１１の周期Ｔの２倍の2Tをフルカウント周
期とするカウンター、９はカウンター７及び同８
の出力の論理和を出力するための論理和回路であ
り、１０は前述の様に実際の遅延量がＤのとき、
2T−Ｄで定義される遅延量、１１は入力時間基
準信号、１２はクロツク、１３は出力時間基準信
号である。
第４図は第３図を実際の回路素子を使つて構成
した本発明の実施例であつてＴは16クロツク幅に
なつている。１４，１５はフリツプフロツプ
（74LS74A等）、１６，１７はNANDゲート
（74LS00等）、１８，１９はカウンター
（74LS163等）、２０はORゲート（74LS32等）で
ある。フリツプフロツプ１４は、入力時間基準信
号１１の２分周回路であり端子Ｑと同には互い
に極性が反転した２分周出力が得られる。フリツ
プフロツプ１４の端子Ｑ及び端子の出力は、端
子Ｑの出力をフリツプフロツプ１５で１クロツク
分遅延したフリツプフロツプ１５の出力端子と
同Ｑの出力とそれぞれNANDゲート１６及び同
１７で論理積がとられ、その結果NANDゲート
１６及び同１７の出力には周期が2Tで互いにＴ
なる位相時間差がある１クロツク幅の負パルスが
得られる。NANDゲート１６及び同１７の出力
はそれぞれカウンター１８及びカウンター１９の
LOAD端子（LD）に入力され、遅延量をそれぞ
れのカウンターに設定するタイミングとなる。
した本発明の実施例であつてＴは16クロツク幅に
なつている。１４，１５はフリツプフロツプ
（74LS74A等）、１６，１７はNANDゲート
（74LS00等）、１８，１９はカウンター
（74LS163等）、２０はORゲート（74LS32等）で
ある。フリツプフロツプ１４は、入力時間基準信
号１１の２分周回路であり端子Ｑと同には互い
に極性が反転した２分周出力が得られる。フリツ
プフロツプ１４の端子Ｑ及び端子の出力は、端
子Ｑの出力をフリツプフロツプ１５で１クロツク
分遅延したフリツプフロツプ１５の出力端子と
同Ｑの出力とそれぞれNANDゲート１６及び同
１７で論理積がとられ、その結果NANDゲート
１６及び同１７の出力には周期が2Tで互いにＴ
なる位相時間差がある１クロツク幅の負パルスが
得られる。NANDゲート１６及び同１７の出力
はそれぞれカウンター１８及びカウンター１９の
LOAD端子（LD）に入力され、遅延量をそれぞ
れのカウンターに設定するタイミングとなる。
カウンター１８及び同１９は、遅延量2T−Ｄ
が設定されてからＤに相当するクロツク数が経過
してカウント値が2Tになると、桁上げ信号C0
（CARRY）を発生し、カウンター１８及び同１
９のC0出力の論理和が出力時間基準信号１３と
なる。
が設定されてからＤに相当するクロツク数が経過
してカウント値が2Tになると、桁上げ信号C0
（CARRY）を発生し、カウンター１８及び同１
９のC0出力の論理和が出力時間基準信号１３と
なる。
第５図に、第４図の回路で、入力時間基準信号
１１、カウンター１８及び同１９のLOAD（LD）
パルス、CARRY（C0）出力、及び出力時間基準
信号１３のタイムチヤートを示す。第５図に示さ
れる様に、カウンター１８とカウンター１９は、
周期Ｔごとに、交互に遅延量がLOADパルスで
設定され、交互に発生するCARRY（C0）出力の
論理和が出力時間基準信号１３として出力される
から、遅延量が０から2Tの範囲の値なら、入力
時間基準信号１１と１対１に対応した出力時間基
準信号１３が得られる。
１１、カウンター１８及び同１９のLOAD（LD）
パルス、CARRY（C0）出力、及び出力時間基準
信号１３のタイムチヤートを示す。第５図に示さ
れる様に、カウンター１８とカウンター１９は、
周期Ｔごとに、交互に遅延量がLOADパルスで
設定され、交互に発生するCARRY（C0）出力の
論理和が出力時間基準信号１３として出力される
から、遅延量が０から2Tの範囲の値なら、入力
時間基準信号１１と１対１に対応した出力時間基
準信号１３が得られる。
（発明の効果）
以上説明したように、本発明を適用すれば、遅
延量が、入力時間基準信号の周期を越えても予想
される遅延量の範囲に対して正しく整数Ｎの値を
選べば、遅延量を正しく反映した出力時間基準信
号を発生できる効果を発揮するものある。
延量が、入力時間基準信号の周期を越えても予想
される遅延量の範囲に対して正しく整数Ｎの値を
選べば、遅延量を正しく反映した出力時間基準信
号を発生できる効果を発揮するものある。
第１図は本発明の構成を示すブロツク図、第２
図は第１図の構成における入力時間基準信号と分
周出力信号のタイミング関係を示す図、第３は本
発明の実施例の構成を示すブロツク図、第４図は
第３図の構成の回路構成を示す図、第５図は第４
図の回路構成で遅延時間が周期Ｔを越える場合も
含む場合の各信号間のタイミング関係を示すタイ
ムチヤート、第６図は従来のデイジタル遅延回路
のブロツク図、第７図は遅延時間Ｄが周期Ｔより
短い場合の入力時間基準信号と出力時間基準信号
のタイミング関係を示す図、第８図は周期Ｔより
も長い遅延時間をも含む場合の入力時間基準信号
と出力時間基準信号のタイミング関係を示す図で
ある。 １……カウンター、２……遅延量（Ｔ−Ｄ）、
３……入力時間基準信号、４……クロツク、５…
…出力時間基準信号、６……２分周回路、７，８
……カウンター、９……論理和回路（２入力OR
ゲート）、１０……遅延量（2T−Ｄ）、１１……
入力時間基準信号、１２……クロツク、１３……
出力時間基準信号、１４，１５……フリツプフロ
ツプ、１６，１７……NANDゲート、１８，１
９……カウンター、２０…ORゲート、２１…Ｎ
分周回路、２２−１〜２２−Ｎ……カウンター、
２３……論理和回路（Ｎ入力ORゲート）。
図は第１図の構成における入力時間基準信号と分
周出力信号のタイミング関係を示す図、第３は本
発明の実施例の構成を示すブロツク図、第４図は
第３図の構成の回路構成を示す図、第５図は第４
図の回路構成で遅延時間が周期Ｔを越える場合も
含む場合の各信号間のタイミング関係を示すタイ
ムチヤート、第６図は従来のデイジタル遅延回路
のブロツク図、第７図は遅延時間Ｄが周期Ｔより
短い場合の入力時間基準信号と出力時間基準信号
のタイミング関係を示す図、第８図は周期Ｔより
も長い遅延時間をも含む場合の入力時間基準信号
と出力時間基準信号のタイミング関係を示す図で
ある。 １……カウンター、２……遅延量（Ｔ−Ｄ）、
３……入力時間基準信号、４……クロツク、５…
…出力時間基準信号、６……２分周回路、７，８
……カウンター、９……論理和回路（２入力OR
ゲート）、１０……遅延量（2T−Ｄ）、１１……
入力時間基準信号、１２……クロツク、１３……
出力時間基準信号、１４，１５……フリツプフロ
ツプ、１６，１７……NANDゲート、１８，１
９……カウンター、２０…ORゲート、２１…Ｎ
分周回路、２２−１〜２２−Ｎ……カウンター、
２３……論理和回路（Ｎ入力ORゲート）。
Claims (1)
- １ 一定の時間周期Ｔで受信される入力時間基準
信号の各パルス信号をデイジタル量で与えられる
その周期毎の個別の遅延量だけ遅延させた出力時
間基準信号を発生させるデイジタル遅延回路であ
つて、入力時間基準信号を受け周期がNT（Ｎ＝
１，２，……）で位相時間が順次Ｔずつ偏移した
Ｎ個の分周出力を発生する分周手段と、前記Ｎ個
の分周出力信号の１つを受けて該信号のタイミン
グでそのタイミングの周期に対応する前記遅延量
がカウンター入力値として設定される最大計数時
間がNTのＮ個のカウンターと、該Ｎ個のカウン
ターの桁上げ信号の論理和を得る論理和回路とか
らなることを特徴とするデイジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198277A JPS6175615A (ja) | 1984-09-21 | 1984-09-21 | デイジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198277A JPS6175615A (ja) | 1984-09-21 | 1984-09-21 | デイジタル遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175615A JPS6175615A (ja) | 1986-04-18 |
| JPH0358205B2 true JPH0358205B2 (ja) | 1991-09-04 |
Family
ID=16388447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198277A Granted JPS6175615A (ja) | 1984-09-21 | 1984-09-21 | デイジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175615A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279379A (ja) * | 1985-10-02 | 1987-04-11 | Ando Electric Co Ltd | タイミング信号発生装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| JPS62261084A (ja) * | 1986-05-06 | 1987-11-13 | Ando Electric Co Ltd | タイミング信号発生装置 |
-
1984
- 1984-09-21 JP JP59198277A patent/JPS6175615A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175615A (ja) | 1986-04-18 |
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