JPH0345935B2 - - Google Patents
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- JPH0345935B2 JPH0345935B2 JP58250939A JP25093983A JPH0345935B2 JP H0345935 B2 JPH0345935 B2 JP H0345935B2 JP 58250939 A JP58250939 A JP 58250939A JP 25093983 A JP25093983 A JP 25093983A JP H0345935 B2 JPH0345935 B2 JP H0345935B2
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- JP
- Japan
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- flip
- clock
- flop
- specific signal
- circuit
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- 238000001514 detection method Methods 0.000 claims description 11
- 125000004122 cyclic group Chemical group 0.000 claims description 4
- 238000011144 upstream manufacturing Methods 0.000 claims description 4
- 230000001351 cycling effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は特に、デイジタル回路のみで構成され
るデイジタルPLL（フエーズ．ロツクド．ルー
プ）回路に関する。
るデイジタルPLL（フエーズ．ロツクド．ルー
プ）回路に関する。
従来例の構成とその問題点
従来、デイジタルPLL回路としては第１図に
示す構成が知られている。このPLL回路は、入
力クロツクφINの基本周波数cの整数倍の周波数
基本クロツクＳ１を発生する固定発振器１と、入
力クロツクφINと後述のように作られる出力クロ
ツクφOUTとの位相差に応じたデユーテイ比の位相
差信号Ｓ２を出力する位相比較器２と、上記位相
差信号Ｓ２から位相の進み・遅れ状態を判定する
カウンタ部３と、このカウンタ部３の出力信号に
応じて基本クロツクＳ１のパルス数操作を伴う信
号変換を行なうクロツク変換器４と、このクロツ
ク変換器４で処理された変化クロツクＳ５を分周
して出力クロツクφOUTを得る分周器５とで構成さ
れている。
示す構成が知られている。このPLL回路は、入
力クロツクφINの基本周波数cの整数倍の周波数
基本クロツクＳ１を発生する固定発振器１と、入
力クロツクφINと後述のように作られる出力クロ
ツクφOUTとの位相差に応じたデユーテイ比の位相
差信号Ｓ２を出力する位相比較器２と、上記位相
差信号Ｓ２から位相の進み・遅れ状態を判定する
カウンタ部３と、このカウンタ部３の出力信号に
応じて基本クロツクＳ１のパルス数操作を伴う信
号変換を行なうクロツク変換器４と、このクロツ
ク変換器４で処理された変化クロツクＳ５を分周
して出力クロツクφOUTを得る分周器５とで構成さ
れている。
位相比較器２は、簡単な構成としてEOR（排他
的論理和）回路が用いられ、入力クロツクφINと
出力クロツクφOUTのEOR信号を位相差信号Ｓ２
として出力する。これら信号φIN，φOUT，Ｓ２の
関係を第２図に示している。同図イ〜ハは出力ク
ロツクφOUTの位相が入力クロツクφINの位相より
進んだ状態を示し、ニ〜ヘは同期状態を示し、ト
〜リはφOUTの位相がφINより遅れている状態を示
している。
的論理和）回路が用いられ、入力クロツクφINと
出力クロツクφOUTのEOR信号を位相差信号Ｓ２
として出力する。これら信号φIN，φOUT，Ｓ２の
関係を第２図に示している。同図イ〜ハは出力ク
ロツクφOUTの位相が入力クロツクφINの位相より
進んだ状態を示し、ニ〜ヘは同期状態を示し、ト
〜リはφOUTの位相がφINより遅れている状態を示
している。
第２図から明らかなように、１周期分の位相差
信号Ｓ２におけるＨレベル区間とＬレベル区間の
時間差からφINとφOUTの位相差を知ることができ
る。これを検出するのがカウンタ部３である。
信号Ｓ２におけるＨレベル区間とＬレベル区間の
時間差からφINとφOUTの位相差を知ることができ
る。これを検出するのがカウンタ部３である。
カウンタ３はＫ進のアツプダウンカウンタ回路
からなつており、位相差信号Ｓ２がＨレベルのと
き所定のクロツクでアツプダウント動作し、位相
差信号Ｓ２がＬレベルのときはダウンカウント動
作をする。そして、アツプ方向にＫまでカウント
するとキヤリー信号Ｓ３を出力し、ダウン方向に
Ｋまでカウントするとボロー信号Ｓ４を出力す
る。カウント値Ｋは入力クロツクφINの半周期分
以上の時間に相当するように設定されている。
からなつており、位相差信号Ｓ２がＨレベルのと
き所定のクロツクでアツプダウント動作し、位相
差信号Ｓ２がＬレベルのときはダウンカウント動
作をする。そして、アツプ方向にＫまでカウント
するとキヤリー信号Ｓ３を出力し、ダウン方向に
Ｋまでカウントするとボロー信号Ｓ４を出力す
る。カウント値Ｋは入力クロツクφINの半周期分
以上の時間に相当するように設定されている。
したがつて、出力クロツクφOUTの位相が入力ク
ロツクφINの位相より一定値以上進むと上記ボロ
ー信号Ｓ４がオンになり、反対に遅れると上記キ
ヤリー信号Ｓ３がオンとなる。
ロツクφINの位相より一定値以上進むと上記ボロ
ー信号Ｓ４がオンになり、反対に遅れると上記キ
ヤリー信号Ｓ３がオンとなる。
キヤリー信号Ｓ３、ボロー信号Ｓ４がともにオ
フのとき（φOUTの位相がφINに同期していると）、
クロツク変換器４は、基本クロツクＳ１の２パル
ス毎に１パルスを削除する処理を行なつて変換ク
ロツクＳ５とする。つまりこの状態では、基本ク
ロツクＳ１を1/2分周した信号が変換クロツクＳ
５となり、さらにこれを分周器５で１／Ｎ分周し
た信号が出力クロツクφOUTとなる。ここで明かな
ように固定発振器１は入力クロツクφINの基本周
波数cの２×Ｎ倍で発振している。
フのとき（φOUTの位相がφINに同期していると）、
クロツク変換器４は、基本クロツクＳ１の２パル
ス毎に１パルスを削除する処理を行なつて変換ク
ロツクＳ５とする。つまりこの状態では、基本ク
ロツクＳ１を1/2分周した信号が変換クロツクＳ
５となり、さらにこれを分周器５で１／Ｎ分周し
た信号が出力クロツクφOUTとなる。ここで明かな
ように固定発振器１は入力クロツクφINの基本周
波数cの２×Ｎ倍で発振している。
キヤリー信号Ｓ３がオンになると（φOUTの位相
がφINより遅れると）、クロツク変換器４は上述の
パルス削除処理を行なわず、基本クロツクＳ１を
そのまま変化クロツクＳ５とする。つまり、基本
クロツクＳ１の２パルスに１パルスを削除する同
期状態と比較すると、基本クロツクＳ１の２パル
ス毎に変換クロツクＳ５に１パルスが追加される
ことになる。これで出力クロツクφOUTの位相を進
ませ、φINに追従させる。
がφINより遅れると）、クロツク変換器４は上述の
パルス削除処理を行なわず、基本クロツクＳ１を
そのまま変化クロツクＳ５とする。つまり、基本
クロツクＳ１の２パルスに１パルスを削除する同
期状態と比較すると、基本クロツクＳ１の２パル
ス毎に変換クロツクＳ５に１パルスが追加される
ことになる。これで出力クロツクφOUTの位相を進
ませ、φINに追従させる。
ボロー信号Ｓ４がオンになると（φOUTの位相が
φINより進むと）、クロツク変換器４は基本クロツ
クＳ１の２パルスを連続して削除する。つまり、
上述の同期状態と比較すると、基本クロツクＳ１
の２パルス毎に変換クロツクＳ５の１パルスが削
除されることになる。これで出力クロツクφOUTの
位相を遅らせ、φINに追従させる。
φINより進むと）、クロツク変換器４は基本クロツ
クＳ１の２パルスを連続して削除する。つまり、
上述の同期状態と比較すると、基本クロツクＳ１
の２パルス毎に変換クロツクＳ５の１パルスが削
除されることになる。これで出力クロツクφOUTの
位相を遅らせ、φINに追従させる。
なお、変化クロツクＳ５を分周器５で１／Ｎ分
周して最終的に出力クロツクφOUTとしているの
は、このPLLを入力クロツクφINの基本周波数c
の２×Ｎ倍のクロツクで動作させることで、出力
クロツクφOUTのジツタを少なくさせるためであ
り、一般に回路系が許す限りＮの値を大きくする
ことが望ましい。
周して最終的に出力クロツクφOUTとしているの
は、このPLLを入力クロツクφINの基本周波数c
の２×Ｎ倍のクロツクで動作させることで、出力
クロツクφOUTのジツタを少なくさせるためであ
り、一般に回路系が許す限りＮの値を大きくする
ことが望ましい。
上述した従来のデイジタルPLL回路は、位相
比較器２、カウンタ部３、クロツク変換器４、分
周器５というそれぞれ異なる機能の多くの回路の
組み合せで構成されており、回路規模が大きくな
るという問題があつた。回路規模が大きいという
ことは、全体をLSI化する場合であつても、チツ
プサイズが大きくなるなどの様々な問題を生じ、
根本的な欠点である。
比較器２、カウンタ部３、クロツク変換器４、分
周器５というそれぞれ異なる機能の多くの回路の
組み合せで構成されており、回路規模が大きくな
るという問題があつた。回路規模が大きいという
ことは、全体をLSI化する場合であつても、チツ
プサイズが大きくなるなどの様々な問題を生じ、
根本的な欠点である。
また、従来の回路では入力クロツクの高速化に
対応しきれないという問題がある。その原因の１
つは、入力クロツクの基本周波数の２×Ｎ倍とい
う高い周波数の基本クロツクが必要である点であ
る。またカウンタ部３および分周器５など、論理
の深いカウンタ構成の回路が多く含まれており、
この点が高速化の阻害原因でもある。
対応しきれないという問題がある。その原因の１
つは、入力クロツクの基本周波数の２×Ｎ倍とい
う高い周波数の基本クロツクが必要である点であ
る。またカウンタ部３および分周器５など、論理
の深いカウンタ構成の回路が多く含まれており、
この点が高速化の阻害原因でもある。
発明の目的
本発明の目的は、回路構成が簡単で、入力クロ
ツクの高速化にも容易に対応することのできるデ
イジタルPLL回路を提供することにある。
ツクの高速化にも容易に対応することのできるデ
イジタルPLL回路を提供することにある。
発明の構成
本発明は、入力クロツクの変化点を検出する変
化点検出回路と、上記入力クロツクの基本周波数
の整数倍の周波数の基本クロツクを発生する固定
発振器と、複数のフリツプフロツプおよび複数の
ゲート回路を含み、上記基本クロツクに同期して
特定信号ビツトが循環シフトされる循環シフトレ
ジスタ回路とでPLLを構成する。ここで、上記
ゲート回路は上記変化点検出回路の出力を受けて
各フリツプフロツプ間の情報のシフト先を制御す
るように組み込まれていて、上記循環シフトレジ
スタ回路における上記特定信号ビツトの位置と上
記変化点検出回路の出力タイミングとの関係に応
じ、所定のフリツプフロツプにて上記特定信号ビ
ツトのシフトを遅延させるループと、所定のフリ
ツプフロツプをバイパスさせて上記特定信号ビツ
トのシフトを進めるループとを形成する。
化点検出回路と、上記入力クロツクの基本周波数
の整数倍の周波数の基本クロツクを発生する固定
発振器と、複数のフリツプフロツプおよび複数の
ゲート回路を含み、上記基本クロツクに同期して
特定信号ビツトが循環シフトされる循環シフトレ
ジスタ回路とでPLLを構成する。ここで、上記
ゲート回路は上記変化点検出回路の出力を受けて
各フリツプフロツプ間の情報のシフト先を制御す
るように組み込まれていて、上記循環シフトレジ
スタ回路における上記特定信号ビツトの位置と上
記変化点検出回路の出力タイミングとの関係に応
じ、所定のフリツプフロツプにて上記特定信号ビ
ツトのシフトを遅延させるループと、所定のフリ
ツプフロツプをバイパスさせて上記特定信号ビツ
トのシフトを進めるループとを形成する。
実施例の説明
第３図はこの発明の一実施例によるデイジタル
PLL回路の構成を示し、第４図はその要部の信
号波形と示している。この実施例では説明を簡単
にするため、入力クロツクφINの基本周波数の６
倍の速度で動作する構成としている。
PLL回路の構成を示し、第４図はその要部の信
号波形と示している。この実施例では説明を簡単
にするため、入力クロツクφINの基本周波数の６
倍の速度で動作する構成としている。
第３図において、固定発振器６は、データ列な
どである入力クロツクφINの基本周波数の６倍の
周波数の基本クロツクＳ６を出力する。この
PLL回路は基本クロツクＳ６に同期して動作す
る。
どである入力クロツクφINの基本周波数の６倍の
周波数の基本クロツクＳ６を出力する。この
PLL回路は基本クロツクＳ６に同期して動作す
る。
入力クロツクφINは変化点検出回路７に印加さ
れる。第４図に示すように、入力クロツクφINの
立上がりおよび立下がりの両変化点に応答し、変
化点検出回路７からエツヂ信号Ｓ７が出力され
る。このエツヂ信号Ｓ７は、基本クロツクＳ６の
周期と等しい幅のパルス信号である。
れる。第４図に示すように、入力クロツクφINの
立上がりおよび立下がりの両変化点に応答し、変
化点検出回路７からエツヂ信号Ｓ７が出力され
る。このエツヂ信号Ｓ７は、基本クロツクＳ６の
周期と等しい幅のパルス信号である。
循環シフトレジスタ回路１０は、６個のＤ型フ
リツプフロツプＦ１〜Ｆ６と、ORゲートＧ１，
Ｇ４，Ｇ１１と、ANDゲートＧ２，Ｇ５，Ｇ７，
Ｇ９と、NORゲートＧ３，Ｇ６，Ｇ８，Ｇ１０
とで構成され、基本クロツクＳ６と変化点検出回
路７の出力Ｓ７を受けて動作し、出力クロツク
φOUTを作る。６個のフリツプフロツプＦ１〜Ｆ６
のうちいずれか１つのみがセツトされていて、そ
の“１”ビツトが基本クロツクＳ６に同期してル
ープ中を循環シフトする。ただし上記ループは一
定ではなく、以下のように変化し、位相追従の処
理がなされる。
リツプフロツプＦ１〜Ｆ６と、ORゲートＧ１，
Ｇ４，Ｇ１１と、ANDゲートＧ２，Ｇ５，Ｇ７，
Ｇ９と、NORゲートＧ３，Ｇ６，Ｇ８，Ｇ１０
とで構成され、基本クロツクＳ６と変化点検出回
路７の出力Ｓ７を受けて動作し、出力クロツク
φOUTを作る。６個のフリツプフロツプＦ１〜Ｆ６
のうちいずれか１つのみがセツトされていて、そ
の“１”ビツトが基本クロツクＳ６に同期してル
ープ中を循環シフトする。ただし上記ループは一
定ではなく、以下のように変化し、位相追従の処
理がなされる。
循環シフトレジスタ回路１０の主ループは６個
のフリツプフロツプＦ１〜Ｆ６がすべて環状接続
された状態であり、通常はその状態で動作する。
その場合、基本クロツクＳ６がこの回路１０で1/
６分周され、分周された信号が４段目のフリツプ
フロツプＦ４から出力クロツクφOUTとして取り出
される。
のフリツプフロツプＦ１〜Ｆ６がすべて環状接続
された状態であり、通常はその状態で動作する。
その場合、基本クロツクＳ６がこの回路１０で1/
６分周され、分周された信号が４段目のフリツプ
フロツプＦ４から出力クロツクφOUTとして取り出
される。
変化点検出回路７の出力Ｓ７（エツヂ信号Ｓ
７）が“０”になつている期間は、循環シフトレ
ジスタ回路１０は上記の主ループで動作し、現状
の位相を保持した状態となる。また、エツヂＳ７
が“１”になつたときに１段目のフリツプフロツ
プＦ１がセツトされている場合（第４図のＡ点）、
循環シフトレジスタ回路１０の主ループは維持さ
れ、位相の変化はない。この状態を保つたまま循
環シフトが行なわれるとき、本回路１０の位相が
入力クロツクφINに同期していることになる。
７）が“０”になつている期間は、循環シフトレ
ジスタ回路１０は上記の主ループで動作し、現状
の位相を保持した状態となる。また、エツヂＳ７
が“１”になつたときに１段目のフリツプフロツ
プＦ１がセツトされている場合（第４図のＡ点）、
循環シフトレジスタ回路１０の主ループは維持さ
れ、位相の変化はない。この状態を保つたまま循
環シフトが行なわれるとき、本回路１０の位相が
入力クロツクφINに同期していることになる。
上記の状態と異なり、エツヂ信号Ｓ７が“１”
になつたときに、２〜６段目のフリツプフロツプ
Ｆ２〜Ｆ６のいずれかがセツトされているのは、
本回路１０の位相が入力クロツクφINに同期して
いない状態である。
になつたときに、２〜６段目のフリツプフロツプ
Ｆ２〜Ｆ６のいずれかがセツトされているのは、
本回路１０の位相が入力クロツクφINに同期して
いない状態である。
Ｓ７＝“１”のときにフリツプフロツプＦ２が
セツトされているのは、入力クロツクφINの位相
が本回路１０の位相より1/6位相遅れている状態
である（第４図のＢ点）。この場合、Ｓ７＝“１”
ででゲートＧ３がオフして、ロフリツプフロツプ
Ｆ２のセツト状態が次段のフリツプフロツプＦ３
に伝わらなくなり、代りにゲートＧ２がオンし
て、フリツプフロツプＦ２の出力Ｑ＝“１”がゲ
ートＧ２，Ｇ１を介してフリツプフロツプＦ２自
体の入力Ｄに帰環される。つまり、回路１０の主
ループが一時切られ、フリツプフロツプＦ２の入
出力を結ぶ自己遅延ループが形成される。その結
果、回路１０のシフト動作が基本クロツクＳ６の
１周期分だけ遅延され、本回路１０の位相（すな
わち出力クロツクφOUTの位相）を入力クロツク
φINに追従させる。
セツトされているのは、入力クロツクφINの位相
が本回路１０の位相より1/6位相遅れている状態
である（第４図のＢ点）。この場合、Ｓ７＝“１”
ででゲートＧ３がオフして、ロフリツプフロツプ
Ｆ２のセツト状態が次段のフリツプフロツプＦ３
に伝わらなくなり、代りにゲートＧ２がオンし
て、フリツプフロツプＦ２の出力Ｑ＝“１”がゲ
ートＧ２，Ｇ１を介してフリツプフロツプＦ２自
体の入力Ｄに帰環される。つまり、回路１０の主
ループが一時切られ、フリツプフロツプＦ２の入
出力を結ぶ自己遅延ループが形成される。その結
果、回路１０のシフト動作が基本クロツクＳ６の
１周期分だけ遅延され、本回路１０の位相（すな
わち出力クロツクφOUTの位相）を入力クロツク
φINに追従させる。
Ｓ＝７＝“１”のときにフリツプフロツプＦ３
がセツトされているのは、上記と同様に、入力ク
ロツクφINの位相が本回路１０の位相より遅れて
いる状態である。この場合ゲートＧ４，Ｇ５，Ｇ
６により、フリツプフロツプＦ３とＦ４を結ぶ主
ループが一時切られ、フリツプフロツプＦ３自体
の入出力を結ぶ自己遅延ループが形成され、本回
路１０のシフト動作が遅延される。
がセツトされているのは、上記と同様に、入力ク
ロツクφINの位相が本回路１０の位相より遅れて
いる状態である。この場合ゲートＧ４，Ｇ５，Ｇ
６により、フリツプフロツプＦ３とＦ４を結ぶ主
ループが一時切られ、フリツプフロツプＦ３自体
の入出力を結ぶ自己遅延ループが形成され、本回
路１０のシフト動作が遅延される。
Ｓ７＝“１”のときにフリツプフロツプＦ６が
セツトされているのは、入力クロツクφINの位相
が本回路１０の位相より1/6位相進んでいる状態
である（第４図のＣ点）。この場合、Ｓ７＝“１”
でゲートＧ１０がオフして、フリツプフロツプＦ
６のセツト状態が次段のフリツプフロツプＦ１に
伝わらなくなり、代りにゲートＧ９がオンして、
フリツプフロツプＦ６の出力Ｑ＝“１”がゲート
Ｇ９，Ｇ１を介して次々段のフリツプフロツプＦ
２に入力される。つまり、フリツプフロツプＦ１
をバイパスするバイパスループが形成され、その
結果、本回路１０のシフト動作が基本クロツクＳ
６の１周期分だけ早められる。この処理で出力ク
ロツクφOUTの位相が入力クロツクφINに追従する
ようになる。
セツトされているのは、入力クロツクφINの位相
が本回路１０の位相より1/6位相進んでいる状態
である（第４図のＣ点）。この場合、Ｓ７＝“１”
でゲートＧ１０がオフして、フリツプフロツプＦ
６のセツト状態が次段のフリツプフロツプＦ１に
伝わらなくなり、代りにゲートＧ９がオンして、
フリツプフロツプＦ６の出力Ｑ＝“１”がゲート
Ｇ９，Ｇ１を介して次々段のフリツプフロツプＦ
２に入力される。つまり、フリツプフロツプＦ１
をバイパスするバイパスループが形成され、その
結果、本回路１０のシフト動作が基本クロツクＳ
６の１周期分だけ早められる。この処理で出力ク
ロツクφOUTの位相が入力クロツクφINに追従する
ようになる。
Ｓ７＝“１”のときにフリツプフロツプＦ５が
セツトされているのは、上記と同様に、入力クロ
ツクφINの位相が本回路１０の位相より進んでい
る状態である。この場合、ゲートＧ７，Ｇ８，Ｇ
１１の作用によつて、フリツプフロツプＦ６をバ
イパスし、フリツプフロツプＦ５とＦ１を結ぶバ
イパスループが形成される。したがつて本回路の
シフト動作が早められ、出力クロツクφOUTの位相
が入力クロツクφINに追従するようになる。
セツトされているのは、上記と同様に、入力クロ
ツクφINの位相が本回路１０の位相より進んでい
る状態である。この場合、ゲートＧ７，Ｇ８，Ｇ
１１の作用によつて、フリツプフロツプＦ６をバ
イパスし、フリツプフロツプＦ５とＦ１を結ぶバ
イパスループが形成される。したがつて本回路の
シフト動作が早められ、出力クロツクφOUTの位相
が入力クロツクφINに追従するようになる。
ところで、Ｓ７＝“１”のときにフリツプフロ
ツプＦ４がセツトされているのは、入力クロツク
φINの位相が本回路１０の位相と1/2もずれている
ことでである。この場合、入力クロツクφINにノ
イズなどが生じたものとみなし、本回路１０の動
作位相の操作は行なわず、現状維持とする。その
ために、フリツプフロツプＦ４とＦ５は直結され
ている。
ツプＦ４がセツトされているのは、入力クロツク
φINの位相が本回路１０の位相と1/2もずれている
ことでである。この場合、入力クロツクφINにノ
イズなどが生じたものとみなし、本回路１０の動
作位相の操作は行なわず、現状維持とする。その
ために、フリツプフロツプＦ４とＦ５は直結され
ている。
上記の動作によつて、入力クロツクφINに位相
同期した出力クロツクφOUTが得られる。
同期した出力クロツクφOUTが得られる。
発明の効果
以上詳細に説明したように、この発明に係るデ
イジタルPLL回路では、フリツプフロツプとゲ
ート回路を組み合わせた簡単な循環シフトレジス
タ回路によつて、基本クロツクの分周処理、出力
クロツクの位相操作処理、および入力クロツクと
出力クロツクの位相比較処理がすべて行なわれる
ので、全体の回路構成は従来より大幅に簡素で小
規模なものとなる。また、基本クロツク循環シフ
トレジスタ回路で直接１／Ｎ分周して出力クロツ
クを作る構成であるので、相対的に入力クロツク
に対応しやすい。また動作の高速化を阻害する論
理の深いカウンタ構成の回路が本発明では非常に
少なくなる。さらに、循環シフトレジスタ回路の
動作特性を簡単なゲート回路で容易に設定するこ
とができるので、入力クロツクの性質に応じた
PLL動作の設定が容易になるなどの効果も奏す
る。
イジタルPLL回路では、フリツプフロツプとゲ
ート回路を組み合わせた簡単な循環シフトレジス
タ回路によつて、基本クロツクの分周処理、出力
クロツクの位相操作処理、および入力クロツクと
出力クロツクの位相比較処理がすべて行なわれる
ので、全体の回路構成は従来より大幅に簡素で小
規模なものとなる。また、基本クロツク循環シフ
トレジスタ回路で直接１／Ｎ分周して出力クロツ
クを作る構成であるので、相対的に入力クロツク
に対応しやすい。また動作の高速化を阻害する論
理の深いカウンタ構成の回路が本発明では非常に
少なくなる。さらに、循環シフトレジスタ回路の
動作特性を簡単なゲート回路で容易に設定するこ
とができるので、入力クロツクの性質に応じた
PLL動作の設定が容易になるなどの効果も奏す
る。
さらに、特定信号ビツトが最も上流に位置する
フリツプフロツプに位置する時は情報のシフトを
そのままの状態としているため効率のよい処理を
行えることができる。
フリツプフロツプに位置する時は情報のシフトを
そのままの状態としているため効率のよい処理を
行えることができる。
第１図は従来のデイジタルPLL回路のブロツ
ク図、第２図はそのタイミング図、第３図は本発
明の一実施例によるデイジタルPLL回路のブロ
ツク図、第４図はそのタイミング図である。 φIN……入力クロツク、φOUT……出力クロツク、
６……固定発振器、７……変化点検出回路、１０
……循環シフトレジスタ回路、Ｆ１〜Ｆ６……フ
リツプフロツプ、Ｇ１〜Ｇ１１……ゲート回路。
ク図、第２図はそのタイミング図、第３図は本発
明の一実施例によるデイジタルPLL回路のブロ
ツク図、第４図はそのタイミング図である。 φIN……入力クロツク、φOUT……出力クロツク、
６……固定発振器、７……変化点検出回路、１０
……循環シフトレジスタ回路、Ｆ１〜Ｆ６……フ
リツプフロツプ、Ｇ１〜Ｇ１１……ゲート回路。
Claims (1)
- １ 入力クロツクの変化点を検出し、この検出結
果を出力する変化点検出回路と、前記入力クロツ
クの基本周波数の整数倍の周波数の基本クロツク
を発生する固定発振器と、複数のフリツプフロツ
プ及び複数のゲート回路を多段に接続し、前記基
本クロツクに同期して特定信号ビツトが前記フリ
ツプフロツプを循環シフトする循環シフトレジス
タ回路とを有し、前記ゲート回路は変化点検出回
路の出力を受けて前記フリツプフロツプ間の情報
のシフト先を制御すること、前記循環シフトレジ
スタ回路の所定段のフリツプフロツプから出力ク
ロツクを取り出すこと、前記特定信号ビツトが最
も上流に位置するフリツプフロツプに位置する時
は前記特定信号ビツトのシフトをそのまま循環さ
せること、前記特定信号ビツトが前記最も上流に
位置するフリツプフロツプに位置する場合を除い
て前記所定段のフリツプフロツプより上流に位置
する時は前記特定信号ビツトのシフトを遅延させ
ること、前記特定信号ビツトが前記所定段のフリ
ツプフロツプよりも下流に位置する時は所定のフ
リツプフロツプをバイパスさせて前記特定信号ビ
ツトのシフトを進めるループを形成させること、
を特徴とするデイジタルPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250939A JPS60142623A (ja) | 1983-12-28 | 1983-12-28 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250939A JPS60142623A (ja) | 1983-12-28 | 1983-12-28 | デイジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142623A JPS60142623A (ja) | 1985-07-27 |
| JPH0345935B2 true JPH0345935B2 (ja) | 1991-07-12 |
Family
ID=17215257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250939A Granted JPS60142623A (ja) | 1983-12-28 | 1983-12-28 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142623A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT201700057049A1 (it) * | 2017-05-25 | 2018-11-25 | Fondazione St Italiano Tecnologia | Circuito ad anello ad aggancio di fase per sistemi di trasmissione ad elevato bit rate e consumo ridotto |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773545A (en) * | 1980-10-24 | 1982-05-08 | Fujitsu Ltd | Phase synchronizing system |
-
1983
- 1983-12-28 JP JP58250939A patent/JPS60142623A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773545A (en) * | 1980-10-24 | 1982-05-08 | Fujitsu Ltd | Phase synchronizing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142623A (ja) | 1985-07-27 |
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