JP2619663B2 - フェーズ・ロックド・ループ - Google Patents
フェーズ・ロックド・ループInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はフェーズ・ロックド・ループに係り、特に電
圧制御発振器（VCO）のジッタの低減が可能なフェーズ
・ロックド・ループに関する。
圧制御発振器（VCO）のジッタの低減が可能なフェーズ
・ロックド・ループに関する。
（発明の背景） データの電力線搬送において、そのデータのモデムに
電源周波数同期で、かつ、周波数逓倍を行ない位相同期
を行なう必要性から、電源周波数のフェーズ・ロックド
・ループ（以下、PLLと略す）による逓倍を行なう場
合、PLLは逓倍数を増すとVCOのジッタもその分増強され
て問題となる。本発明は、この問題と取組み、方式的に
改善する方法を考え出したものである。
電源周波数同期で、かつ、周波数逓倍を行ない位相同期
を行なう必要性から、電源周波数のフェーズ・ロックド
・ループ（以下、PLLと略す）による逓倍を行なう場
合、PLLは逓倍数を増すとVCOのジッタもその分増強され
て問題となる。本発明は、この問題と取組み、方式的に
改善する方法を考え出したものである。
（従来の技術） PLLは、変調や復調，信号のトラッキング，自動周波
数制御，信号の周期，狭帯域フィルタ等に幅広く応用さ
れている。
数制御，信号の周期，狭帯域フィルタ等に幅広く応用さ
れている。
第２図は一般的なPLLの基本構成図である。同図に示
すように、PLLは、位相比較器（乗算器）22,ループフィ
ルタ（LF）23,電圧制御発振器（VCO）24,分周器25から
構成される。入力信号とVCO24の出力信号を分周した信
号との位相比較を行い、その位相誤差信号をループフィ
ルタ（ローパスフィルタ）23を介して誤差電圧に変換し
VCO24に供給し、その発振周波数（位相）を制御する一
巡ループである。
すように、PLLは、位相比較器（乗算器）22,ループフィ
ルタ（LF）23,電圧制御発振器（VCO）24,分周器25から
構成される。入力信号とVCO24の出力信号を分周した信
号との位相比較を行い、その位相誤差信号をループフィ
ルタ（ローパスフィルタ）23を介して誤差電圧に変換し
VCO24に供給し、その発振周波数（位相）を制御する一
巡ループである。
このPLLループで、位相比較器（乗算器）22の２つの
入力信号は互いに位相がずれてロックする。ループフィ
ルタ23の時定数が十分長い（カットオフ周波数が低い）
ときには、位相比較器22の出力である方形波は平均化さ
れ、一定レベルの直流となり、この直流レベルを制御電
圧としてVCO24は発振する。このときの第２図各部の波
形は、逓倍数８（Ｎ＝８）を例にとると、第４図
（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｆ）の実線のよう
になる。
入力信号は互いに位相がずれてロックする。ループフィ
ルタ23の時定数が十分長い（カットオフ周波数が低い）
ときには、位相比較器22の出力である方形波は平均化さ
れ、一定レベルの直流となり、この直流レベルを制御電
圧としてVCO24は発振する。このときの第２図各部の波
形は、逓倍数８（Ｎ＝８）を例にとると、第４図
（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｆ）の実線のよう
になる。
（発明が解決しようとする問題点） 上記のような従来のPLLにおいて、VCO24を構成するト
ランジスタでの1/fノイズ（熱雑音）などにより、VCO24
に一時的な位相誤差（ジッタ）が生じることがある。い
ま、VCO24の出力に、第４図（Ｆ）の破線のように遅れ
る位相誤差Δが生じたとすると、分周器25の出力は同図
（Ｂ）の破線のように位相がずれる。従って、位相比較
器22の出力のデューティが、同図（Ｃ）の破線のように
ずれて、ループフィルタ23出力のレベルは同図（Ｄ）の
破線のように変化することになる。VCO24の制御電圧
は、この方向のレベル変化（この場合はレベルの減少）
で周波数が増加するように構成されていれば、VCO24の
出力周波数が高められてループはこの位相の遅れを元に
戻すように動作する。
ランジスタでの1/fノイズ（熱雑音）などにより、VCO24
に一時的な位相誤差（ジッタ）が生じることがある。い
ま、VCO24の出力に、第４図（Ｆ）の破線のように遅れ
る位相誤差Δが生じたとすると、分周器25の出力は同図
（Ｂ）の破線のように位相がずれる。従って、位相比較
器22の出力のデューティが、同図（Ｃ）の破線のように
ずれて、ループフィルタ23出力のレベルは同図（Ｄ）の
破線のように変化することになる。VCO24の制御電圧
は、この方向のレベル変化（この場合はレベルの減少）
で周波数が増加するように構成されていれば、VCO24の
出力周波数が高められてループはこの位相の遅れを元に
戻すように動作する。
ここで、ループフィルタ23の時定数が大きい（カット
オフ周波数が低い）場合には、ループフィルタ23は速い
変化のジッタに追従出来ず、PLLの出力信号にはジッタ
による変動が十分除去できずに残ってしまう。逆に、こ
のジッタを除去するには、ループフィルタ23の時定数を
小さく（カットオフ周波数を高く）してループの帯域を
広くする必要があるが、今度は位相比較器22の出力が十
分平滑化されずに、同図（Ｅ）のように誤差信号の交流
成分が残ってしまう。これが制御電圧としてVCO24に加
えられるため、VCO24の出力発振周波数が角度変調され
て不要なゆらぎを与え、PLLの性能を悪化させることに
なる。
オフ周波数が低い）場合には、ループフィルタ23は速い
変化のジッタに追従出来ず、PLLの出力信号にはジッタ
による変動が十分除去できずに残ってしまう。逆に、こ
のジッタを除去するには、ループフィルタ23の時定数を
小さく（カットオフ周波数を高く）してループの帯域を
広くする必要があるが、今度は位相比較器22の出力が十
分平滑化されずに、同図（Ｅ）のように誤差信号の交流
成分が残ってしまう。これが制御電圧としてVCO24に加
えられるため、VCO24の出力発振周波数が角度変調され
て不要なゆらぎを与え、PLLの性能を悪化させることに
なる。
このように、従来のPLLでは周波数逓倍を行う場合
に、ジッタ問題と変調問題の板挟みになるという問題点
があった。
に、ジッタ問題と変調問題の板挟みになるという問題点
があった。
そこで、本発明は上記した従来の技術の問題点を改善
できるPLLを提供することを目的とする。
できるPLLを提供することを目的とする。
（問題点を解決するための手段） 本発明は上記の目的を達成するために、例えば、第１
図に示すように、 入力信号e1（ｔ）と電圧制御発振器（６）の出力信号
e0（ｔ）と位相比較を行なう縦続接続された第1,2,3の
位相比較器（２）（３）（４）と、 前記出力信号e0（ｔ）から位相比較信号e2（ｔ）,e4
（ｔ）,e6（ｔ）を生成出力する縦続接続された第1,2,3
の位相比較信号生成手段（11）（9,10）（7,8）とを備
え、 前記第３の位相比較器（４）から出力される誤差信号
e7（ｔ）をループフィルタ（５）を介して前記電圧制御
発振器（６）に供給するフェーズ・ロックド・ループで
あって、 前記第３の位相比較信号生成手段（7,8）は、前記電
圧制御発振器（６）の出力信号e0（ｔ）を分周すること
によって第３の位相比較信号e6（ｔ）を生成するととも
に、生成した第３の位相比較信号e6（ｔ）と前記電圧制
御発振器（６）の出力信号e0（ｔ）とを乗算することに
よって第３の乗算出力信号e8（ｔ）を生成し、 前記第1,2の位相比較信号生成手段（11）（9,10）
は、縦続接続された前段の位相比較信号生成手段（9,1
0）（7,8）からの乗算出力信号e9（ｔ）,e8（ｔ）を分
周することによって夫々前記第1,2の位相比較信号e
2（ｔ）,e4（ｔ）を生成し、前記第２の位相比較信号生
成手段（9,10）は、さらに、夫々生成した前記第２の位
相比較信号e4（ｔ）と縦続接続された前段の位相比較信
号生成手段（7,8）からの乗算出力信号e8（ｔ）とを乗
算することによって夫々第２の乗算出力信号e9（ｔ），
を生成し、 前記第1,2,3の位相比較器（２）（３）（４）には夫
々対応する前記第1,2,3の位相比較信号e2（ｔ）,e
4（ｔ）,e6（ｔ）が供給されており、前記第１の位相比
較器（２）は、前記入力信号e1（ｔ）と前記第１の位相
比較信号e2（ｔ）との位相比較を行い、前記第2,3の位
相比較器（３）（４）は、縦続接続された前段の位相比
較器（２）（３）からの出力信号e3（ｔ）,e5（ｔ）と
夫々対応する前記第2,3の位相比較信号e4（ｔ）,e
6（ｔ）との位相比較を行うフェーズ・ロックド・ルー
プを提供するものである。
図に示すように、 入力信号e1（ｔ）と電圧制御発振器（６）の出力信号
e0（ｔ）と位相比較を行なう縦続接続された第1,2,3の
位相比較器（２）（３）（４）と、 前記出力信号e0（ｔ）から位相比較信号e2（ｔ）,e4
（ｔ）,e6（ｔ）を生成出力する縦続接続された第1,2,3
の位相比較信号生成手段（11）（9,10）（7,8）とを備
え、 前記第３の位相比較器（４）から出力される誤差信号
e7（ｔ）をループフィルタ（５）を介して前記電圧制御
発振器（６）に供給するフェーズ・ロックド・ループで
あって、 前記第３の位相比較信号生成手段（7,8）は、前記電
圧制御発振器（６）の出力信号e0（ｔ）を分周すること
によって第３の位相比較信号e6（ｔ）を生成するととも
に、生成した第３の位相比較信号e6（ｔ）と前記電圧制
御発振器（６）の出力信号e0（ｔ）とを乗算することに
よって第３の乗算出力信号e8（ｔ）を生成し、 前記第1,2の位相比較信号生成手段（11）（9,10）
は、縦続接続された前段の位相比較信号生成手段（9,1
0）（7,8）からの乗算出力信号e9（ｔ）,e8（ｔ）を分
周することによって夫々前記第1,2の位相比較信号e
2（ｔ）,e4（ｔ）を生成し、前記第２の位相比較信号生
成手段（9,10）は、さらに、夫々生成した前記第２の位
相比較信号e4（ｔ）と縦続接続された前段の位相比較信
号生成手段（7,8）からの乗算出力信号e8（ｔ）とを乗
算することによって夫々第２の乗算出力信号e9（ｔ），
を生成し、 前記第1,2,3の位相比較器（２）（３）（４）には夫
々対応する前記第1,2,3の位相比較信号e2（ｔ）,e
4（ｔ）,e6（ｔ）が供給されており、前記第１の位相比
較器（２）は、前記入力信号e1（ｔ）と前記第１の位相
比較信号e2（ｔ）との位相比較を行い、前記第2,3の位
相比較器（３）（４）は、縦続接続された前段の位相比
較器（２）（３）からの出力信号e3（ｔ）,e5（ｔ）と
夫々対応する前記第2,3の位相比較信号e4（ｔ）,e
6（ｔ）との位相比較を行うフェーズ・ロックド・ルー
プを提供するものである。
（実 施 例） 本発明になるPLLの一実施例について、以下に図面と
共に説明する。第１図は本発明になるPLLの基本構成を
示す図である。
共に説明する。第１図は本発明になるPLLの基本構成を
示す図である。
まず、最初に基本原理を説明する。説明を容易にする
ために位相比較器に供給される信号は全てアナログ信号
として位相及び周波数の変化に着目して説明する。
ために位相比較器に供給される信号は全てアナログ信号
として位相及び周波数の変化に着目して説明する。
また、本実施例においてＮ＝３として、第１〜第Ｎの
位相比較器を夫々アナログ乗算型位相比較器２、アナロ
グ乗算型位相比較器３、アナログ乗算型位相比較器４、
第１〜第Ｎの位相比較信号を夫々e2（ｔ）,e4（ｔ）,e6
（ｔ）、第１〜第Ｎの位相比較信号生成手段を夫々1/2
分周器7,9,11、アナログ乗算器8,10、第２〜第Ｎ−１の
乗算出力信号を夫々e8（ｔ）,e9（ｔ）とする。
位相比較器を夫々アナログ乗算型位相比較器２、アナロ
グ乗算型位相比較器３、アナログ乗算型位相比較器４、
第１〜第Ｎの位相比較信号を夫々e2（ｔ）,e4（ｔ）,e6
（ｔ）、第１〜第Ｎの位相比較信号生成手段を夫々1/2
分周器7,9,11、アナログ乗算器8,10、第２〜第Ｎ−１の
乗算出力信号を夫々e8（ｔ）,e9（ｔ）とする。
今、入力信号e1（ｔ）が入力端子１よりアナログ乗算
型位相比較器２に供給される。e1（ｔ）は、 e1（ｔ）＝Acos｛ωｔ＋θ１（ｔ）｝ （１） と示される。
型位相比較器２に供給される。e1（ｔ）は、 e1（ｔ）＝Acos｛ωｔ＋θ１（ｔ）｝ （１） と示される。
一方、VCO6より出力される出力信号e0（ｔ）を分周し
て必要とする移相処理を行なって、位相比較信号として
得られたe2（ｔ）は、アナログ信号で表現すると、次の
ようになる。
て必要とする移相処理を行なって、位相比較信号として
得られたe2（ｔ）は、アナログ信号で表現すると、次の
ようになる。
すなわち、e1（ｔ）に対してe2（ｔ）はπ/2移相され
たものとしている。従って、アナログ乗算型位相比較器
２の出力信号e3（ｔ）は、 となっている。この出力信号e3（ｔ）は位相比較器２に
縦続接続された次段のアナログ乗算型位相比較器３に供
給される。
たものとしている。従って、アナログ乗算型位相比較器
２の出力信号e3（ｔ）は、 となっている。この出力信号e3（ｔ）は位相比較器２に
縦続接続された次段のアナログ乗算型位相比較器３に供
給される。
一方、このe3（ｔ）と位相比較される信号e4（ｔ）
は、e3（ｔ）に対してπ/2移相されたものとしている。
すなわち、 e4（ｔ）＝Acos｛２ωｔ−π＋２θ２（ｔ）｝ （４） となり、このe4（ｔ）はe3（ｔ）と位相比較が行われ、
その出力信号e5（ｔ）は、 となっている。この出力信号e5（ｔ）は、位相比較器３
に縦続接続された次段のアナログ乗算型位相比較器４に
供給される。
は、e3（ｔ）に対してπ/2移相されたものとしている。
すなわち、 e4（ｔ）＝Acos｛２ωｔ−π＋２θ２（ｔ）｝ （４） となり、このe4（ｔ）はe3（ｔ）と位相比較が行われ、
その出力信号e5（ｔ）は、 となっている。この出力信号e5（ｔ）は、位相比較器３
に縦続接続された次段のアナログ乗算型位相比較器４に
供給される。
一方、このe5（ｔ）と位相比較される信号e6（ｔ）
は、e5（ｔ）に対してπ/2移相されたものとしている。
すなわち、 e6（ｔ）＝Acos｛４ωｔ−２π＋４θ２（ｔ）｝（６） となり、このe6（ｔ）はe5（ｔ）と位相比較が行われ、
その出力信号e7（ｔ）は、 e7（ｔ）＝［cos｛−６ωｔ−７π/2＋θ１（ｔ）−７θ２（ｔ）｝ ＋cos｛２ωｔ−π/2＋θ１（ｔ）＋θ２（ｔ）｝ ＋cos｛−２ωｔ＋３π/2＋θ１（ｔ）−３θ２（ｔ）｝ ＋cos｛６ωｔ−５π/2＋θ１（ｔ）＋５θ２（ｔ）｝ ＋cos｛−４ωｔ＋５π/2＋θ１（ｔ）−５θ２（ｔ）｝ ＋cos｛４ωｔ−３π/2＋θ１（ｔ）＋３θ２（ｔ）｝ ＋cos｛π/2＋θ１（ｔ）−θ２（ｔ）｝ ＋cos｛８ωｔ−７π/2＋θ１（ｔ）＋７θ２（ｔ）｝］ （７） となっている。この出力信号e7（ｔ）は、式から明らか
なように、入力信号周波数ωｔの２逓倍成分から８逓倍
成分まで含んでいる。これは、入力信号の位相偏移分θ
１（ｔ）やVCO出力信号の位相偏移分θ２（ｔ）が独立
に存在しているためで、今、θ１＝θ２とすると、
（７）式は８ωｔのみとなる。すなわち、入力信号周波
数が８逓倍されていることになる。
は、e5（ｔ）に対してπ/2移相されたものとしている。
すなわち、 e6（ｔ）＝Acos｛４ωｔ−２π＋４θ２（ｔ）｝（６） となり、このe6（ｔ）はe5（ｔ）と位相比較が行われ、
その出力信号e7（ｔ）は、 e7（ｔ）＝［cos｛−６ωｔ−７π/2＋θ１（ｔ）−７θ２（ｔ）｝ ＋cos｛２ωｔ−π/2＋θ１（ｔ）＋θ２（ｔ）｝ ＋cos｛−２ωｔ＋３π/2＋θ１（ｔ）−３θ２（ｔ）｝ ＋cos｛６ωｔ−５π/2＋θ１（ｔ）＋５θ２（ｔ）｝ ＋cos｛−４ωｔ＋５π/2＋θ１（ｔ）−５θ２（ｔ）｝ ＋cos｛４ωｔ−３π/2＋θ１（ｔ）＋３θ２（ｔ）｝ ＋cos｛π/2＋θ１（ｔ）−θ２（ｔ）｝ ＋cos｛８ωｔ−７π/2＋θ１（ｔ）＋７θ２（ｔ）｝］ （７） となっている。この出力信号e7（ｔ）は、式から明らか
なように、入力信号周波数ωｔの２逓倍成分から８逓倍
成分まで含んでいる。これは、入力信号の位相偏移分θ
１（ｔ）やVCO出力信号の位相偏移分θ２（ｔ）が独立
に存在しているためで、今、θ１＝θ２とすると、
（７）式は８ωｔのみとなる。すなわち、入力信号周波
数が８逓倍されていることになる。
アナログ乗算型位相比較器４の出力信号e7（ｔ）は、
次段のループフィルタ５を介して入力信号及びVCO出力
信号等の交流成分が除去されて誤差電圧（信号）Er
（ｔ）に変換され、これがVCO6に供給される。誤差電圧
（信号）Er（ｔ）は、 となっているが、位相偏移分の差θ１（ｔ）−θ
２（ｔ）は値としてそんなに大きな値ではないので、従
って、Er（ｔ）は、 となる。
次段のループフィルタ５を介して入力信号及びVCO出力
信号等の交流成分が除去されて誤差電圧（信号）Er
（ｔ）に変換され、これがVCO6に供給される。誤差電圧
（信号）Er（ｔ）は、 となっているが、位相偏移分の差θ１（ｔ）−θ
２（ｔ）は値としてそんなに大きな値ではないので、従
って、Er（ｔ）は、 となる。
以上のように、本発明の動作において説明の便宜上、
アナログ信号でもって、複数のアナログ乗算型位相比較
器の動作を説明したが、実際には方形波信号の伝送によ
り行っている。
アナログ信号でもって、複数のアナログ乗算型位相比較
器の動作を説明したが、実際には方形波信号の伝送によ
り行っている。
次に、複数のアナログ乗算型位相比較器2,3,4にそれ
ぞれ供給される位相比較信号生成過程について第１図と
第３図により説明する。
ぞれ供給される位相比較信号生成過程について第１図と
第３図により説明する。
第３図は第１図に示したPLL回路の動作を説明する図
で、入力信号の８逓倍を行うPLLの信号波形図である。
最初に、同図の実線をもちいて、VCO6の出力から生成さ
れる位相比較信号について説明する。
で、入力信号の８逓倍を行うPLLの信号波形図である。
最初に、同図の実線をもちいて、VCO6の出力から生成さ
れる位相比較信号について説明する。
VCO6の出力信号e0（ｔ）（同図（Ａ））は、1/2分周
器７で分周され、第３の位相比較信号e6（ｔ）（同図
（Ｂ））となり、この第３の位相比較信号e6（ｔ）は乗
算器８に供給されて、出力信号e0（ｔ）と乗算される。
第３の位相比較信号e6（ｔ）と出力信号e0（ｔ）の乗算
結果は、同図（Ｃ）のように、第３の位相比較信号e
6（ｔ）の位相をπ/2だけシフトした波形となり、これ
が第３の乗算出力信号e8（ｔ）となる。
器７で分周され、第３の位相比較信号e6（ｔ）（同図
（Ｂ））となり、この第３の位相比較信号e6（ｔ）は乗
算器８に供給されて、出力信号e0（ｔ）と乗算される。
第３の位相比較信号e6（ｔ）と出力信号e0（ｔ）の乗算
結果は、同図（Ｃ）のように、第３の位相比較信号e
6（ｔ）の位相をπ/2だけシフトした波形となり、これ
が第３の乗算出力信号e8（ｔ）となる。
また、次段における、第３の乗算出力信号e8（ｔ），
第２の位相比較信号e4（ｔ）（同図（Ｄ）），第２の乗
算出力信号e9（ｔ）（同図（Ｅ））の関係は、上記の出
力信号e0（ｔ），第３の位相比較信号e6（ｔ），第３の
乗算出力信号e8（ｔ）の関係と同様であり、結局、入力
信号e1（ｔ）と位相比較される第１の位相比較信号e
2（ｔ）は、同図（Ｆ）のようになる。
第２の位相比較信号e4（ｔ）（同図（Ｄ）），第２の乗
算出力信号e9（ｔ）（同図（Ｅ））の関係は、上記の出
力信号e0（ｔ），第３の位相比較信号e6（ｔ），第３の
乗算出力信号e8（ｔ）の関係と同様であり、結局、入力
信号e1（ｔ）と位相比較される第１の位相比較信号e
2（ｔ）は、同図（Ｆ）のようになる。
ここで、入力信号e1（ｔ）と第１の位相比較信号e
2（ｔ）の位相差が、例えばπ/2でロックしていると仮
定して（同図（Ｆ）及び（Ｇ））、ここからVCO6の出力
までのPLL制御を説明する。
2（ｔ）の位相差が、例えばπ/2でロックしていると仮
定して（同図（Ｆ）及び（Ｇ））、ここからVCO6の出力
までのPLL制御を説明する。
位相比較器２による入力信号e1（ｔ）と第１の位相比
較信号e2（ｔ）の乗算結果は、同図（Ｈ）のように、比
較出力信号e3（ｔ）となる。この比較出力信号e3（ｔ）
は、入力信号e1（ｔ）及び第１の位相比較信号e2（ｔ）
の２倍の周波数となる。この比較出力信号e3（ｔ）と第
２の位相比較信号e4（ｔ）の関係をみると、エッジがπ
/2だけシフトした関係になっている。これは、前記の通
り、第１の位相比較信号e2（ｔ）の元になった第２の乗
算出力信号e9（ｔ）が第２の位相比較信号e4（ｔ）とπ
/2シフトした関係にあることによる。
較信号e2（ｔ）の乗算結果は、同図（Ｈ）のように、比
較出力信号e3（ｔ）となる。この比較出力信号e3（ｔ）
は、入力信号e1（ｔ）及び第１の位相比較信号e2（ｔ）
の２倍の周波数となる。この比較出力信号e3（ｔ）と第
２の位相比較信号e4（ｔ）の関係をみると、エッジがπ
/2だけシフトした関係になっている。これは、前記の通
り、第１の位相比較信号e2（ｔ）の元になった第２の乗
算出力信号e9（ｔ）が第２の位相比較信号e4（ｔ）とπ
/2シフトした関係にあることによる。
そこで、比較出力信号e3（ｔ）と第２の位相比較信号
e4（ｔ）の乗算結果は、、同図（Ｉ）のように、比較出
力信号e5（ｔ）となる。この比較出力信号e5（ｔ）は、
比較出力信号e3（ｔ）の２倍の周波数となる。同様に、
第３の位相比較器４の比較出力信号である誤差信号e
7（ｔ）についても、比較出力信号e5（ｔ）の２倍の周
波数となる。結局、誤差信号e7（ｔ）は第１の位相比較
信号e2（ｔ）の８倍、即ち、VCO6の出力と同じ周波数の
信号となる。
e4（ｔ）の乗算結果は、、同図（Ｉ）のように、比較出
力信号e5（ｔ）となる。この比較出力信号e5（ｔ）は、
比較出力信号e3（ｔ）の２倍の周波数となる。同様に、
第３の位相比較器４の比較出力信号である誤差信号e
7（ｔ）についても、比較出力信号e5（ｔ）の２倍の周
波数となる。結局、誤差信号e7（ｔ）は第１の位相比較
信号e2（ｔ）の８倍、即ち、VCO6の出力と同じ周波数の
信号となる。
このように、誤差信号e7（ｔ）の周波数が高くなるの
で、ループフィルタ５はこれを十分に除去出来れば良
く、従来に比べてカットオフ周波数を大幅に高くでき
る。従って、VCO6の細かいジッタをも抑圧出来る高性能
なPLLとなる。また、誤差信号e7（ｔ）の周波数が高く
なっても、PLLの利得は一般的なPLL（第２図）と同じで
ある。この点を以下、詳述する。
で、ループフィルタ５はこれを十分に除去出来れば良
く、従来に比べてカットオフ周波数を大幅に高くでき
る。従って、VCO6の細かいジッタをも抑圧出来る高性能
なPLLとなる。また、誤差信号e7（ｔ）の周波数が高く
なっても、PLLの利得は一般的なPLL（第２図）と同じで
ある。この点を以下、詳述する。
第１図に示すPLLにおいて、VCO6のジッタ等により、V
CO6の出力信号の位相が遅れる方向にΔ（第３図（Ａ）
中、Ｚで示す）だけシフトしたとする。この時、第３図
の（Ａ）から（Ｆ）に破線で示すように、PLLフィート
バック系の各波形のエッジはこの遅れΔの分だけシフト
する。
CO6の出力信号の位相が遅れる方向にΔ（第３図（Ａ）
中、Ｚで示す）だけシフトしたとする。この時、第３図
の（Ａ）から（Ｆ）に破線で示すように、PLLフィート
バック系の各波形のエッジはこの遅れΔの分だけシフト
する。
入力信号e1（ｔ）に対して、位相比較信号e2（ｔ）の
位相が前記よりも遅れ、比較出力信号e3（ｔ）は同図
（Ｈ）に破線で示したようになる。比較出力信号e
5（ｔ），誤差信号e7（ｔ）も同様に、入力信号e
1（ｔ）のエッジに起因するエッジを除いてΔだけシフ
トする。そこで、ループフィルタ５により平滑化した後
の直流レベルは、誤差信号e7（ｔ）のうちの入力信号e1
（ｔ）に起因するエッジだけがシフトしていない分だ
け、低い値になる。これは、入力信号e1（ｔ）の１周期
当たり２Δ分（第３図（Ｊ）中、X,Yで示す）に相当す
る。
位相が前記よりも遅れ、比較出力信号e3（ｔ）は同図
（Ｈ）に破線で示したようになる。比較出力信号e
5（ｔ），誤差信号e7（ｔ）も同様に、入力信号e
1（ｔ）のエッジに起因するエッジを除いてΔだけシフ
トする。そこで、ループフィルタ５により平滑化した後
の直流レベルは、誤差信号e7（ｔ）のうちの入力信号e1
（ｔ）に起因するエッジだけがシフトしていない分だ
け、低い値になる。これは、入力信号e1（ｔ）の１周期
当たり２Δ分（第３図（Ｊ）中、X,Yで示す）に相当す
る。
VCO6の制御電圧が下がるとVCO6の発振周波数が高まる
ように設計されていれば、これにより、VCO6の周波数は
上がるように制御され、ループは上記の位相遅れを元に
戻すように動作する。VCO6出力の位相が早まるようにシ
フトした時はこれの逆の動作となり、やはり元に戻すよ
うに動作する。
ように設計されていれば、これにより、VCO6の周波数は
上がるように制御され、ループは上記の位相遅れを元に
戻すように動作する。VCO6出力の位相が早まるようにシ
フトした時はこれの逆の動作となり、やはり元に戻すよ
うに動作する。
ここで、第２図の従来のPLL回路でVCO24出力信号の位
相が、第４図（Ｆ）の破線のように、Δ（第４図（Ｆ）
中、ｚで示す）だけシフトしたとする。この時、分周器
25の出力もΔだけシフトし、第４図（Ｃ）の位相比較器
22の出力波形において入力端子21の入力信号の１周期当
たり２Δ分（第４図（Ｃ）中、x,yで示す）に相当する
レベルの変化がループフィルタ23出力に現れる。
相が、第４図（Ｆ）の破線のように、Δ（第４図（Ｆ）
中、ｚで示す）だけシフトしたとする。この時、分周器
25の出力もΔだけシフトし、第４図（Ｃ）の位相比較器
22の出力波形において入力端子21の入力信号の１周期当
たり２Δ分（第４図（Ｃ）中、x,yで示す）に相当する
レベルの変化がループフィルタ23出力に現れる。
このように、第１図に示したPLL構成により誤差信号e
7（ｔ）の周波数を高くしても、PLLの利得は一般的なPL
L（第２図）と同じである。
7（ｔ）の周波数を高くしても、PLLの利得は一般的なPL
L（第２図）と同じである。
以上において、本発明のフェーズ・ロックド・ループ
の要部について整理してみる。
の要部について整理してみる。
位相比較器の数をＮ個（Ｎは２以上の整数）とする
と、逓倍周波数は2Nとなる。
と、逓倍周波数は2Nとなる。
θ１＝θ２とすると、誤差信号周波数は2Nのみとな
る。
る。
逓倍数の数に関係がなく、誤差電圧（信号）Er
（ｔ）は（９）式や第３図（Ｊ）及び第４図（Ｃ）から
明らかなように、位相比較器１個分の利得となる。これ
は従来のPLLと変らない。
（ｔ）は（９）式や第３図（Ｊ）及び第４図（Ｃ）から
明らかなように、位相比較器１個分の利得となる。これ
は従来のPLLと変らない。
VCO周波数は誤差信号周波数と同一となる（但し、
基本波についてである）。
基本波についてである）。
入力信号周波数に対してVCO出力周波数はＮ逓倍さ
れたものとなる（但し、基本波についてである）。
れたものとなる（但し、基本波についてである）。
なお、本発明は、その一実施例として、上記したよう
に誤差信号８逓倍方式を示したが、位相比較器を追加縦
続接続して使用すれば、16逓倍、32逓倍、64逓倍…も容
易に行える。また、本発明の特長をより生かす使い方
は、高逓倍PLLに応用すればよく従来方式との大きな差
が得られる。
に誤差信号８逓倍方式を示したが、位相比較器を追加縦
続接続して使用すれば、16逓倍、32逓倍、64逓倍…も容
易に行える。また、本発明の特長をより生かす使い方
は、高逓倍PLLに応用すればよく従来方式との大きな差
が得られる。
更に、本発明では位相比較器にアナログ乗算器を使用
したが、入力信号やVCO出力信号がディジタル信号であ
るとすれば、アナログ乗算器をEX−ORゲートに代えて使
用できることも言うまでもない。
したが、入力信号やVCO出力信号がディジタル信号であ
るとすれば、アナログ乗算器をEX−ORゲートに代えて使
用できることも言うまでもない。
（発明の効果） 以上の如く、本発明のフェーズ・ロックド・ループ
は、PLLの基本的性質を損なわずに、位相比較された誤
差信号の交流成分を周波数的に逓倍することにより、誤
差信号の交流成分の電圧レベルが小さくなり、従って、
誤差信号電圧レベルを基準にすると、ループフィルタの
時定数が小さくでき、これによりループ帯域が広くなっ
てジッタの低減が可能となる。特に、位相比較器とVCO
の間に分周器を使用して構成される従来の周波数逓倍PL
Lにおいて問題になりやすいVCOジッタ問題、また、誤差
信号の交流成分によりVCO出力が再度変調される問題が
あり、これらの問題は、誤差信号周波数がＮ個の位相比
較器において2N逓倍されるので、誤差信号の交流成分が
下ること、または交流成分を基準にとるとループフィル
タのカットオフ周波数を逓倍数分高めることができるの
で、これによりループ帯域が広がり、その分VCOジッタ
の抑圧が可能となる。
は、PLLの基本的性質を損なわずに、位相比較された誤
差信号の交流成分を周波数的に逓倍することにより、誤
差信号の交流成分の電圧レベルが小さくなり、従って、
誤差信号電圧レベルを基準にすると、ループフィルタの
時定数が小さくでき、これによりループ帯域が広くなっ
てジッタの低減が可能となる。特に、位相比較器とVCO
の間に分周器を使用して構成される従来の周波数逓倍PL
Lにおいて問題になりやすいVCOジッタ問題、また、誤差
信号の交流成分によりVCO出力が再度変調される問題が
あり、これらの問題は、誤差信号周波数がＮ個の位相比
較器において2N逓倍されるので、誤差信号の交流成分が
下ること、または交流成分を基準にとるとループフィル
タのカットオフ周波数を逓倍数分高めることができるの
で、これによりループ帯域が広がり、その分VCOジッタ
の抑圧が可能となる。
第１図は本発明になるフェーズ・ロックド・ループの一
実施例の基本構成を示す図、第２図は一般的なPLLの基
本構成図、第３図は第１図に示した本発明になるPLLの
動作を説明する波形図、第４図は第２図に示した一般的
なPLLの動作を説明する波形図である。 1,21……入力端子、 2,3,4,22……位相比較器、 5,23……ループフィルタ（LF）、 6,24……電圧制御発振器（VCO）、 7,9,11……1/2分周器、 8,10……アナログ乗算器、12,26……出力端子、 25……1/N分周器。
実施例の基本構成を示す図、第２図は一般的なPLLの基
本構成図、第３図は第１図に示した本発明になるPLLの
動作を説明する波形図、第４図は第２図に示した一般的
なPLLの動作を説明する波形図である。 1,21……入力端子、 2,3,4,22……位相比較器、 5,23……ループフィルタ（LF）、 6,24……電圧制御発振器（VCO）、 7,9,11……1/2分周器、 8,10……アナログ乗算器、12,26……出力端子、 25……1/N分周器。
Claims (1)
- 【請求項１】入力信号と電圧制御発振器の出力信号との
位相比較を行なう縦続接続された第１〜Ｎ（Ｎは２以上
の整数）の位相比較器と、 前記出力信号から位相比較信号を生成出力する縦続接続
された第１〜Ｎの位相比較信号生成手段とを備え、 前記第Ｎの位相比較器から出力される誤差信号をループ
フィルタを介して前記電圧制御発振器に供給するフェー
ズ・ロックド・ループであって、 前記第Ｎの位相比較信号生成手段は、前記電圧制御発振
器の出力信号を分周することによって第Ｎの位相比較信
号を生成するとともに、生成した第Ｎの位相比較信号と
前記電圧制御発振器の出力信号とを乗算することによっ
て第Ｎの乗算出力信号を生成し、 前記第１〜（Ｎ−１）の位相比較信号生成手段は、縦続
接続された前段の位相比較信号生成手段からの乗算出力
信号を分周することによって夫々前記第１〜（Ｎ−１）
の位相比較信号を生成し、前記第２〜（Ｎ−１）の位相
比較信号生成手段は、さらに、夫々生成した前記第２〜
（Ｎ−１）の位相比較信号と縦続接続された前段の位相
比較信号生成手段からの乗算出力信号とを乗算すること
によって夫々第２〜（Ｎ−１）の乗算出力信号を生成
し、 前記第１〜Ｎの位相比較器には夫々対応する前記第１〜
Ｎの位相比較信号が供給されており、前記第１の位相比
較器は、前記入力信号と前記第１の位相比較信号との位
相比較を行い、前記第２〜Ｎの位相比較器は、縦続接続
された前段の位相比較器からの出力信号と夫々対応する
前記第２〜Ｎの位相比較信号との位相比較を行うことを
特徴とするフェーズ・ロックド・ループ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291518A JP2619663B2 (ja) | 1987-11-18 | 1987-11-18 | フェーズ・ロックド・ループ |
| US07/266,115 US4888564A (en) | 1987-11-06 | 1988-11-02 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291518A JP2619663B2 (ja) | 1987-11-18 | 1987-11-18 | フェーズ・ロックド・ループ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133421A JPH01133421A (ja) | 1989-05-25 |
| JP2619663B2 true JP2619663B2 (ja) | 1997-06-11 |
Family
ID=17769931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291518A Expired - Lifetime JP2619663B2 (ja) | 1987-11-06 | 1987-11-18 | フェーズ・ロックド・ループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619663B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216387A (en) * | 1991-09-10 | 1993-06-01 | John Fluke Mfg. Co., Inc. | Noise reduction method and apparatus for phase-locked loops |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136718A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | Ｐｌｌ回路 |
-
1987
- 1987-11-18 JP JP62291518A patent/JP2619663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133421A (ja) | 1989-05-25 |
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