KR100219871B1

KR100219871B1 - 고주파위상동기루프용주파수제어발진기

Info

Publication number: KR100219871B1
Application number: KR1019920008489A
Authority: KR
Inventors: 히웡; 춘킷친
Original assignee: 클라크 3세 존 엠.; 내셔널 세미콘덕터 코포레이션
Priority date: 1991-05-21
Filing date: 1992-05-20
Publication date: 1999-09-01
Also published as: US5132633A; DE69209143T2; EP0515074B1; EP0515074A2; JPH05227020A; EP0515074A3; KR920022684A; DE69209143D1

Abstract

위상 동기 루프는 광섬유를 통해 전송되는 디지탈 데이타 신호와 같은 입력 신호의주파수와 정합하느 주기 클록 신호를 발생시킨다. 링 발진기나 다른 클록 발생기는 기준 주파수(fo)를 갖되, N이 적어도 3 값을 갖는 홀수인 양(+)의 정수인 2N 위상 기준 클록 신호를 발생시킨다. 2N 기준 클록 페이서 신호는 고르게 분포된 위상을 갖는다. 파형 발생기는 입력 신호의 주파수와 기준 주파수(fo) 사이의 차에 해당하는 주파수(｜f_M｜)를 갖는 2N 위상 제어신호를 발생시킨다. f_M의 값은, 입력 신호의 주파수가 f₀보다 높을 경우 0보다 크며 입력 신호의 주파수가 f₀보다 낮을 경우 0보다 작다. 주파수 제어 발진기 제어 발진기(FCO)는 F₀+f_M과 동일한 출력 주파수를 갖는 출력 클록 신호를 발생시킨다. 주파수 제어 발진기는 각각의 기준 페이서 신호를 2N 제어 페이서 신호중 해당 2N 제어 페이서 신호로 변조시킨 다음에, 출력 클록 신호를 발생시키도록 결과적으로 발생된 변조 기준 페이서 신호를 결합시킨다. 위상 검출기 수단은 출력 주파수를 입력 신호의 주파수와 계속 비교하고, 2N 제어 페이서 신호의 주파수(f_M)를 조절함으로 해서, 출력 주파수는 입력 주파수와 거의 정합한다. 전형적으로는, 기준 주파수는 단지 1/1000배 정도로 입력 주파수와 차이가 난다.

Description

고주파 위상 동기 루프용 주파수 제어 발진기

본 발명은 총괄적으로는 위상 동기루프 회로에 관한 것이며, 보다 구체적으로는 클록 및 데이타 회복회로에서 사용되는 것과 같은 위상 동기루프 회로에 관한 것이다. 특히, 본 발명은 50 메가 헤르쯔(MHz)이상이 주파수로 클록 신호를 발생시키기에 적합하다.

(발명의 배경)

이하의 전문용어는 클록 신호, 즉 클록 신호 주파수 및 그러한 클록 신호의 클록주기를 구별하는데 사용된다. Fx와 같은 클록 신호는 대문자(F)로 시작하는 신호명으로 나타낸다. 클록(Fx)의 주파수는 fx로 나타내며 클록(Fx)의 클록 주기는 1/fx와 동일한 Tx로 나타낸다.

제1도는 전형적인 주파수 합성기(20)에 대한 블록 다이어그램을 도시한 것이다. 상기 합성기(20)는 위상 검출기(22), 루프 필터(24), 전압 제어 발진기(VCO : 26) 및 2개의 주파수 분주기(28,30)로 이루어져 있다. 구성부품(22 내지 28)은 위상 동기루프(PLL :32)를 형성한다. 상기 합성기가동기 상태에 있는 경우, 특정 출력 주파수는

f_{OUT =}N^*f_REF=N^*f_EXT/M (식 (1))

이다. 식중, M 및 N은 주파수 분주기(30,28) 각각의 젯수(divisor)이다. M 및 N은 정수인것이 전형적이다. 기준 주파수(f_REF)는 외부기준 주파수(f_EXT)를 M으로 나눔으로써 생성된다. 이때, 특정 출력 주파수(f_OUT)는 위상 동기루프(PLL:32)에 의해 클록(F_RET)로 부터 합성된다. 특정 출력 주파수는 N 값을 디지탈 방식으로 변화(즉, 프로그래밍) 시키므로써 조정될 수 있다. 그러므로, f_OUT가 변화될 수 있는 최소 증분값, 즉 주파수 합성기(20)의 분석값은 단순히 기준 주파수(f_RET)이다.

위상 동기루프의 목적은 외부 클록(F_EXT)의 주파수와 정합하는 클록 신호를 발생시키는 용도에 있어서, 2개의 주파수 분주기(28,30)는 제거될 수 있다. 그러한 회로에 대한 전형적인 용도는 수신된 신호와 결합된 클록을 재생시키는 것인데, 이 경우에는 상기 수신된 신호의 주파수는 알고 있는 주파수 범위내에서 변화할 수 있다.

아날로그 방식의 위상 동기 루프에서 사용되는 종래의 전압 제어발진기(VCO)는 대개 아날로그 전압을 캐패시턴스로 변환시킬 필요성이 있으며, 이때 캐패시턴스는 발진기의 출력 주파수를 제어하는데 사용된다. 이러한 해결 방법은, 주파수 제어 요소 단일단자 전압원이며 주파수 변환 이득에 대한 전압이 보통 높은 값이며 비직선형태이기 때문에 dc 오프셋과 공급전압 변화와 같은 다른 공통 모드 방해뿐만 아니라 입력 잡음에 영향을 받는다. 보다 간략하게 표현하면, 종래의 vco는, 초고주파(예컨대, 50 또는 100MHz이상)용 위상 동기루프에 사용되는 경우에 상당한 문제점을 갖는다.

어떤 PLL은 VCO 대신에 종래의 디지탈 제어 발진기(digital controlled oscillator : DCO)를 사용한다. 그러나, DCO는 허용 위상 해상도를 이루도록 PLL의 동작 주파수보다 수배나 높은 국부 클록 주파수를 필요로 한다. 따라서, PLL을 이루며 동작 주파수가 100MHz인 DCO는 1 GHz보다 높은 주파수를 갖는 국부 클록을 필요로 할 수 있는데, 이는 종래의 집적회로를 사용하는 경우에 이루어질 수 없다.

본 발명은, 음양(陰陽) 부호를 갖는 위상-주파수 변환기(또한 파형 합성기로도 지칭됨)와 함께 PLL을 이루는 종래의 VCO를 대신한다. 본 발명의 FCO는 입력 신호의 주파수와 정합하는 출력 신호를 발생시키는데 사용될 수 있는 메카니즘을 제공함과 아울러, 상기 PLL의 동작 주파수와 거의 동일한 국부 클록을 사용한다. 특히, 본 발명은 50 MHz 이상의 높은 PLL 동작 주파수에 적합하다.

(발명의 요약)

요약하면, 본 발명은 고주파 위상 동기루프에 사용하기에 적합한 주파수 제어 발진기(FCO)이다. FCO는, 위상 동기루프에 사용되는 경우, 광섬유를 통해 전송되는 디지탈 데이타 신호와 같은 입력 신호의 주파수와 정합하는 주기클록 신호를 발생시킨다. FCO의 목적은 f₀±f_M과 동일한 주파수(f_OUT)를 갖는 출력신호(F_OUT)를 발생시키는 것인데, 이러한 경우에 f_M은 국부 클록신호(F₀)와 PLL 입력 신호(F_IN)사이에 존재하는 주파수 오차를 나타낸다. FCO의 국부 클록은 고주파용 N단 링 발진기로부터 유도되며, 상기 N단 링 발진기는 주파수(f₀)를 갖는 N개의 동일 위상 이격클록 신호를 발생시키는데, 이 경우에는 N가 3과 같거나 큰 홀수인 정수이다.

보다 낮은 주파수 파형 합성기는 국부 클록신호(F₀) 및 입력신호(F_IN) 사이에 존재하는 위상 오차에 의해 결정되는 주파수(f_M)를 갖는 N개의 동일 위상으로 이격된 저주파 제어 신호세트를 발생시킨다. N개의 제어신호(F_M)는 위상오차의 음양 부호에 의해 결정되는 앞섬/뒤짐 위상 관계를 갖는다. 각각의 저주파 제어 신호는 고주파 신호중 한 고주파 신호를 변조시키는데 사용되며, 결과적으로 발생되는 신호는 상기 제어 신호의 앞섬/뒤짐 위상 관계에 따라 f₀+ f_M이나 f₀- f_M과 동일한 주파수(f_OUT)를 갖는 출력신호(F_OUT)를 발생시키도록 합산된다.

위상 검출기 수단은 FCO 출력 신호의 주파수를 입력 신호의주파수와 계속 비교하고, 출력 주파수가 입력 주파수와 거의 정합하도록 제어 페이서(phasor) 신호의 주파수(f_M)를 조절한다.

본 발명의 또다른 목적 및 특징은 첨부된 도면과 연관지어 볼때 이하의 바람직한 실시예에 대한 상세한 설명 및 첨부된 특허청구의 범위로 부터 보다 자명해 질것이다.

(본 발명의 바람직한 실시예에 대한 상세한 설명)

제2도를 참조하면 제2도에는 고주파 위상 동기루프(PLL : 100)가 도시되어 있다. 적어도 바람직한 실시예에서는 PLL(100)의 기능은 광섬유를 거쳐 전송된 디지탈 데이타 신호와 같은 입력신호(F_IN)의 주파수와 정합하는 주기클록 신호(F_OUT)를 발생시키는 것이다. 그러한 클록신호를 발생시키는 것은 착신 디지탈 데이타 신호를 정확하게 데코딩 하는데 필수적이다.

PLL의 주요 구성부품은 다음과 같다. N단 링 발진기(102)(이 경우에 N은 3과 같거나 큰 홀수인 정수임)는 주파수(f₀)를 갖는 N개의 동일 위상으로 이격된 고주파(예컨대, 50MHz 이상) 국부 클록신호(여기에서는 페이서(phasor)라고 지칭됨)(C1-CN)를 발생시킨다. 디지탈 파형 합성기(104)는 주파수(f_M)를 갖는 N개의 동일 간격 동일위상으로 이격된 저주파 제어 신호를 발생시킨다. N개의 제어신호는 앞서거나 뒤진 위상 관계를 갖는데, 이는 국부 클록신호와 입력 신호사이에 존재하는 위상 오차의음양 부호에 의해 결정된다. 바람직한 실시예에서는, 상기 파형 합성기9104)는 음양 부호를 갖는 위상-주파수 변환기이며, 이러한 위상-주파수 변환기는 계단모양의삼각파형(제5도의 타이밍 다이어그램 참조)을 발생시킨다. PLL의 위상 검출기(112)로 부터 발생된 위상 오차 신호는 파형 합성기(104)에 의해 출력된 제어 신호의 주파수를 증가시키거나 감소시키는데 사용된다. 바람직한 실시예에서 사용되는 파형 합성기9104)의 설명은 1991년 4월 5일자 출원된 미합중국 특허출원 제 07/xxx,xxx 호에서 찾아 볼수 있는데, 이는 참고사항으로 본 명세서에 기재되어 있다.

주파수 제어 발진기(FCO :110)는 f₀+ f_M과 동일한 주파수(f_OUT)를 갖는 출력 신호9F_OUT)를 발생시키는데, 이 경우에는 f_M이 국부클록 신호(F₀)와 입력신호(F_IN) 사이에 존재하는 주파수 오차에 해당한다. 마지막으로, 위상 오차 검출기(112)는 출력신호(F_OUT)의 위상을 입력신호(F_IN)의 위상과 계속 비교하여, N개의 제어 페이서 신호의주파수(｜F_M｜)와 아울러 그러한 제어 페이서 신호사이에 존재하는 앞섬/뒤짐 위상관계를 조절하도록 파형 합성기(104)에 의해 사용되는 위상 에러 신호(θ)를 발생시키므로 해서, FCO의 출력 주파수(F_OUT)가 입력 주파수(F_IN)의 미리 결정된 정수배와 거의 정합한다.

주파수 합성기(100)의 바람직한 실시예가 초당 125메가 비트의 섬유 분포 데이타 인터페이스(fiber distribution data interface:FDDI) 시스템에 사용되기 위한 것이기 때문에, 링 발진기에 의해 발생된 국부 클록신호의 기준 주파수는 125MHz 일 수 있으나, 데이타 검출에 대한 대칭을 이루기 위해 반분(divide-by-two) 회로와 250MHz 클록을 사용하는 것이 바람직하다. FCO 회로(110)의 바람직한 실시예에 대한 이하의설명에서는 타겟(targer) 출력 주파수가 입력 주파수의 2배이며, 단순화하기위하여 주파수(f_IN)는 125 MHz 대신에 250 MHz와 동일한 것으로 취급된다.

클록/데이타 회복용도에서는 전형적으로, 기준국부 클록 주파수(f₀)는 겨우 1/1000인자 만큼 입력주파수와 상이하다. 다른 용도에서는, 동기 범위는 1/10 정도의크기일 수 있다. 어느 한 문맥으로 볼때, f_M의 최대값은, 제어 신호(P1-PN)를 발생시키기 위해 비용이 적게드는 디지탈 파형 합성기의 사용을 허용할 정도로 대개는 낮은 값이다. FDDI 용도에 대한 바람직한 실시에에서는, 그 동기범위가 매우 좁기때문에, f_M의 최대값이 162.76MHz인 파형 합성기(104)의 사용을 허용하므로, 250 MHz ±651ppm(parts per million)의 대칭적 동기 범위를 제공한다.

바람직한 실시예에서는, N이 3과 동일하므로해서, 링 발진기(102)에 의해 발생된 3개의 고주파 페이서(C1, C2, C3) 및 프리 러닝(free running)링 발진기가 일반적으로 홀수단을 가져야 하는 기술에서의 파형에 의해 발생되는 3개의 저주파 제어 페이서(P1, P2, P3)가 존재한다. 전형적으로는, 상기 링 발진기의 각 단은 인버터이다. 더우기, 상기 링 발진기는 고주파 기준 클록 신호를 발생시키기 위한 비싸지 않은 메카니즘이다. 링 발진기 회로의온도 감도를 보상하기 위하여, 여러 형태로 알려져 있는 기술중 어느 한 기술, 즉 링 발진기의 클록속도를 수정 발진기의 클록속도와 비교한 다음에, 상기 수정 발진기의 클록속도에 해당하는 클록속도로 동기하도록 링 발진기에 대한 전압 공급 레벨을 변화시키는 것과 같은 기술이 사용될 수 있다.

제3도를 참조하면, 제3도에는 단일 단자동작을 사용하는 경우 주파수 제어 발진기911)의 개념적 블록 다이어그램이도시되어 있다. 링 발진기(102)로부터 발생된 3개의 페이서(C1-C3) 각각은 FCO(110)에 내재하는 반전 및 비반전 드라이버(120-124)에 의해 완충(buffer)되어 6개의 동일 위상으로 이격된 페이서(C1_P, C1_N, C2_P, C2_N, C3_P, C3_N)를 발생시킨다. 마찬가지로, 파협합성기(104)로부터 발생된 3개의 저주파 페이서(P1-P3) 각각은 아날로그 방식의 반전 및 비반전 증폭기(130-134)에 의해 완충되어 6개의 동일위상으로 이격된 페이서(P1_P, P1_N, P2_P, P2_N, P3_P, P3_N)를 발생시킨다.

6개의 고주파 페이서는 변조기(M1-M6)를 사용하여 저주파 페이서중 해당하는 저주파 페이서만큼 진폭 변조된다. 결과적으로 생성된 변조 신호는 그후에 합산 회로(140)에 의해 결합되어 f₀+ f_M이나 f₀- f_M과 동일한 주파수(f_OUT)를 갖는 출력신호(F_OUT)를 발생시킨다.

제어신호(P1-P3)에서의주파수나 위상이동의 변화는 F_OUT에서의 동일한 변화를 야기시킴으로써, FCO는 종래의 VCO와 교체될 수 있다. 상기 합산회로9140)는 합산된 클록신호 성분을 제거하고 또한 제어 파헝(P1-P3)의 계단모양의 삼각파형에 의해 야기되는 어느 스위칭 돌발사고르르 제거하도록 주파수(f₀)에서 중심을 이루는 대역 필터(제6도에 도시된 요소(222)와 같이 도시된)를 포함한다.

제4A도는 고주파 페이서(C1_P, C1_N, C2_P, C2_N, C3_P, C3_N)가 동일 위상으로 이격된 페이서이며 각각의 페이서가 이웃하는 페이서로부터 60도의 각도로 이격되어 있는 것을 도시한 것이다. 마찬가지로, 제어페이서(P1_P, P1_N, P2_P, P2_N, P3_P, P3_N)도 또한 동일 위상으로 이격되어 있다.

제5도의 타이밍 다이어그램은, 입력신호의주파수(f_IN)가 기준주파수(f₀)보다 크고, 같거나, 작은지의 여부에 의존하는 파형 합성기(104)에 의해 발생되는 위상 제어신호(P1_P, P2_P, P3_P)의 위상 관계를 도시한 것이다. f_IN이 f₀보다 작은 경우, 상기 타이밍 다이어그램의 우측에 도시된 바와같이 P1_P는 P2_P보다 앞서 있으며, P2_P는 P3_P보다 위져 있으므로 해서 f_OUT가 f₀+ f_M과 동일하게 된다. f_IN이 f₀와 동일한 경우, 상기 타이밍 다이어그램의 중앙에 도시된 바와같이 f_M은 0과 동일하며 제어 페이서는 시간변화가 없으므로 해서, f_OUT= f₀가 된다.

제6도 및 제7도를 참조하면, 바람직한 실시예의 FCO911)를 이루는 회로는 ECL 회로부품을 사용한다. 단순화하기 위하여,이들 도면에서는 ECL 게이트의 출력용 레지스터가 생략되어 있다.

각각의 버퍼(120-124)는 이중상보출력 라인을 갖는데, 이러한 이중상보출력 라인은 버퍼(120)에 대하여 도면 번호(200-206)로 나타나 있다는 점에 유의하기로 한다. 상기 출력 라인중 2개의 출력라인(204,206)은 레지스터에 의해 차동 드라이버(210)(예컨대, National Semiconductor사 제품인 F100114)의 + 측(라인(226))과 연결되어 있으며 상기 출력 라인중 2개의 출력라인(200,202)은 상기 드라이버(210)의 -측상에 발생된 신호는 단순히 서로 거울상(mirror image)이다. 결과적으로는, 상기 드라이버(210)의 차동 입력신호는 단일 단자 동작이 사용되고 있는 경우보다 2배 정도 큰 신호이다.

고주파 클록라인(200-206) 모두는, 그러한 클록신호의 모든 위상에 대하여, 분리된 220 오옴의 레지스터에 의해 P1, P2 및 P3 신호를 발생시키는 제어 신호회로와 결합된다. 버퍼(120-124)(예컨대, National Semiconductor사 제품인 F100113 버퍼)의 개방 에미터 출력단은 220 오옴의 에미터 레지스터와 함께 저주파 제어 신호를 고주파 기준 신호로 변조하기 위해 12개의 진폭 변조기를 형성한다. 각각의클록 신호라인은 차동방지용 합산회로(140)에 연결되는데, 상기 차동 방지용 합산 회로(140)는 각기 변조된 클록라인용 분리된 51 오옴의 구동 레지스터를 갖는다. 상기 합산회로(140)는 주파수(f₀)에서 중심을 이루는 대역 필터(222)(제6도에 도시된 LC 회로와 등가하지만, 표준 능동 필터 기술을 사용하는 집적회로에 의거하여 이행되는)를 포함하여 합산 클록신호중 원하지 않은 고조파 성분뿐만 아니라 dc 성분을 제거한다. 라인(224,226)상에 발생되며 서로 거울상인 합산되고 필터링된 클록 신호는 차동 드라이버(210)에 의해 증폭된 다음에, 각각이 f₀+ f_M이나 f₀- f_M인 주파수를 갖는 주기 신호인 클록 신호(PLL_CLK) 및 상보 클록신호(PLL_CLK_N)를 출력하는 버퍼단(230)에 의해 완충된다.

단지 라인(204,206)만을 고려하면, P1_P 신호는 라인(204) 상의 C1_P 신호를 변조시키며 P1_N 신호는 라인(206) 상의 C1_P 신호를 변조시킨다는 것을 알수 있다. 220 오옴의레지스터를 거친 고주파 신호(C1_P, C1_N)에 시간변화에 따른 전압을 가함으로써 진폭 변조가 이루어진다.

제7도를 참조하면, 제7도에는 3상(相)제어 신호의 한 페이서(P1)를 2개의 변조신호(P1_P, P1_N)로 변환시키기 위한 회로 다이어그램이 도시되어 있다. 복사된 3개의회로(250)는 제어신호(P1, P2, P3)를 6개의 페이서 제어신호(P1_P, P1_N, P2_P, P2_N, P3_P, P3_N)로 변환시키는데 사용된다. 회로(250)는 2개의 단(252, 254)을 갖는데, 첫번째 단의 출력신호(P1_P)는 두번째단(254)을 구동시킨다. 각각의 단은 PNP 트랜지스터(258)의 베이스를 구동시키는 증폭기(256)를 갖는다. 각 단의 출력 라인(260)은 해당 PNP 트랜지스터(258)의 에미터에 연결된다.

첫번째 단(252)은 레벨 시프터 및 반전 감쇠기이며, 이는 삼각파형의 P1 신호의 0-5 볼트 범위(TTL 회로가 전형적으로 취할 수 있는)를 ECL 회로에서 사용되는 -1 내지 -2 볼트 범위로 변환시킨다. 두번째 단(254)은 단순한 반전 증폭기이다.

본 발명의 다른 실시예에서는, 위상 갯수가 6(바람직한 실시예에서와 같이), 10 및 14 등과 같은 2N 값(이 경우에는 N이 홀수인 양(+)의 정수임) 일 수 있다는 점에 유의하여야 한다.

(FCO의 출력 주파수 분석)

2N 위상 신호를 사용하는 것에 대한 주된 잇점은 상보신호를 갖는 홀수의 N 페이서가 원하지 않는 고조파 성분, 특히 제어신호의 제3의 고조파 성분을 자동적으로 제거하며, 제어신호 사이에 존재하는 위상 관계로 제어되는 바와같이 f₀및 f_M의 합 또는 차와 동일한 주파수를 갖는 단일의 범위를 이론적으로 생성시키는 것이다.

(분석 A : 정현 파형을 사용하는 경우)

간략하게 하기 위하여, 이러한 분석은 제3도에 도시된 바와같은 단일 단자 동작을 가정한 것이다. 고주파 및 저주파 클록 신호는 다음과 같은 공식으로 표시된다.

w₀는 3상 기준클록 신호의 각(角) 주파수이다.

w_M은 3상 제어신호의 각 주파수이다.

F_OUT= Ka(m1 + m2 + m3 + m4 + m5 + m6)이며, 식중 Ka는 합산 회로망의 감쇠 인자이고,

이다.

경우 A1 : P1_P 가 P2_P 보다 앞서고 P2_P 가 P3_P 보다 앞섬.

경우 A2 : P1_P 가 P2_P 보다 뒤지고 P2_P 가 P3_P 보다 뒤짐

분석 B : 방형파 클록 및 삼각파 제어 신호를 사용하는 경우

기준 클록 페이서는 각 주파수(w₀)에서 50%의 듀티 사이클, ±0.5의 첨두 진폭 및 K₁의 dc 오프셋을 갖는 방형파이다. 푸리에(Fourier) 급수를 사용하는 경우, 기준 클록은,

와 근사할 수 있다.

3상 제어신호(P1_P등)는 각 주파수(w_M)에서 ±0.5 K₃의 진폭 및 K₂의 dc 오프셋을 갖는 삼각파이다. 푸리에 급수를 사용하는 경우, 제어 신호는,

대역필터(222)가 2f₀이상의 고조파를 제거하기 때문에, 본 발명자는 3상 기준 클록신호가 순수한 정현파이라고 가정할 수 있다. 즉,

삼각파형의 3상 제어 신호의 각 정현성분에 대해 분석 A로부터 유도되는 결과를 적용하면, 출력 클록(F_OUT)에 대한 방정식은 분석 A의 경우 A₁및 경우 A₂에 대해 다음과 같이 유도될 수 있다. 즉,

F_OUT의 DC 성분은 합산회로(140)에 내재하는 대역 필터9222)에 의해 제거된다. 상기 방정식으로부터 알수 있는 바와같이, 제어신호 페이서에 존재하는 f_M의 제3의 고조파 성분(즉, P1, P2 및 P3 신호의 w₀± 3w_M성분)은 변조 신호 성분 모두는 합산되는 경우에 삭제되고, 상기 합산 신호에 존재하는 다음 고조파 성분(w₀± 5w_M성분)은 주요 F_OUT신호 성분의 진폭의 4%만을 갖는다. 따라서, FCO에 존재하는 홀수개의 클록 및 삼각파 제어 페이서 및 그의 보수(즉, 2N 페이서, 이 경우에는 N가 홀수인 정수임)를 사용하는 경우에, 허용할 수 있는 입상(粒狀)을 갖는 고주파 PLL 클록 신호가 발생된다.

지금까지 본 발명이 몇가지 특정 실시예를 참조하여 기술되었지만, 그 기술내용은 본 발명을 예시한 것뿐이지, 본 발명을 한정하는 것으로서 해석되어서는 안된다. 첨부된 특허 청구범위에 의해 한정되는 바와 같이 본 발명의 진정한 사상 및 범위로 부터 이탈되지 않고서도 당업자에게는 본 발명이 여러가지 형태로 변경될 수 있다.

제1도는 선행기술의 위상동기 루프 주파수 합성기(phase-locked loop frequency synthesizer)에 대한 블록 다이어그램.

제2도는 본 발명에 따른 초고주파용 위상 동기루프에 대한 블록 다이어그램.

제3도는 주파수 제어 발진기에 대한 블록 다이어그램.

제4A도는 6개의 고주파 페이서를 도시한 도면.

제4B는 제어나 변조 신호로서 사용되는 6개의 저주파 제어 페이서를 도시한 도면.

제5도는 제어나 변조 신호로서 사용되는 저주파 제어 페이서의 파형을 도시한 타이밍 다이어그램.

제6도는 미분 연산기능을 갖는 제3도의 주파수 제어 발진기에 대한 회로 다이어그램.

제7도는 3상(相) 제어 신호의 한 페이서를 정반대 위상의 두가지 제어 신호로 변환시키는 회로에 대한 회로 다이어그램

Claims

관련 입력 주파수를 갖는 입력 신호를 수신하는 단계 : 기준 주파수(f₀)를 지니며 2N 기준 페이서 신호를 포함하는 2N 위상 기준 클록 신호(여기서 N은 적어도 3값을 갖는 홀수인 양(+)의 정수임)를 발생시키는 단계 :

주파수(｜f_M｜) (여기서 f_M은 미리 결정된 정수배의 상기 입력 주파수 및 기준 주파수간의 차에 해당함)를 지니며 2N 제어 페이서 신호를 포함하는 2N 위상 제어 신호를 발생시키는 단계 : 및

상기 2N 기준 페이서 신호 각각을 상기 2N 제어 페이서 신호 중 다른 하나로 진폭 변조한 다음에, f₀+ f_M의 출력 주파수를 갖는 출력클록 신호를 발생시키도록 상기 변조된 기준 페이서 신호를 결합시키는 단계를 포함하는 클록 신호의 발생 방법.
관련 입력 주파수를 갖는 입력 신호를 수신하는 단계 : 적어도 50 메가헤르쯔의 기준 주파수(f₀)를 지니며 2N 기준 페이서 신호를 포함하는 2N위상 기준 클록 신호(여기 N은 적어도 3값을 갖는 홀수인 양의 정수임)를 발생시키는 단계 :

주파수(｜f_M｜)(여기서 f_M은 미리 결정된 정수배의상기 입력 주파수 및 기준 주파수간의 차에 해당함)를 지니며 2N 제어 페이서 신호를 포함하는 2N 위상 제어 신호를 발생시키는 단계 : 및

상기 2N 기준 페이서 신호 각각을 상기 2N 제어 페이서 신호 중 다른 하나로 진폭 변조한 다음에, f₀+ f_M의 출력 주파수를 갖는 출력 클록 신호를 발생시키도록 상기 변조된 기준 페이서 신호를 결합시키는 단계를 포함하는 클록 신호의 발생 방법.
상기 출력 클록 신호를 상기 입력 주파수와 연속 비교하는 단계 및 상기 출력 주파수가 상기 미리 결정된 정수배의 입력 주파수와 거의 정합하도록 상기 주파수( f_M)를 조정하는 단계를 부가적으로 포함하는 클록 신호의 발생 방법.
적어도 50 메가헤르쯔의 기준 주파수(f₀)를 지니며 2N 기준페이서 신호를 포함하는 2N 위상 기준 클록 신호(여기서 N은 적어도 3값을 갖는 홀수인 양의 정수임)를 발생시키는 고주파수 클록 발생기 :

규정 주파수(｜f_M｜)를 지니며 2N 제어 페이서 신호를 포함하는 2N 위상 제어 신호를 발생시키는 파형 발생기 : 및

f₀+ f_M과 동일한 출력 주파수를 갖는 출력 클럭 신호를 발생시키도록 상기 고주파수 클록 발생기 및 상기 파형 발생기에 연결된 주파수 제어 발진기로서, 상기 2N 기준 페이서 신호 각각을 상기 2N 제어 페이서 신호 중 다른 하나로 변조시키고 나서 상기 출력 클록 신호를 발생시키도록 결과적인 변조된 기준 페이서 신호를 결합시키는 변조 회로를 포함하는 주파수 제어 발진기를 포함하는 클록 신호 발생기.
적어도 50 메가헤르쯔의 기준 주파수(f₀)를 갖는 N 위상 기준클록 신호(여기서 N은 적어도 3 값을 갖는 홀수인 양의 정수임)를 발생시키는 고주파수 클록 발생기 :

상기 기준 클록 신호의 위상 각각을 반전시켜 동일하게 위상 이격된 2N 기준 페이서 신호를 발생시키도록 상기 고주파수 클록 발생기에 연결된 제1 세트의 인버터 :

규정 주파수(｜f_M｜)(여기서 f_M은 양 또는 음의 값을 가질 수 있음)를 갖는 N 위상 제어 신호를 발생시키는 파형 발생기 :

상기 제어 신호의 위상 각각을 반전시켜 동일하게 위상 이격된 2N 제어 페이서 신호를 발생시키도록 상기 파형 발생기에 연결된 제2세트의 인버터 : 및

f₀+ f_M과 동일한 출력 주파수를 갖는 출력 클록 신호를 발생기키도록 상기 제1 및 제2 세트의 인버터에 연결된 주파수 제어 발진기로서, 상기 2N 기준 페이서 신호 각각을 상기 2N 제어 페이서 신호 중 다른 하나로 변조시키고 나서 상기 출력 클록 신호를 발생시키도록 결과적인 변조된 기준 페이서 신호를 결합시키는 변조 회로를 포함하는 주파수 제어 발진기를 포함하는 클록 신호 발생기.
주파수(f₀)를 지니며 기준 클록 성분(C1, 2C-CN)을 갖는 N 위상 기준 클록 신호(여기서 N은 적어도 3값을 갖는 양의 정수임)를 발생시키는 제1클록 발생기 :

특정 주파수(f_M)를 갖는 N위상 제어 신호를 발생시키는 제2 클록 발생기로서, 상기 제어 신호는 동일하게 위상 이격된 순차적 제어 신호 성분(P1, P2-PN)을 지니며, 상기 제어 신호 성분(P1, P2-PN)은 각각의 제어 신호 성분(Pi)이 제어 성분(Pi+1)을 진상/지상시키는 진상/지상 관계를 지니는 제2클록 발생기 :

상기 기준 클록 성분 각각을 상기 제어 신호 성분 중 다른 하나로 변조시키는 변조 수단 : 및

상기 제어 신호 성분이 진상 관계를 갖는 경우 주파수 (f₀+ f_M)를 지니며 상기 제어 신호 성분이 지상 관게를 갖는 경우 주파수 (f₀- f_M)를 지니는 합성 클록 신호를 발생시키도록 상기 변조된 기준 클록 성분 각각을 결합시키는 합산 수단을 포함하는 클록 신호 발생기.