JPS62200836A - デ−タ取り込み回路 - Google Patents
デ−タ取り込み回路Info
- Publication number
- JPS62200836A JPS62200836A JP61043861A JP4386186A JPS62200836A JP S62200836 A JPS62200836 A JP S62200836A JP 61043861 A JP61043861 A JP 61043861A JP 4386186 A JP4386186 A JP 4386186A JP S62200836 A JPS62200836 A JP S62200836A
- Authority
- JP
- Japan
- Prior art keywords
- data
- phase difference
- circuit
- clock pulse
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 4
- 230000001934 delay Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000013481 data capture Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、デジタル化された入力データをラッチしてメ
モリ等に取り込む場合に使用されるデータ取り込み回路
に関する。
モリ等に取り込む場合に使用されるデータ取り込み回路
に関する。
〈従来技術〉
一般に、たとえば、高品位テレビジョンの音声受信機に
おいては、音声復調データをクロックパルスにより順次
ラッチし、ラッチしたデータを音声メモリに記憶するな
どの処理が行なわれる。このような場合、クロックパル
スにジッタがあると、入力データをラッチする際に、デ
ータの変化点付近にデータラッチのタイミングが設定さ
れてしまい、データの取り込み誤りや、データの欠落な
どの不具合を生じる。
おいては、音声復調データをクロックパルスにより順次
ラッチし、ラッチしたデータを音声メモリに記憶するな
どの処理が行なわれる。このような場合、クロックパル
スにジッタがあると、入力データをラッチする際に、デ
ータの変化点付近にデータラッチのタイミングが設定さ
れてしまい、データの取り込み誤りや、データの欠落な
どの不具合を生じる。
こうしたデータの取り込み誤りや欠落発生を極力少なく
するため、従来は、クロックパルスによるラッチタイミ
ングをデータレートの中央点付近に設定し、マージンが
最大となるように調整している。ところが、調整後にク
ロックパルスの位相がずれてマージンが少なくなりジッ
タ等の影響を受は易くなることがある。この場合、従来
は、マージンが最大となるようにクロックパルスのラッ
チタイミングを再度手動で調整することが必要となり、
調整操作が煩雑になっていた。
するため、従来は、クロックパルスによるラッチタイミ
ングをデータレートの中央点付近に設定し、マージンが
最大となるように調整している。ところが、調整後にク
ロックパルスの位相がずれてマージンが少なくなりジッ
タ等の影響を受は易くなることがある。この場合、従来
は、マージンが最大となるようにクロックパルスのラッ
チタイミングを再度手動で調整することが必要となり、
調整操作が煩雑になっていた。
また、クロックパルスのジッタを吸収するＰＬＬ回路を
設けてジッタの発生を少なくしたものもあるが、この場
合でも、マージンができるだけ大きくなるようにデータ
レートの中央点にクロックパルスの立ち上がりがくるよ
うにラッチタイミングを調整することが必要となり、調
整操作の煩雑さが依然として残されていた。
設けてジッタの発生を少なくしたものもあるが、この場
合でも、マージンができるだけ大きくなるようにデータ
レートの中央点にクロックパルスの立ち上がりがくるよ
うにラッチタイミングを調整することが必要となり、調
整操作の煩雑さが依然として残されていた。
〈発明の目的〉
本発明は、上述の問題点に鑑みてなされたものであって
、クロックパルスのジッタを吸収し、かつ、常にデータ
レートの中央点にデータラッチのタイミングが設定され
るように自動的に調整されるようにして、従来の問題点
を解消することを目的とする。
、クロックパルスのジッタを吸収し、かつ、常にデータ
レートの中央点にデータラッチのタイミングが設定され
るように自動的に調整されるようにして、従来の問題点
を解消することを目的とする。
〈発明の構成〉
本発明は、上述の目的を達成するため、クロックパルス
に応答して入力データを順次ラッチするデータラッチ回
路と、前記入力データを所定時間遅延するデータ遅延回
路と、前記データラッチ回路とデータ遅延回路からの両
川力データの位相差を比較してその位相差に応じた位相
差信号を出力する位相比較器と、この位相比較器からの
位相差信号に基づいて前記データラッチ回路に与えるク
ロックパルスの遅延量を制御するクロックパルス出力制
御回路とを備えてデータ取り込み回路を構成している。
に応答して入力データを順次ラッチするデータラッチ回
路と、前記入力データを所定時間遅延するデータ遅延回
路と、前記データラッチ回路とデータ遅延回路からの両
川力データの位相差を比較してその位相差に応じた位相
差信号を出力する位相比較器と、この位相比較器からの
位相差信号に基づいて前記データラッチ回路に与えるク
ロックパルスの遅延量を制御するクロックパルス出力制
御回路とを備えてデータ取り込み回路を構成している。
〈実施例〉
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図はデータ取り込み回路のブロック図である。同図
において、符号１はデータ取り込み回路の全体を示し、
２はクロックパルスに応答して音声復調データなどの入
力データを順次ラッチするデータラッチ回路である。な
お、この実施例では、データレートが１６ 、２ Ｍｂ
ｐｓ、クロックパルスの周波数が１６．２ＭＨｚに設定
されているものとする。４は入力データをそのデータレ
ートの１／２の時間（約３０ ｎ５ｅｃ）だけ遅延する
データ遅延回路、６は上記データラッチ回路２とデータ
遅延回路４からの両川力データの位相差を比較してその
位相差に応じたパルス幅をもつ位相差信号を出力する位
相比較器６であって、データ遅延回路４からの出力デー
タが基準位相として、データラッチ回路２からの出力デ
ータが比較位相としてそれぞれ入力される。８は位相比
較器６から出力される位相差信号に基づいてデータラッ
チ回路２に与えるクロックパルスの遅延量を制御するク
ロックパルス出力制御回路である。このクロックパルス
出力制御回路８は、位相比較器６からの位相差信号をこ
れに対応した電圧値に変換する位相差電圧変換器ＩＯと
、この位相差電圧変換器１０の出力電圧に基づいてクロ
ックパルスの遅延量を制御するクロック遅延回路１２と
から構成される。
において、符号１はデータ取り込み回路の全体を示し、
２はクロックパルスに応答して音声復調データなどの入
力データを順次ラッチするデータラッチ回路である。な
お、この実施例では、データレートが１６ 、２ Ｍｂ
ｐｓ、クロックパルスの周波数が１６．２ＭＨｚに設定
されているものとする。４は入力データをそのデータレ
ートの１／２の時間（約３０ ｎ５ｅｃ）だけ遅延する
データ遅延回路、６は上記データラッチ回路２とデータ
遅延回路４からの両川力データの位相差を比較してその
位相差に応じたパルス幅をもつ位相差信号を出力する位
相比較器６であって、データ遅延回路４からの出力デー
タが基準位相として、データラッチ回路２からの出力デ
ータが比較位相としてそれぞれ入力される。８は位相比
較器６から出力される位相差信号に基づいてデータラッ
チ回路２に与えるクロックパルスの遅延量を制御するク
ロックパルス出力制御回路である。このクロックパルス
出力制御回路８は、位相比較器６からの位相差信号をこ
れに対応した電圧値に変換する位相差電圧変換器ＩＯと
、この位相差電圧変換器１０の出力電圧に基づいてクロ
ックパルスの遅延量を制御するクロック遅延回路１２と
から構成される。
入力データをクロックパルスにより順次ラッチして取り
込む場合、データレートの中央点にクロックパルスが立
ち上がるラッチタイミングが設定されるとクロックパル
スのジッタの影響を受けにくい最大のマージンが得られ
る。
込む場合、データレートの中央点にクロックパルスが立
ち上がるラッチタイミングが設定されるとクロックパル
スのジッタの影響を受けにくい最大のマージンが得られ
る。
したがって、本発明のデータ取り込み回路１においては
、入力データを２つに分岐し、一方をデークラッチ回路
２に与えてラッヂする。他方は、データ遅延回路４に与
えてデータレートの１／２の時間（約３０ ｎ５ｅｃ）
だけ遅延する。そして、データ遅延回路４からの出力デ
ータを基準位相として、データラッチ回路２からの出力
データを比較位相としてそれぞれ位相比較器６に与える
。位相比較器６は上記データラッチ回路２とデータ遅延
回路４からの両川力データの位相差を比較してその位相
差に応じたパルス幅をもつ位相差信号を出力する。この
位相差信号は次段の位相差電圧変換器１０に与えられる
ので、位相差電圧変換器１０は、位相差信号のパルス幅
に比例した電圧に変換し、この電圧値をクロック遅延回
路Ｉ２に出力する。
、入力データを２つに分岐し、一方をデークラッチ回路
２に与えてラッヂする。他方は、データ遅延回路４に与
えてデータレートの１／２の時間（約３０ ｎ５ｅｃ）
だけ遅延する。そして、データ遅延回路４からの出力デ
ータを基準位相として、データラッチ回路２からの出力
データを比較位相としてそれぞれ位相比較器６に与える
。位相比較器６は上記データラッチ回路２とデータ遅延
回路４からの両川力データの位相差を比較してその位相
差に応じたパルス幅をもつ位相差信号を出力する。この
位相差信号は次段の位相差電圧変換器１０に与えられる
ので、位相差電圧変換器１０は、位相差信号のパルス幅
に比例した電圧に変換し、この電圧値をクロック遅延回
路Ｉ２に出力する。
したがって、この電圧値に基づいて、クロック遅延回路
ｔ２を通過するクロックパルスの遅延量が制御される。
ｔ２を通過するクロックパルスの遅延量が制御される。
すなわち、データラッチ回路２でラッヂされるデータが
データ遅延回路４で遅延されたデータと常にＯｎ５ｅｃ
の位相差を保つように、すなわち、両者間で位相差がな
いように、そのクロックパルスの立ち上がりタイミング
が調整される。
データ遅延回路４で遅延されたデータと常にＯｎ５ｅｃ
の位相差を保つように、すなわち、両者間で位相差がな
いように、そのクロックパルスの立ち上がりタイミング
が調整される。
このため、第２図に示すように、常にデータレートの中
央点にデータラッチのタイミングが設定されることにな
る。
央点にデータラッチのタイミングが設定されることにな
る。
なお、本発明は、高品位テレビジョンの音声受信機に限
らず、デジタル化された入力データをラッチして取り込
む回路に広く適用することができるのは勿論である。
らず、デジタル化された入力データをラッチして取り込
む回路に広く適用することができるのは勿論である。
〈発明の効果〉
以上のように本発明によれば、従来のように、手動でク
ロックパルスのラッチタイミングを調整しなくても、マ
ージンが最大となるように自動的にデータレートの中央
点にデータラッチのタイミングが設定される。このため
、クロックパルスのりツタの影響が除去され、入力デー
タの取り込み誤りやデータの欠落が無くなり、正確にデ
ータを取り込むことができるようになる等の優れた効果
を奏する。
ロックパルスのラッチタイミングを調整しなくても、マ
ージンが最大となるように自動的にデータレートの中央
点にデータラッチのタイミングが設定される。このため
、クロックパルスのりツタの影響が除去され、入力デー
タの取り込み誤りやデータの欠落が無くなり、正確にデ
ータを取り込むことができるようになる等の優れた効果
を奏する。
図面は本発明の実施例を示すもので、第１図はデータ取
り込み回路のブロック図、第２図はデータラッチのタイ
ミングチャートである。 １・・・データ取り込み回路、２・・・データラッチ回
路、４・・データ遅延回路、６・・・位相比較器、８・
・・クロックパルス出力制御回路。
り込み回路のブロック図、第２図はデータラッチのタイ
ミングチャートである。 １・・・データ取り込み回路、２・・・データラッチ回
路、４・・データ遅延回路、６・・・位相比較器、８・
・・クロックパルス出力制御回路。
Claims (1)
- （１）クロックパルスに応答して入力データを順次ラッ
チするデータラッチ回路と、 前記入力データを所定時間遅延するデータ遅延回路と、 前記データラッチ回路とデータ遅延回路からの両出力デ
ータの位相差を比較してその位相差に応じた位相差信号
を出力する位相比較器と、 この位相比較器からの位相差信号に基づいて前記クロッ
クパルスの遅延量を制御するクロックパルス出力制御回
路と、 を備えることを特徴とするデータ取り込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043861A JPS62200836A (ja) | 1986-02-27 | 1986-02-27 | デ−タ取り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043861A JPS62200836A (ja) | 1986-02-27 | 1986-02-27 | デ−タ取り込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200836A true JPS62200836A (ja) | 1987-09-04 |
Family
ID=12675478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043861A Pending JPS62200836A (ja) | 1986-02-27 | 1986-02-27 | デ−タ取り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466066B1 (en) | 1999-11-25 | 2002-10-15 | Nec Corporation | Multistage pipeline latch circuit and manufacturing method for the same |
| JP2009303245A (ja) * | 2009-09-18 | 2009-12-24 | Hitachi Ltd | ディジタルインターフェースを有する半導体装置 |
-
1986
- 1986-02-27 JP JP61043861A patent/JPS62200836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466066B1 (en) | 1999-11-25 | 2002-10-15 | Nec Corporation | Multistage pipeline latch circuit and manufacturing method for the same |
| JP2009303245A (ja) * | 2009-09-18 | 2009-12-24 | Hitachi Ltd | ディジタルインターフェースを有する半導体装置 |
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