JPH048015A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH048015A JPH048015A JP11111390A JP11111390A JPH048015A JP H048015 A JPH048015 A JP H048015A JP 11111390 A JP11111390 A JP 11111390A JP 11111390 A JP11111390 A JP 11111390A JP H048015 A JPH048015 A JP H048015A
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- JP
- Japan
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- counter
- count
- count value
- reference clock
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 4
- 230000000415 inactivating effect Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は外部より得られる基準クロックのクロック数
をカウントし、所定数をカウントするとカウント終了信
号を出力するカウンタ回路に関する。
をカウントし、所定数をカウントするとカウント終了信
号を出力するカウンタ回路に関する。
第３図は従来の１７カウント検出用のカウンタ回路を示
す回路図である。同図に示すように、クロックφが５ビ
ツトのカウンタ１のクロック入力ＣＫに取り込まれる。
す回路図である。同図に示すように、クロックφが５ビ
ツトのカウンタ１のクロック入力ＣＫに取り込まれる。
カウンタ１はクロックφのエツジ検出毎に５ビツトのカ
ウント値を１カウントアツプしながらこのカウント値を
コンパレータ２の入力部ＩＮに出力する。コンパレータ
２はカウント値と比較データ１６（２進数の１００００
）とを比較し、一致した時のみカウント終了を示すＨレ
ベルの出力信号ＯＵＴを出力する。
ウント値を１カウントアツプしながらこのカウント値を
コンパレータ２の入力部ＩＮに出力する。コンパレータ
２はカウント値と比較データ１６（２進数の１００００
）とを比較し、一致した時のみカウント終了を示すＨレ
ベルの出力信号ＯＵＴを出力する。
カウンタ１はリセット後１０進数で０，１．２・・・１
５．１６の順でカウント値をカウントアツプしていくた
め、コンパレータ２の出力信号ＯＵＴがＨレベルになる
のはカウンタ１のリセット後、クロックφのクロック数
が１７回カウントされた時である。このようなカウンタ
回路のコンパレータ２の出力信号ＯＵＴを利用すること
により、例えば周辺装置等のタイミング制御を行える。
５．１６の順でカウント値をカウントアツプしていくた
め、コンパレータ２の出力信号ＯＵＴがＨレベルになる
のはカウンタ１のリセット後、クロックφのクロック数
が１７回カウントされた時である。このようなカウンタ
回路のコンパレータ２の出力信号ＯＵＴを利用すること
により、例えば周辺装置等のタイミング制御を行える。
従来のカウンタ回路は以上のように構成されており、検
出できるカウント数はカウンターのカウントビット数に
依存し、このビット数をＮとすると２ が限界であった
。したがって、例えば２Ｎより１だけ大きい（２Ｎ＋１
）のカウント数の検出を行う場合には、カウンターのカ
ウントビット数を（Ｎ＋１）ビットに拡張する必要があ
り、カウンターの回路規模が不必要に増大してしまうと
いう問題点があった。
出できるカウント数はカウンターのカウントビット数に
依存し、このビット数をＮとすると２ が限界であった
。したがって、例えば２Ｎより１だけ大きい（２Ｎ＋１
）のカウント数の検出を行う場合には、カウンターのカ
ウントビット数を（Ｎ＋１）ビットに拡張する必要があ
り、カウンターの回路規模が不必要に増大してしまうと
いう問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、Ｎビットのカウンタを用いても、（２Ｎ＋１
）以上のクロック数をカウントすることができるカウン
タ回路を得ることを目的とする。
たもので、Ｎビットのカウンタを用いても、（２Ｎ＋１
）以上のクロック数をカウントすることができるカウン
タ回路を得ることを目的とする。
〔課題を解決するための手段〕
この発明にかかるカウンタ回路は、外部より得られる基
準クロックのクロック数をカウントし、所定数をカウン
トするとカウント終了信号を出力する回路であって、リ
セット時に所定の初期値に設定され、活性状態時に前記
基準クロックのエツジ検出毎にＮビットのカウント値を
１カウントアツプし、非活性状態時に前記カウント値を
固定するカウンタと、前記カウント値が第１の所定値に
カウントアツプした時に前記カウント終了信号を出力す
るカウント終了検出手段と、前記カウント値が前記第１
の所定値より小さい第２の所定値にカウントアツプした
時点から前記基準クロックの所定クロック期間において
前記カウンタを非活性状態にするカウンタ制御手段とを
備えている。
準クロックのクロック数をカウントし、所定数をカウン
トするとカウント終了信号を出力する回路であって、リ
セット時に所定の初期値に設定され、活性状態時に前記
基準クロックのエツジ検出毎にＮビットのカウント値を
１カウントアツプし、非活性状態時に前記カウント値を
固定するカウンタと、前記カウント値が第１の所定値に
カウントアツプした時に前記カウント終了信号を出力す
るカウント終了検出手段と、前記カウント値が前記第１
の所定値より小さい第２の所定値にカウントアツプした
時点から前記基準クロックの所定クロック期間において
前記カウンタを非活性状態にするカウンタ制御手段とを
備えている。
この発明におけるカウンタ制御手段はカウント値が第１
の所定値より小さい第２の所定値にカウントアツプした
時点から基準クロックの所定クロック期間においてカウ
ンタを非活性状態にするため、この期間においてカウン
タのカウント値は変化しない。
の所定値より小さい第２の所定値にカウントアツプした
時点から基準クロックの所定クロック期間においてカウ
ンタを非活性状態にするため、この期間においてカウン
タのカウント値は変化しない。
第１図はこの発明の一実施例である１７カウント検出用
のカウンタ回路を示す回路図である。同図に示すように
、クロックφが４ビツトのカウンタ１１のクロック入力
ＣＫ及びＤフリップフロップ１３のクロック入力ＣＫに
取り込まれる。カウンタ１１は活性状態時にクロックφ
のアップエツジの検出毎に１カウントアツプしながら４
ビツトのカウント値をコンパレータ１２の入力部ＩＮに
出力するとともに、カウント値の最上位ビットＭＳＢの
みＤフリップフロップ１３のＤ入力及びインバータ１−
４の入力部に出力する。コンパレータ１２はカウント値
と比較データ１５（２進数の１−１１１）とを比較し、
一致した時のみカウント終了を示すＨレベルの出力信号
ＯＵＴを出力する。
のカウンタ回路を示す回路図である。同図に示すように
、クロックφが４ビツトのカウンタ１１のクロック入力
ＣＫ及びＤフリップフロップ１３のクロック入力ＣＫに
取り込まれる。カウンタ１１は活性状態時にクロックφ
のアップエツジの検出毎に１カウントアツプしながら４
ビツトのカウント値をコンパレータ１２の入力部ＩＮに
出力するとともに、カウント値の最上位ビットＭＳＢの
みＤフリップフロップ１３のＤ入力及びインバータ１−
４の入力部に出力する。コンパレータ１２はカウント値
と比較データ１５（２進数の１−１１１）とを比較し、
一致した時のみカウント終了を示すＨレベルの出力信号
ＯＵＴを出力する。
一方、Ｄフリップフロップ１３のＱ出力及びインバータ
１４の出力がそれぞれＯＲゲート］５の入力として与え
られ、ＯＲゲート１５の出力がカウンタ１１のイネーブ
ル人力ＥＮとして与えられる。
１４の出力がそれぞれＯＲゲート］５の入力として与え
られ、ＯＲゲート１５の出力がカウンタ１１のイネーブ
ル人力ＥＮとして与えられる。
カウンタ１１はイネーブル人力ＥＮがＨレベルの時活性
状態となり、基準クロックφのアップエツジ検出毎にカ
ウント値を１カウントアツプしいくため、リセット後１
０進数で０，１．２・・・１４．１５の順でカウント値
がカウントアツプする。
状態となり、基準クロックφのアップエツジ検出毎にカ
ウント値を１カウントアツプしいくため、リセット後１
０進数で０，１．２・・・１４．１５の順でカウント値
がカウントアツプする。
方、イネーブル人力ＥＮがＬレベルの時非活性状態とな
り、基準クロックφのアップエツジ検出を行わずカウン
ト値に変化はない。
り、基準クロックφのアップエツジ検出を行わずカウン
ト値に変化はない。
第２図は第１図で示したカウンタ回路のリセット直後の
カウント動作を示したタイミング図である。なお、同図
においてＤ３ （ＭＳＢ）〜ＤＯ（最下位ビットＬＳＢ
）をカウンタ１の４ビツトのカウント値の各カウントビ
ット値を示しており、Ｈレベルが１、Ｌレベルが０に対
応する。
カウント動作を示したタイミング図である。なお、同図
においてＤ３ （ＭＳＢ）〜ＤＯ（最下位ビットＬＳＢ
）をカウンタ１の４ビツトのカウント値の各カウントビ
ット値を示しており、Ｈレベルが１、Ｌレベルが０に対
応する。
同図に示すようにカウンタ１１は基準クロックφのアッ
プエツジをトリガとして１０進数の０から順次カウント
アツプしていく、カウンタ１１は、リセット直後の時刻
１０からインバータ］４の出力がＨレベルを維持するこ
とによりイネーブル入力ＥＮであるＯＲゲート１５の出
力がＨレベルを維持する時刻ｔ１まで活性状態を維持し
ており、時刻１０以降０．１．２・・・６．７とカウン
ト値をカウントアツプしていき、時刻ｔ１に８（２進数
の１０００）をカウントする。
プエツジをトリガとして１０進数の０から順次カウント
アツプしていく、カウンタ１１は、リセット直後の時刻
１０からインバータ］４の出力がＨレベルを維持するこ
とによりイネーブル入力ＥＮであるＯＲゲート１５の出
力がＨレベルを維持する時刻ｔ１まで活性状態を維持し
ており、時刻１０以降０．１．２・・・６．７とカウン
ト値をカウントアツプしていき、時刻ｔ１に８（２進数
の１０００）をカウントする。
時刻ｔ１にカウントビット値Ｄ３がＬレベルからＨレベ
ルに立ち上がるとインバータ１４の出力がＨレベルから
Ｌレベルに反転する。一方、Ｄフリップフロップ１３は
１クロツク前のカウントビット値であるＬレベル（カウ
ント値は２進数で０１１１）をラッチするため、Ｑ出力
はＬレベルを維持している。その結果、インバータ１４
及びＯＲゲート１５を経由するため時刻ｔ］から若干経
過した時刻に、イネーブル人力ＥＮであるＯＲゲート１
５の出力がＨレベルからＬレベルに立ち下がる。
ルに立ち上がるとインバータ１４の出力がＨレベルから
Ｌレベルに反転する。一方、Ｄフリップフロップ１３は
１クロツク前のカウントビット値であるＬレベル（カウ
ント値は２進数で０１１１）をラッチするため、Ｑ出力
はＬレベルを維持している。その結果、インバータ１４
及びＯＲゲート１５を経由するため時刻ｔ］から若干経
過した時刻に、イネーブル人力ＥＮであるＯＲゲート１
５の出力がＨレベルからＬレベルに立ち下がる。
次に、時刻ｔ２にクロックφが立ち上がるが、イネーブ
ル人力ＥＮがＬレベルのためカウンタ１はカウント動作
を行わずカウント値８（２進数の１０００）を維持する
。一方、Ｄフリ、ツブフロ、。
ル人力ＥＮがＬレベルのためカウンタ１はカウント動作
を行わずカウント値８（２進数の１０００）を維持する
。一方、Ｄフリ、ツブフロ、。
プ１３は１−クロック前のカウントビット値であるＨレ
ベル（カウント値は２進数で１０００）をラッチするた
め、Ｑ出力はＬレベルからＨレベルに反転する。その結
果、Ｄフリップフロップ１−３及びＯＲゲート１５を経
由するため時刻ｔ２から若干経過した時刻に、イネーブ
ル人力ＥＮであるＯＲゲート］、５の出力がＬレベルか
らＨレベルに立ち上がる。
ベル（カウント値は２進数で１０００）をラッチするた
め、Ｑ出力はＬレベルからＨレベルに反転する。その結
果、Ｄフリップフロップ１−３及びＯＲゲート１５を経
由するため時刻ｔ２から若干経過した時刻に、イネーブ
ル人力ＥＮであるＯＲゲート］、５の出力がＬレベルか
らＨレベルに立ち上がる。
以降、カウント終了までイネーブル人力ＥＮであるＯＲ
ゲート１５の出力がＬレベルになる期間は存在しないた
め、カウンタ１１は基準クロックφのアップエツジをト
リガとしてカウント値を１０進数で９．１０・・・］４
．１５とカウントアツプしていき、そして、最終的にコ
ンパレータ１２の出力信号ＯＵＴがカウント値が１５（
２進数で１１１１）に達したときＬレベルからＨレベル
に立ち上がりカウント終了を示す。
ゲート１５の出力がＬレベルになる期間は存在しないた
め、カウンタ１１は基準クロックφのアップエツジをト
リガとしてカウント値を１０進数で９．１０・・・］４
．１５とカウントアツプしていき、そして、最終的にコ
ンパレータ１２の出力信号ＯＵＴがカウント値が１５（
２進数で１１１１）に達したときＬレベルからＨレベル
に立ち上がりカウント終了を示す。
このように、カウンタ１１−は１クロック期間カウント
動作を停止して、１０進数てＯ〜１５まて１６回カウン
トするため、リセット後のカウント開始から出力信号Ｏ
ＵＴがＨレベルに立ち上がったカウント終了までの期間
において、クロ・ツクφのクロック数を１７カウントし
たのと等価になる。
動作を停止して、１０進数てＯ〜１５まて１６回カウン
トするため、リセット後のカウント開始から出力信号Ｏ
ＵＴがＨレベルに立ち上がったカウント終了までの期間
において、クロ・ツクφのクロック数を１７カウントし
たのと等価になる。
つまり、４ビツトのカウンタ１１のカウント可能数であ
る１６（２’）を上回るカウント値のカウントを行える
。したがって、Ｎビットのカウンタを用いても、（２Ｎ
＋１）以上のクロ・ツク数をカウントすることができ、
不必要にカウンタ］１の回路規模を増やすこともなくな
る。
る１６（２’）を上回るカウント値のカウントを行える
。したがって、Ｎビットのカウンタを用いても、（２Ｎ
＋１）以上のクロ・ツク数をカウントすることができ、
不必要にカウンタ］１の回路規模を増やすこともなくな
る。
すなわち、この実施例では、カウンタ１１の出力を入力
とし基準クロックφに従って動作する順序回路と、カウ
ンタ１１の出力と順序回路の出力とを入力する組み合せ
回路とを設け、この組み合せ回路の出力でカウンタ１１
の動作を制御することにより、例えば周辺装置等のタイ
ミング制御における制御のシーケンス数が２のべき乗で
ない場合にカウンタ１１の回路規模が増大しないように
している。
とし基準クロックφに従って動作する順序回路と、カウ
ンタ１１の出力と順序回路の出力とを入力する組み合せ
回路とを設け、この組み合せ回路の出力でカウンタ１１
の動作を制御することにより、例えば周辺装置等のタイ
ミング制御における制御のシーケンス数が２のべき乗で
ない場合にカウンタ１１の回路規模が増大しないように
している。
なお、この実施例では１７カウント用のカウンタ回路を
示したが、例えば第１図で示した構成においてＤフリッ
プフロップ１３をＭ個直列に接続することにより、（１
６＋Ｍ）のカウントを行えるようにする等、この発明を
適用してカウンタの回路規模を不必要に増大することな
く所望のクロック数のカウントを行うことができる。
示したが、例えば第１図で示した構成においてＤフリッ
プフロップ１３をＭ個直列に接続することにより、（１
６＋Ｍ）のカウントを行えるようにする等、この発明を
適用してカウンタの回路規模を不必要に増大することな
く所望のクロック数のカウントを行うことができる。
以上説明したように、この発明によれば、カウンタ制御
手段により、カウント値が第１の所定値より小さい第２
の所定値にカウントアツプした時点から基準クロックの
所定クロック期間においてカウンタを非活性状態にする
ため、この期間においてカウンタのカウント値は変化し
ない。その結果、リセット直後のカウント開始からカウ
ント終了検出手段によりカウント終了信号が出力される
カウント終了までの期間における基準クロックのカウン
ト可能クロック数を、上記所定クロック期間における基
準クロックのクロック数分増加することができるため、
Ｎビットのカウンタを用いても（２Ｎ＋１）以上のクロ
ック数をカウントすることができる効果がある。
手段により、カウント値が第１の所定値より小さい第２
の所定値にカウントアツプした時点から基準クロックの
所定クロック期間においてカウンタを非活性状態にする
ため、この期間においてカウンタのカウント値は変化し
ない。その結果、リセット直後のカウント開始からカウ
ント終了検出手段によりカウント終了信号が出力される
カウント終了までの期間における基準クロックのカウン
ト可能クロック数を、上記所定クロック期間における基
準クロックのクロック数分増加することができるため、
Ｎビットのカウンタを用いても（２Ｎ＋１）以上のクロ
ック数をカウントすることができる効果がある。
第１図はこの発明の一実施例であるカウンタ回路を示す
回路図、第２図はその動作を示すタイミング図、第３図
は従来のカウンタ回路を示す回路図である。 図において、１１はカウンタ、１２はコンパレータ、１
３はＤフリップフロップ、１４はインバータ、１５はＯ
Ｒゲートである。 なお、各図中同一符号は同一または相当部分を示す。
回路図、第２図はその動作を示すタイミング図、第３図
は従来のカウンタ回路を示す回路図である。 図において、１１はカウンタ、１２はコンパレータ、１
３はＤフリップフロップ、１４はインバータ、１５はＯ
Ｒゲートである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）外部より得られる基準クロックのクロック数をカ
ウントし、所定数をカウントするとカウント終了信号を
出力するカウンタ回路であって、リセット時に所定の初
期値に設定され、活性状態時に前記基準クロックのエッ
ジ検出毎にＮビットのカウント値を１カウントアップし
、非活性状態時に前記カウント値を固定するカウンタと
、前記カウント値が第１の所定値にカウントアップした
時に前記カウント終了信号を出力するカウント終了検出
手段と、 前記カウント値が前記第１の所定値より小さい第２の所
定値にカウントアップした時点から前記基準クロックの
所定クロック期間において前記カウンタを非活性状態に
するカウンタ制御手段とを備えたカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111390A JPH048015A (ja) | 1990-04-26 | 1990-04-26 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111390A JPH048015A (ja) | 1990-04-26 | 1990-04-26 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH048015A true JPH048015A (ja) | 1992-01-13 |
Family
ID=14552744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11111390A Pending JPH048015A (ja) | 1990-04-26 | 1990-04-26 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH048015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952863A (en) * | 1989-12-20 | 1990-08-28 | International Business Machines Corporation | Voltage regulator with power boost system |
-
1990
- 1990-04-26 JP JP11111390A patent/JPH048015A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952863A (en) * | 1989-12-20 | 1990-08-28 | International Business Machines Corporation | Voltage regulator with power boost system |
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