JP4354454B2 - ステレオ変調器およびこれを用いたｆｍ送信回路 - Google Patents

Description

本発明は、ステレオオーディオ信号からステレオコンポジット信号を生成するステレオ変調回路に関する。

ＦＭ放送や、車載用オーディオにおいて、送信すべきオーディオ信号（変調信号）にもとづいて、周波数変調された被変調信号を生成する周波数変調器が用いられている。周波数変調器の前段には、左チャンネル信号（以下、Ｌチャンネル信号ともいう）と、右チャンネル信号（以下、Ｒチャンネル信号ともいう）とを含むステレオオーディオ信号を、副搬送波およびパイロット信号を用いてステレオコンポジット信号に変換するステレオ変調器が設けられる。たとえば、特許文献１から３には、このようなステレオ変調器が開示される。
特開２００５−１０２３２１号公報 特開平５−１７５９２２号公報 特開平５−１３００５９号公報

上記特許文献に記載されるように、ステレオ変調器においては、Ｌチャンネル信号とＲチャンネル信号の和信号（主チャンネル信号ともいう）と、Ｌ信号とＲ信号の差信号（副チャンネル信号ともいう）を生成し、副チャンネル信号を用いて副搬送波を振幅変調する。その後、振幅変調された副搬送波と、主チャンネル信号が合成され、さらに、パイロット信号が合成され、ステレオコンポジット信号が生成される。

特許文献１に開示されるように、ＦＭステレオ送信機においては、ステレオ変調器から出力されるステレオコンポジット信号は、後段の周波数変調器に入力される。ここで、通常、周波数が３８ｋＨｚに設定される副搬送波と、１９ｋＨｚに設定されるパイロット信号は、周波数変調器に含まれるＶＣＯやループフィルタ、各回路ブロック間に設けられるフィルタによって異なる遅延を受けるため、セパレーション特性が悪化するという問題がある。

この問題を解決するために、従来においては、抵抗やキャパシタなどを用いて、位相遅れや位相進みを補正する場合もあったが、１９ｋＨｚや３８ｋＨｚの周波数領域で位相を変化させるためには、非常に大きなキャパシタが必要とされるため、ＩＣ化が困難であった。また、チップ部品として実装した場合、セット毎の調整が困難であるという問題もあった。

本発明はこうした課題に鑑みてなされたものであり、その目的は、セパレーション特性を改善したステレオ変調器の提供にある。

本発明のある態様は、ステレオ信号と、副搬送波と、パイロット信号とにもとづき、ステレオコンポジット信号を生成するステレオ変調器に関する。このステレオ変調器は、入力された信号を、所定のクロック信号をｎサイクルカウントする時間、遅延させる遅延回路を含み、副搬送波およびパイロット信号のいずれか一方を当該遅延回路に入力して遅延させるセパレーション調整回路と、セパレーション調整回路から出力される副搬送波と、ステレオ信号とを合成するマルチプレクサと、セパレーション調整回路から出力されるパイロット信号と、マルチプレクサの出力信号とを合成するパイロット信号合成部と、を備える。

クロック信号の周期をＴｃｋとすると、遅延回路に入力された信号には、Ｔｃｋ×ｎの遅延が与えられる。この態様によると、クロック信号を用いて、副搬送波あるいはパイロット信号を遅延させて、本ステレオ変調器が搭載されるシステムにおいて各信号が受ける遅延量の差（すなわち位相差）をキャンセルすることにより、セパレーション特性の優れた信号を出力することができる。

セパレーション調整回路によるシフト量は、外部から制御可能であってもよい。副搬送波と、パイロット信号が受ける遅延量の差は、周辺回路の構成によって変化するため、周辺回路に応じてシフト量を調節することにより、よりセパレーション特性を改善することができる。

セパレーション調整回路の遅延回路は、クロック信号に応じて動作する第１シフトレジスタを含み、当該第１シフトレジスタによって、ｎビットシフトした信号を出力してもよい。１クロックごとに１ビットシフトするシフトレジスタを利用することにより、所定のクロック数だけ遅延した信号を生成することができる。

セパレーション調整回路の遅延回路は、最大ｍビット（ｍは、ｍ≧ｎを満たす整数）シフト可能な第１シフトレジスタと、第１シフトレジスタから、ｎビットシフトされた信号を選択して出力する選択部と、を含んでもよい。この場合、第１シフトレジスタにより信号に与える遅延量を、０ビットからｍビットの範囲で任意に調節することができる。

セパレーション調整回路は、遅延回路に対して、副搬送波およびパイロット信号のいずれを入力するかを切り換えるスイッチをさらに含んでもよい。
システムの構成によっては、副搬送波の位相が遅れる場合と、パイロット信号の位相が遅れる場合の両方が想定される。この態様によれば、副搬送波とパイロット信号のいずれを遅延させるかを選択することができるため、両方の場合に対応することができる。

セパレーション調整回路は、入力された信号を、クロック信号の１クロックサイクルだけ遅延させる１ビットの第２シフトレジスタをさらに含み、副搬送波およびパイロット信号のうち、他方を、第２シフトレジスタに入力して遅延させてもよい。この場合、副搬送波とパイロット信号の遅延量を、クロック信号の周期の定数倍に正確に設定することができる。

セパレーション調整回路は、第１シフトレジスタおよび第２シフトレジスタそれぞれに対して、副搬送波およびパイロット信号のいずれを入力するかを切り換えるスイッチをさらに含んでもよい。

クロック信号は、副搬送波およびパイロット信号を生成するために使用される基準クロック信号と起源を同じくする信号であってもよい。

ステレオ変調器は、１つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。ステレオ変調器を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、ＦＭ送信回路である。このＦＭ送信回路は、オーディオ信号をステレオコンポジット信号に変換する上述のステレオ変調器と、ステレオ変調器から出力されるステレオコンポジット信号によって周波数変調された被変調信号を生成する周波数変調器と、周波数変調器により生成された被変調信号を増幅する電力増幅器と、を備える。ステレオ変調器と、周波数変調器と、電力増幅器は、ひとつの半導体基板上に一体集積化されてもよい。

この態様によると、セパレーション特性に優れたステレオコンポジット信号によって周波数変調された高周波信号を送信することができ、音質を改善することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るステレオ変調器によれば、セパレーション特性を改善することができる。

図１は、本発明の実施の形態に係るＦＭ送信機２００の構成を示すブロック図である。このＦＭ送信機２００は、オーディオ信号をステレオコンポジット信号に変換し、周波数変調を行い、増幅してアンテナから送信する。このようなＦＭ送信機２００は、車載用オーディオにおいて、ケーブルを介さずに信号を送信する際に使用したり、あるいは携帯端末に内蔵され、据え置き型のオーディオ機器に対してオーディオ信号を送信する用途に用いることができる。

ＦＭ送信機２００は、プリエンファシスフィルタ１１０Ｌ、１１０Ｒ、ステレオ変調器１００、周波数変調器１２０、電力増幅器１３０を備える。このＦＭ送信機２００は、各ブロックがひとつのＬＳＩに集積化されてもよいし、別々のＩＣに分割して構成されてもよい。なお、図１のＦＭ送信機２００は主要なブロックのみを簡略化して示すものであり、その他のフィルタなどの回路ブロックは省略している。

オーディオ信号源２１０は、ＣＤプレイヤやＭＤプレイヤ、メモリオーディオ、ハードディスクオーディオなどであって、オーディオ信号Ｓ１を生成し、ＦＭ送信機２００へと出力する。プリエンファシスフィルタ１１０Ｌ、１１０Ｒは、ステレオ信号のＬチャンネルと、Ｒチャンネルに対応したオーディオ信号Ｓ１Ｌ、Ｓ１Ｒそれぞれの周波数補正を行い、ステレオ変調器１００に出力する。ステレオ変調器１００は、プリエンファシスフィルタ１１０Ｌ、１１０Ｒから出力されるオーディオ信号ＳＬ、ＳＲをステレオコンポジット信号Ｓｃに変換する。ステレオコンポジット信号Ｓｃは、周波数変調器１２０へと入力される。

周波数変調器１２０は、ステレオコンポジット信号Ｓｃを変調信号とし、この変調信号にもとづいて周波数変調された高周波の被変調信号Ｓ３を生成する。周波数変調器１２０は、たとえば、ＶＣＯ、分周器、位相比較器、ループフィルタを用いて構成されたＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を含み、ＶＣＯの入力信号にオーディオ信号を重畳する直接変調型の周波数変調器である。周波数変調器１２０により生成された被変調信号Ｓ３は、電力増幅器１３０によって増幅され、アンテナ２２０から送信される。

図２は、本発明の実施の形態に係るステレオ変調器１００およびその周辺回路の構成を示す回路図である。ステレオ変調器１００には、左チャンネル信号ＳＬ、右チャンネル信号ＳＲを含むステレオ信号Ｓｓｔｒと、周波数が３８ｋＨｚの副搬送波Ｓｓｃと、周波数が１９ｋＨｚのパイロット信号Ｓｐが入力される。

オシレータ４０は、ＰＬＬなどであって、入力された基準クロック信号ＣＫＲＥＦを逓倍して、内部クロック信号ＣＫを生成する。オシレータ４０により生成された内部クロック信号ＣＫは、セパレーション調整回路２０へと出力される。なお、基準クロック信号ＣＫＲＥＦが数ＭＨｚ以上と十分に高い場合には、そのまま内部クロック信号ＣＫとして利用することができるため、オシレータ４０を省略した構成としてもよい。

オシレータ４０により生成された内部クロック信号ＣＫは、分周器４２に入力される。分周器４２は、内部クロック信号ＣＫを１／Ｎに分周し、３８ｋＨｚの副搬送波Ｓｓｃを生成する。たとえば、分周器４２は、分周比Ｎを変更可能なプログラマブル分周器としてもよい。

分周器４２において生成された副搬送波Ｓｓｃは、ステレオ変調器１００に入力されるとともに、分周器５０へと入力される。分周器５０は、副搬送波Ｓｓｃを分周し、１９ｋＨｚのパイロット信号Ｓｐを生成する。この場合、クロック信号ＣＫの周波数は、たとえば数ＭＨｚから３０ＭＨｚ程度であって、副搬送波Ｓｓｃおよびパイロット信号Ｓｐの周波数の整数倍となる。

ステレオ変調器１００は、ステレオ信号Ｓｓｔｒと、副搬送波Ｓｓｃと、パイロット信号Ｓｐとにもとづき、ステレオコンポジット信号Ｓｃを生成する。以下、ステレオ変調器１００の構成について説明する。

ステレオ変調器１００は、マルチプレクサ１０、セパレーション調整回路２０、パイロット信号合成部１２を含む。
セパレーション調整回路２０には、副搬送波Ｓｓｃおよびパイロット信号Ｓｐが入力される。セパレーション調整回路２０は、副搬送波Ｓｓｃおよびパイロット信号Ｓｐのいずれか一方を遅延させる遅延回路を含む。詳しくは後述するが、この遅延回路は、入力された信号を、所定のクロック信号をｎサイクル（ｎは自然数）カウントする時間、遅延させるものである。

マルチプレクサ１０は、セパレーション調整回路２０から出力される副搬送波Ｓｓｃ’と、ステレオ信号Ｓｓｔｒとを合成する。マルチプレクサ１０は、まず、左チャンネル信号ＳＬと、右チャンネル信号ＳＲの和信号（主チャンネル信号）および差信号（副チャンネル信号）を生成する。その後、セパレーション調整回路２０から出力される副搬送波Ｓｓｃ’を、副チャンネル信号を用いて振幅変調する。さらに、副チャンネル信号によって振幅変調された副搬送波と主チャンネル信号を合成し、合成信号Ｓｍｕｘを出力する。

パイロット信号合成部１２は、セパレーション調整回路２０から出力されるパイロット信号Ｓｐ’と、マルチプレクサ１０から出力される合成信号Ｓｍｕｘとを合成する。パイロット信号合成部１２の出力信号は、ステレオコンポジット信号Ｓｃとして、後段の周波数変調器１２０に出力される。

次に、セパレーション調整回路２０の構成について説明する。図３は、セパレーション調整回路２０の第１の構成例を示す回路図である。図３のセパレーション調整回路２０ａは、第１シフトレジスタ２２および信号線２６を含む。第１シフトレジスタ２２には、副搬送波Ｓｓｃが入力されており、副搬送波Ｓｓｃに対して所定の遅延を与える遅延回路３０として動作する。第１シフトレジスタ２２は、クロック信号ＣＫの１クロックごとに、入力された副搬送波Ｓｓｃを１ビットずつシフトする。このクロック信号ＣＫは、オシレータ４０の基準クロック信号そのものであってもよいし、基準クロック信号を逓倍もしくは分周した信号であってもよい。すなわち、セパレーション調整回路２０に入力されるクロック信号ＣＫは、副搬送波Ｓｓｃおよびパイロット信号Ｓｐを生成するために使用される基準クロック信号と起源を同じくする信号であることが望ましい。

第１シフトレジスタ２２は、その出力端子２４から、副搬送波Ｓｓｃをｎビットシフトした信号Ｓｓｃ’を出力する。クロック信号ＣＫの周期時間をＴｃｋとすると、第１シフトレジスタ２２の出力信号Ｓｓｃ’は、その入力信号Ｓｓｃに対して、τ＝Ｔｃｋ×ｎだけ遅延した信号となる。このように、第１シフトレジスタ２２は、入力された信号を、所定のクロック信号ＣＫをｎサイクル、カウントする時間、遅延させる遅延回路として機能する。

図３のセパレーション調整回路２０ａでは、副搬送波Ｓｓｃが第１シフトレジスタ２２に入力され、遅延が与えられる一方、パイロット信号Ｓｐは信号線２６を介してそのまま出力される。その結果、パイロット信号Ｓｐに対して、副搬送波Ｓｓｃの位相を遅らせることができる。

本実施の形態に係るステレオ変調器１００によると、クロック信号を用いて、副搬送波Ｓｓｃを遅延させて、ステレオ変調器１００が搭載されるシステムにおいて副搬送波Ｓｓｃおよびパイロット信号Ｓｐそれぞれが受ける遅延量の差（すなわち位相差）をキャンセルすることにより、セパレーション特性の優れた信号を出力することができる。

また、図３のセパレーション調整回路２０ａによれば、クロック信号ＣＫの周波数を変化させることにより、遅延量を制御することができる。

もし、ステレオ変調器１００が搭載されるシステムにおいて、パイロット信号Ｓｐの位相遅れの方が小さい場合には、遅延回路３０を、パイロット信号Ｓｐの経路上に設け、副搬送波Ｓｓｃを信号線２６に入力する構成とすればよい。

図４は、セパレーション調整回路の第２の構成例を示す回路図である。図４のセパレーション調整回路２０ｂは、図３のセパレーション調整回路２０ａにスイッチＳＷ１０〜ＳＷ１３を付加したものである。スイッチＳＷ１０〜ＳＷ１３は、遅延回路３０に対して、副搬送波Ｓｓｃおよびパイロット信号Ｓｐのいずれを入力するかを切り換えるものである。システムの構成によっては、副搬送波Ｓｓｃの位相の方が大きく遅れる場合と、パイロット信号Ｓｐの位相の方が大きく遅れる場合の両方が想定される。図４のセパレーション調整回路２０ａによれば、副搬送波Ｓｓｃとパイロット信号Ｓｐのいずれを遅延させるかを選択することができるため、両方の場合に対応することができる。

図５は、セパレーション調整回路の第３の構成例を示す回路図である。図５のセパレーション調整回路２０ｃにおいて、遅延回路３０は、第１シフトレジスタ３２、選択部３４を含む。第１シフトレジスタ３２は、最大ｍビットシフト可能なシフトレジスタである。たとえば、ｍは、３２ビット、あるいは６４ビットであり、ｍ≧ｎが成り立つように設計する。何ビットのシフトレジスタを用いるかは、必要な遅延量の最大値と、クロック信号ＣＫの周波数とに応じて決定すればよい。

選択部３４は、スイッチＳＷ１〜ＳＷｍを含む。選択部３４は、第１シフトレジスタ３２から、ｎビットシフトされた信号を選択して出力する。たとえば、選択部３４のスイッチＳＷ１をオンした場合、遅延回路３０からは、副搬送波Ｓｓｃを１クロックサイクルに相当する時間Ｔｃｋだけ遅延した信号が出力される。６４番目のスイッチＳＷ６４をオンした場合には、Ｔｃｋ×６４だけ遅延した信号が出力される。

副搬送波Ｓｓｃと、パイロット信号Ｓｐが受ける遅延量の差は、周辺回路の構成によって変化する。図５のセパレーション調整回路２０ｃは、さまざまな遅延量に対応するために、シフト量を外部から制御可能に構成したものである。すなわち、セパレーション調整回路の遅延回路３０によりカウントされるサイクル数ｎが、外部から制御可能となっている。

図５のセパレーション調整回路２０ｃによれば、選択部３４のいずれのスイッチをオンするかによって、遅延時間を調節することができ、セパレーション特性を改善することができる。また、クロック信号ＣＫの周波数が変化した場合にも、それに併せて選択部３４を制御することにより、遅延時間を調節することができる。

図６は、セパレーション調整回路の第４の構成例を示す回路図である。図６のセパレーション調整回路２０ｄは、図５のセパレーション調整回路２０ｃに対して、第２シフトレジスタ３６を付加したことを特徴とする。第２シフトレジスタ３６は、入力された信号を、クロック信号ＣＫの１クロックサイクルだけ遅延させる。遅延回路３０には、副搬送波Ｓｓｃおよびパイロット信号Ｓｐのいずれか一方が入力され、第２シフトレジスタ３６には他方が入力される。その結果、遅延回路３０に入力された信号は、Ｔｃｋ×ｎの遅延が与えられる一方、第２シフトレジスタ３６に入力された信号にはＴｃｋの遅延が与えられる。

図６のセパレーション調整回路２０ｄは、さらにスイッチＳＷ１０〜ＳＷ１３を備える。スイッチＳＷ１０〜ＳＷ１３は、第１シフトレジスタ３２および第２シフトレジスタ３６それぞれに対して、副搬送波Ｓｓｃおよびパイロット信号Ｓｐのいずれを入力するかを切り換える。

図６のセパレーション調整回路２０ｄによれば、入力された副搬送波Ｓｓｃおよびパイロット信号Ｓｐは、いずれの同一のクロック信号で動作するシフトレジスタを介して出力されることになる。その結果、出力される副搬送波Ｓｓｃ’と、パイロット信号Ｓｐ’の遅延量を、クロック信号の周期の定数倍に正確に設定することができる。

また、スイッチＳＷ１０〜ＳＷ１３を設けたことにより、副搬送波Ｓｓｃとパイロット信号Ｓｐのいずれを遅延させるかを選択することができる。

本実施の形態に係るステレオ変調器１００によれば、図３から図６に示したセパレーション調整回路２０を設け、副搬送波Ｓｓｃあるいはパイロット信号Ｓｐに、位相遅延を与えることによって、周波数変調器１２０のＶＣＯやループフィルタにおいて生じる位相ずれを補償することができ、セパレーション特性を改善することができる。

セパレーション調整回路２０は、デジタル回路を用いて位相補償を行うため、非常に容量値の大きなキャパシタなどを用いずとも位相補償を行うことができ、回路を小型化することができる。また、図３から図６のセパレーション調整回路２０においては、クロック信号の周波数を変化させ、図５、図６のセパレーション調整回路２０においては、さらに選択部３４を制御することにより、遅延量を柔軟に設定することができ、さらにセットへの実装後であっても、遅延量を変更することができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、シフトレジスタを、オシレータ４０に入力される基準クロック信号を利用して動作させた。その結果、システムを簡易化することができるという利点を有している。しかしながら、シフトレジスタを動作させるためのクロック信号は、別系統から供給される信号を利用してもよい。この場合、クロック信号の周波数によって、遅延時間を柔軟に設定できるという利点を有する。

実施の形態に係るＦＭ送信機の構成を示すブロック図である。 実施の形態に係るステレオ変調器およびその周辺回路の構成を示す回路図である。 セパレーション調整回路の第１の構成例を示す回路図である。 セパレーション調整回路の第２の構成例を示す回路図である。 セパレーション調整回路の第３の構成例を示す回路図である。 セパレーション調整回路の第４の構成例を示す回路図である。

符号の説明

１０ マルチプレクサ、 １２ パイロット信号合成部、 ２０ セパレーション調整回路、 ２２ 第１シフトレジスタ、 ２４ 出力端子、 ２６ 信号線、 ３０ 遅延回路、 ３２ 第１シフトレジスタ、 ３４ 選択部、 ３６ 第２シフトレジスタ、 ４０ オシレータ、 ５０ 分周器、 １００ ステレオ変調器、 １１０ プリエンファシスフィルタ、 １２０ 周波数変調器、 １３０ 電力増幅器、 ２００ ＦＭ送信機。

Claims (11)

1. ステレオ信号と、副搬送波と、パイロット信号とにもとづき、ステレオコンポジット信号を生成するステレオ変調器であって、
   入力された信号を、所定のクロック信号をｎサイクル（ｎは自然数）カウントする時間、遅延させる遅延回路を含み、前記副搬送波および前記パイロット信号のいずれか一方を当該遅延回路に入力して遅延させるセパレーション調整回路と、
   前記セパレーション調整回路から出力される前記副搬送波と、前記ステレオ信号とを合成するマルチプレクサと、
   前記セパレーション調整回路から出力される前記パイロット信号と、前記マルチプレクサの出力信号とを合成するパイロット信号合成部と、
   を備え、
   前記セパレーション調整回路は、前記遅延回路に対して、前記副搬送波および前記パイロット信号のいずれを入力するかを切り換えるスイッチをさらに含むことを特徴とするステレオ変調器。
2. ステレオ信号と、副搬送波と、パイロット信号とにもとづき、ステレオコンポジット信号を生成するステレオ変調器であって、
   入力された信号を、所定のクロック信号をｎサイクル（ｎは自然数）カウントする時間、遅延させる遅延回路を含み、前記副搬送波および前記パイロット信号のいずれか一方を当該遅延回路に入力して遅延させるセパレーション調整回路と、
   前記セパレーション調整回路から出力される前記副搬送波と、前記ステレオ信号とを合成するマルチプレクサと、
   前記セパレーション調整回路から出力される前記パイロット信号と、前記マルチプレクサの出力信号とを合成するパイロット信号合成部と、
   を備え、
   前記セパレーション調整回路の遅延回路は、クロック信号に応じて動作する第１シフトレジスタを含み、当該第１シフトレジスタによって、ｎビットシフトした信号を出力し、
   前記セパレーション調整回路は、入力された信号を、前記クロック信号の１クロックサイクルだけ遅延させる１ビットの第２シフトレジスタをさらに含み、前記副搬送波および前記パイロット信号のうち、他方を、当該第２シフトレジスタに入力して遅延させることを特徴とするステレオ変調器。
3. ステレオ信号と、副搬送波と、パイロット信号とにもとづき、ステレオコンポジット信号を生成するステレオ変調器であって、
   入力された信号を、所定のクロック信号をｎサイクル（ｎは自然数）カウントする時間、遅延させる遅延回路を含み、前記副搬送波および前記パイロット信号のいずれか一方を当該遅延回路に入力して遅延させるセパレーション調整回路と、
   前記セパレーション調整回路から出力される前記副搬送波と、前記ステレオ信号とを合成するマルチプレクサと、
   前記セパレーション調整回路から出力される前記パイロット信号と、前記マルチプレクサの出力信号とを合成するパイロット信号合成部と、
   を備え、
   前記セパレーション調整回路の遅延回路は、
   最大ｍビット（ｍは、ｍ≧ｎを満たす整数）シフト可能な第１シフトレジスタと、
   前記第１シフトレジスタから、ｎビットシフトされた信号を選択して出力する選択部と、
   を含み、
   前記セパレーション調整回路は、入力された信号を、前記クロック信号の１クロックサイクルだけ遅延させる１ビットの第２シフトレジスタをさらに含み、前記副搬送波および前記パイロット信号のうち、他方を、当該第２シフトレジスタに入力して遅延させることを特徴とするステレオ変調器。
4. 前記セパレーション調整回路の遅延回路によりカウントされるサイクル数ｎは、外部から制御可能であることを特徴とする請求項１から３のいずれかに記載のステレオ変調器。
5. 前記セパレーション調整回路の遅延回路は、クロック信号に応じて動作する第１シフトレジスタを含み、当該第１シフトレジスタによって、ｎビットシフトした信号を出力することを特徴とする請求項１または３に記載のステレオ変調器。
6. 前記セパレーション調整回路の遅延回路は、
   最大ｍビット（ｍは、ｍ≧ｎを満たす整数）シフト可能な第１シフトレジスタと、
   前記第１シフトレジスタから、ｎビットシフトされた信号を選択して出力する選択部と、
   を含むことを特徴とする請求項１、２、４のいずれかに記載のステレオ変調器。
7. 前記セパレーション調整回路は、
   前記第１シフトレジスタおよび前記第２シフトレジスタそれぞれに対して、前記副搬送波および前記パイロット信号のいずれを入力するかを切り換えるスイッチをさらに含むことを特徴とする請求項２または３に記載のステレオ変調器。
8. 前記クロック信号は、前記副搬送波および前記パイロット信号を生成するために使用される基準クロック信号と起源を同じくする信号であることを特徴とする請求項１から６のいずれかに記載のステレオ変調器。
9. １つの半導体基板上に一体集積化されたことを特徴とする請求項１から８のいずれかに記載のステレオ変調器。
10. オーディオ信号をステレオコンポジット信号に変換する請求項１から９のいずれかに記載のステレオ変調器と、
    前記ステレオ変調器から出力される前記ステレオコンポジット信号によって周波数変調された被変調信号を生成する周波数変調器と、
    前記周波数変調器により生成された被変調信号を増幅する電力増幅器と、
    を備えることを特徴とするＦＭ送信回路。
11. 前記ステレオ変調器と、前記周波数変調器と、前記電力増幅器は、ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１０に記載のＦＭ送信回路。

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