JP4828993B2

JP4828993B2 - Ｆｍ送信機、ならびにそれを用いた小型電子機器

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Publication number: JP4828993B2
Application number: JP2006108322A
Authority: JP
Inventors: 武志相良
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-04-11
Filing date: 2006-04-11
Publication date: 2011-11-30
Anticipated expiration: 2026-04-11
Also published as: KR20070101123A; US20070237333A1; CN101056107A; TW200742277A; JP2007282075A

Description

本発明は、ステレオコンポジット信号を生成し、周波数変調して出力するＦＭ送信機に関する。

オーディオ信号をステレオコンポジット信号に変換し、周波数変調器を用いて周波数変調して出力するＦＭ送信機が知られている。このようなＦＭ送信機は、オーディオ信号をＲＣＡケーブルなどの配線を介さずに伝送することができるため、カーオーディオのＣＤチェンジャとメインのヘッドユニット間の信号の伝送などに利用されている。さらに近年、ハードディスクオーディオ機器、メモリオーディオ機器、音楽再生機能を有する携帯電話端末が著しい普及を見せているが、こうした小型電子機器に蓄えられた楽曲データを、据え置き型のオーディオコンポ等のスピーカから再生する用途にも、ＦＭ送信機が用いられている。特許文献１から３には、関連する周波数変調器や、ＦＭ送信機が開示される。

ＦＭ送信機を、携帯電話端末などの小型電子機器に内蔵する場合、回路の小型化が非常に重要な課題となる。ＦＭ送信機においては、周波数変調器より前段に、オーディオ信号の高域の周波数成分を強調するプリエンファシス回路や、高域成分を除去するローパスフィルタなどを含むフィルタ回路が設けられる（特許文献３参照）。

特開平９−０６９７２９号公報特開平１０−０１３３７０号公報特開平９−３１２５８８号公報

フィルタ回路を抵抗素子やキャパシタ素子を用いてアナログフィルタとして構成する場合、素子の抵抗値や容量値のばらつきによって、フィルタの周波数特性が変動してしまうという問題がある。また、オーディオ信号の周波数帯域を扱うため、キャパシタの容量値が非常に大きくなり、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）に内蔵するのが困難となり、部品点数が増大するという問題があった。部品点数の増大は、小型電子機器への搭載を阻害する要因となりうるものである。

本発明はこうした課題に鑑みてなされたものであり、その目的は、回路規模を縮小したＦＭ送信機の提供にある。

本発明のある態様は、入力オーディオ信号をステレオコンポジット信号に変換し、周波数変調して出力するＦＭ送信機に関する。このＦＭ送信機は、入力オーディオ信号が入力され、帯域を補正して出力するフィルタ回路と、フィルタ回路の出力信号をステレオ変調し、ステレオコンポジット信号に変換するステレオ変調器と、ステレオ変調器から出力されるステレオコンポジット信号にもとづいて、周波数変調を実行する周波数変調器と、を備える。フィルタ回路の少なくとも一部を、スイッチドキャパシタフィルタで構成する。

この態様によると、フィルタ回路をスイッチドキャパシタフィルタで構成することにより、フィルタの帯域を決定するキャパシタの容量値を小さくすることができるため、半導体基板への集積化が可能となり、回路を簡素化することができる。

フィルタ回路は、入力オーディオ信号の高周波成分を除去するローパスフィルタを含み、このローパスフィルタをスイッチドキャパシタフィルタで構成してもよい。また、別の態様において、フィルタ回路は、入力オーディオ信号の高周波成分を強調するプリエンファシス回路を含み、このプリエンファシス回路を、スイッチドキャパシタフィルタで構成してもよい。さらに別の態様では、ローパスフィルタとプリエンファシス回路の両方をスイッチドキャパシタフィルタで構成してもよい。

ローパスフィルタをスイッチドキャパシタフィルタとして構成した場合、周波数特性を柔軟に設計することが可能となり、高次、たとえば３次から７次程度のフィルタを、数ｐＦ〜数十ｐＦのキャパシタを数個〜十数個用いることで構成することができる。さらに、これらのキャパシタは、半導体基板への集積化が可能であるため、部品点数を削減することができる。プリエンファシス回路をスイッチドキャパシタフィルタとして構成した場合、集積化によって回路が簡素化できるとともに、外付け部品を用いた場合と比べて、回路部品の抵抗値、容量値のばらつきによる周波数特性の変動を低減することができ、安定したプリエンファシス機能を実現することができる。また、両方をスイッチドキャパシタフィルタとして構成した場合、回路をより簡素化することができるとともに、入力オーディオ信号に対する周波数補正を安定化することができる。

スイッチドキャパシタフィルタで構成されるローパスフィルタの周波数特性は、１９ｋＨｚおよび３８ｋＨｚにノッチを有してもよい。オーディオ信号から、ステレオ変調器の副搬送波およびパイロット信号の周波数を除去することにより、良好な周波数変調波を生成することができる。

スイッチドキャパシタフィルタで構成されるローパスフィルタの次数は、５次であり、その周波数特性は１９ｋＨｚおよび３８ｋＨｚにノッチを有してもよい。この場合、回路面積とＦＭ送信機の性能のバランスを最適に設定することができる。

スイッチドキャパシタフィルタで構成されるプリエンファシス回路は、可変キャパシタを含み、可変キャパシタの容量値によって、強調する周波数（以下、プリエンファシス時定数という）が可変に構成されてもよい。この場合、容量値を変更することにより、プリエンファシス時定数の異なる複数の国や地域に対応することが可能となる。

スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号の周波数は、１００ｋＨｚから１ＭＨｚの間であってもよい。この帯域のクロック信号を用いることにより、キャパシタの容量値を、集積化に最適な範囲に設定することができる。

周波数変調器は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を含む直接変調型で構成され、スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号は、周波数変調器のＰＬＬ回路の基準クロック信号と起源を同じくする信号であってもよい。また、スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号は、ステレオ変調器において使用される３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号と、起源を同じくする信号であってもよい。
クロック信号を、他の信号と間接的、あるいは直接的に共有することにより、専用の発振器が不要となるため、回路を簡略化することができる。

ある態様のＦＭ送信機は、本送信機が搭載されるセットのシステムクロックを分周し、スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号として出力する分周器を備えてもよい。

ステレオ変調器、周波数変調器ならびにスイッチドキャパシタフィルタで構成されるフィルタ回路の一部は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。これらの回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、入力オーディオ信号を周波数変調する周波数変調器より前段に設けられるフィルタ回路に関する。このフィルタ回路は、入力オーディオ信号の高周波成分を強調するプリエンファシス回路と、プリエンファシス回路の前段または後段に設けられ、入力オーディオ信号の高周波成分を除去するローパスフィルタと、を備える。プリエンファシス回路およびローパスフィルタの少なくとも一方は、スイッチドキャパシタフィルタで構成される。

周波数変調器は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を含む直接変調型で構成され、スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号は、周波数変調器のＰＬＬ回路の基準クロック信号と起源を同じくする信号であってもよい。

本発明のさらに別の態様は、小型電子機器である。この小型電子機器は、上述のＦＭ送信機と、ＦＭ送信機の出力信号を外部へと送信するためのアンテナと、所定の周波数のシステムクロックを生成する発振器と、システムクロックを第１の分周比にて分周し、ＦＭ送信機のスイッチドキャパシタフィルタに供給する第１分周器と、を備える。この小型電子機器は、システムクロックを第２の分周比にて分周し、３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号の生成のためにＦＭ送信機のステレオ変調器に供給する第２分周器と、システムクロックを第３の分周比にて分周し、ＰＬＬ回路を含む直接変調型で構成されるＦＭ送信機の周波数変調器に対して、ＰＬＬ回路の基準クロック信号として供給する第３分周器と、を備えてもよい。

この態様によると、スイッチドキャパシタフィルタを利用したＦＭ送信機を搭載することにより、小型電子機器を小型化することができる。また、第１から第３分周器を設けることにより、ひとつのシステムクロックを共有できるため、装置を簡素化、低コスト化することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ＦＭ送信機の回路規模を縮小することができる。

図１は、本発明の実施の形態に係るＦＭ送信機１００の構成を示す回路図である。以降の図において、既出の構成要素と同一または同等の構成要素には、同一の符号を付すものとし、適宜説明を省略する。ＦＭ送信機１００は、入力端子１０２に入力されたＬチャンネルとＲチャンネルからなるステレオオーディオ信号Ｓ１Ｌ、Ｓ１Ｒ（以下、単に入力オーディオ信号Ｓ１ともいう）を、ステレオコンポジット信号に変換し、さらに周波数変調した後に、増幅し、出力端子１０４から出力する。ＦＭ送信機１００は、１つの半導体基板上に機能ＩＣとして一体集積化されている。なお、入力端子１０２に入力されるオーディオ信号は、モノラルであってもよい。

はじめに、ＦＭ送信機１００の構成および信号処理の概要を説明する。ＦＭ送信機１００は、フィルタ回路５０、ステレオ変調器１０、周波数変調器２０、パワーアンプ３０、第１プログラマブル分周器４０、第２プログラマブル分周器４２、第３プログラマブル分周器４４を備える。フィルタ回路５０には、入力オーディオ信号Ｓ１が入力される。フィルタ回路５０は、入力オーディオ信号Ｓ１の帯域を補正して出力する。ステレオ変調器１０は、フィルタ回路５０の出力信号である帯域補正されたオーディオ信号Ｓ１Ｌ’、Ｓ１Ｒ’をステレオ変調し、ステレオコンポジット信号Ｓ２に変換する。周波数変調器２０は、ステレオ変調器１０から出力されるステレオコンポジット信号Ｓ２にもとづいて、周波数変調を実行する。周波数変調器２０は、搬送周波数を有する高周波信号Ｓ３をパワーアンプ３０へと出力する。パワーアンプ３０は、入力された高周波信号Ｓ３を増幅し、増幅された高周波信号Ｓ４を出力端子１０４から出力する。

本実施の形態が特徴的なのは、フィルタ回路５０の少なくとも一部が、スイッチドキャパシタフィルタで構成される点である。詳しくは後述するが、フィルタ回路５０は、入力オーディオ信号Ｓ１の高周波成分を強調するプリエンファシス回路や、入力オーディオ信号Ｓ１の高周波成分を除去するローパスフィルタなどを含んで構成される。

フィルタ回路５０の一部をスイッチドキャパシタフィルタとして構成することにより、フィルタの帯域を決定するキャパシタの容量値を小さくすることができるため、半導体基板への集積化が可能となり、回路を簡素化することができる。

本実施の形態において、フィルタ回路５０のスイッチドキャパシタフィルタのスイッチングに使用される第１クロック信号ＣＫ１は、１００ｋＨｚから１ＭＨｚの間に設定するのが好ましい。第１クロック信号ＣＫ１の周波数をこの範囲に設定することにより、スイッチドキャパシタフィルタを構成するキャパシタの容量値を数ｐＦ程度とすることができ、ＩＣへの集積化が容易となる。また、第１クロック信号ＣＫ１の周波数を、１００ｋＨｚ以上とすることにより、後段のステレオ変調器１０において使用される３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号より数倍高い周波数となるため、第１クロック信号ＣＫ１がステレオ変調におよぼす影響を低減することができ、安定なステレオ変調が実現できる。

本実施の形態において、フィルタ回路５０のスイッチドキャパシタフィルタのスイッチングに使用される第１クロック信号ＣＫ１は、ステレオ変調器１０において使用される３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号と、起源を同じくする。さらに、本実施の形態において、周波数変調器２０はＰＬＬ回路を用いた直接変調型で構成され、第１クロック信号ＣＫ１は、周波数変調器２０のＰＬＬ回路の基準クロック信号と起源を同じくする。

以下、フィルタ回路５０、ステレオ変調器１０、周波数変調器２０でクロック信号を共有するための技術について説明する。クロック入力端子１０６には、外部クロック信号ＣＫｅｘｔが入力される。この外部クロック信号ＣＫｅｘｔの周波数の条件としては予めＦＭ送信機１００の仕様として決定しておくことが望ましい。たとえば、ある態様のＦＭ送信機１００においては、外部クロック信号ＣＫｅｘｔの周波数は、１０ＭＨｚ〜２０ＭＨｚの間で、所定の周波数幅Δｆごとに刻まれた周波数のいずれかとして入力されるものとする。

第１プログラマブル分周器４０は、外部から入力された外部クロック信号ＣＫｅｘｔを、予め設定された第１分周比ｎ１で分周し、第１クロック信号ＣＫ１として、フィルタ回路５０へと供給する。フィルタ回路５０に入力される第１クロック信号ＣＫ１の周波数ｆ１は、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔを用いて、ｆ１＝ｆｅｘｔ／ｎ１で与えられる。第１クロック信号ＣＫ１は、フィルタ回路５０内部のスイッチドキャパシタフィルタのスイッチングに使用される。

第２プログラマブル分周器４２は、外部から入力された外部クロック信号ＣＫｅｘｔを、予め設定された第２分周比ｎ２で分周し、ステレオ変調器１０へと出力する。すなわち、ステレオ変調器１０に入力される第２クロック信号ＣＫ２の周波数ｆ２は、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔを用いて、ｆ２＝ｆｅｘｔ／ｎ２で与えられる。第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２は、ステレオ変調器１０において、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号として使用される。本実施の形態において、第２分周比ｎ２は、第２クロック信号ＣＫ２の周波数ｆ２が３８ｋＨｚに最も近い値となるように設定する。

第３プログラマブル分周器４４は、外部クロック信号ＣＫｅｘｔを、予め設定した第３分周比ｎ３で分周し、周波数変調器２０へと出力する。周波数変調器２０に入力される第３クロック信号ＣＫ３の周波数ｆ３は、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔを用いて、ｆ３＝ｆｅｘｔ／ｎ３で与えられる。後述のように、周波数変調器２０は、ＰＬＬ回路を含む直接変調型で構成される。第３プログラマブル分周器４４から出力される第３クロック信号ＣＫ３は、周波数変調器２０のＰＬＬ回路の基準クロック信号として使用される。

このように、３つの分周器を設けることにより、フィルタ回路５０、ステレオ変調器１０、周波数変調器２０で使用されるクロック信号を、間接的に共有することができる。そのため、フィルタ回路５０のスイッチドキャパシタフィルタ専用の発振器を設ける必要がないため、回路を簡略化することができる。

以下、各回路ブロックの構成および動作の詳細について説明する。図２は、図１のフィルタ回路５０の構成例を示すブロック図である。フィルタ回路５０は、Ｌチャンネル、Ｒチャンネルごとに、プリエンファシス回路５２、リミッタ回路５４、ローパスフィルタ５６を備える。Ｌチャンネル、Ｒチャンネルは、符号に添えられたＬ、Ｒの文字にて区別される。なお、ＬチャンネルとＲチャンネルの構成は同一であるため、以下では、Ｌチャンネルを例に説明する。

プリエンファシス回路５２Ｌには、入力オーディオ信号Ｓ１のＬチャンネル成分であるオーディオ信号Ｓ１Ｌが入力される。プリエンファシス回路５２Ｌは、オーディオ信号Ｓ１Ｌの高周波成分を強調する。リミッタ回路５４Ｌは、プリエンファシス回路５２Ｌの出力信号のレベルが、ある値を超えないように制限する。ローパスフィルタ５６Ｌは、リミッタ回路５４の出力信号の高周波成分を除去する。

本実施の形態において、プリエンファシス回路５２Ｌおよびローパスフィルタ５６Ｌは、スイッチドキャパシタフィルタとして構成される。プリエンファシス回路５２Ｌおよびローパスフィルタ５６Ｌには、スイッチドキャパシタフィルタのスイッチング用に、第１クロック信号ＣＫ１が入力される。

なお、フィルタ回路５０の構成は図２のそれに限定されるものではなく、各ブロックの順番などは、適宜変更すればよい。また、必ずしも、プリエンファシス回路５２およびローパスフィルタ５６の両方をスイッチドキャパシタフィルタで構成する必要はなく、いずれか一方のみをスイッチドキャパシタフィルタで構成し、他方をアクティブフィルタあるいはパッシブフィルタとして構成してもよい。また、プリエンファシス回路５２の前段あるいはローパスフィルタ５６の後段に、アンチエイリアシング用のフィルタを別途設けてもよい。

図３は、プリエンファシス回路５２の構成例を示す回路図である。プリエンファシス回路５２は、第１キャパシタＣ１〜第４キャパシタＣ４、第１スイッチＳＷ１〜第４スイッチＳＷ４、第１演算増幅器Ｏｐ１を含む。第１スイッチＳＷ１〜第４スイッチＳＷ４は、第１クロック信号ＣＫ１に応じて、第１状態と第２状態を交互に繰り返す。

第１演算増幅器Ｏｐ１の非反転入力端子には、第１基準電圧Ｖｒｅｆ１が入力される。第１キャパシタＣ１は、第１演算増幅器Ｏｐ１の出力端子と反転入力端子との間に設けられる。第１演算増幅器Ｏｐ１の出力端子は、プリエンファシス回路５２の出力端子１１４となっている。

第２キャパシタＣ２の第１端子には第１スイッチＳＷ１が接続され、第２キャパシタＣ２の第２端子には、第２スイッチＳＷ２が接続される。第１スイッチＳＷ１、第２キャパシタＣ２、第２スイッチＳＷ２が順に接続されてなる経路は、第１キャパシタＣ１と並列に設けられる。第１スイッチＳＷ１は、第１状態において第１演算増幅器Ｏｐ１の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加された基準電圧端子側にオンする。第２スイッチＳＷ２は、第１状態において第１演算増幅器Ｏｐ１の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加された基準電圧端子側にオンする。

第３キャパシタＣ３は、プリエンファシス回路５２の入力端子１１２と、第１演算増幅器Ｏｐ１の反転入力端子の間に設けられる。第４キャパシタＣ４の第１端子には第３スイッチＳＷ３が接続され、第４キャパシタＣ４の第２端子には、第４スイッチＳＷ４が接続される。第３スイッチＳＷ３、第４キャパシタＣ４、第４スイッチＳＷ４が順に接続されてなる経路は、第３キャパシタＣ３と並列に設けられる。第３スイッチＳＷ３は、第１状態において、入力端子１１２側にオンし、第２状態において、第２基準電圧Ｖｒｅｆ２が印加された基準電圧端子側にオンする。第４スイッチＳＷ４は、第１状態において、第１演算増幅器Ｏｐ１の反転入力端子側にオンし、第２状態において、第２基準電圧Ｖｒｅｆ２が印加された基準電圧端子側にオンする。

プリエンファシス回路５２は、第１クロック信号ＣＫ１に応じて第１状態と第２状態を交互に繰り返す。なお、図３に示される第１スイッチＳＷ１〜第４スイッチＳＷ４の状態は、第１状態を示している。各スイッチＳＷ１〜ＳＷ４が、図３とは逆側にオンした状態が第２状態である。

このように構成されたプリエンファシス回路５２の周波数特性は、１＋ωτで与えられる。ここでωは、入力オーディオ信号Ｓ１の角周波数、τは、プリエンファシス回路５２の時定数である。

プリエンファシス回路５２の時定数τは、第１クロック信号ＣＫ１の周波数ｆ１および第１キャパシタＣ１〜第４キャパシタＣ４の容量値によって定まる。たとえば、ある実施例において、ｆ１＝５００ｋＨｚ、Ｃ１＝Ｃ２＝Ｃ４＝１ｐＦとして構成してもよい。この場合、Ｃ３＝１ｐＦのときτ＝０μｓ、Ｃ３＝２５ｐＦのときτ＝５０μｓ、Ｃ３＝３７．５ｐＦのときτ＝７５μｓ、Ｃ３＝５０ｐＦのときτ＝１００ｐＦとなる。

なお、プリエンファシス回路５２の時定数τは、ＦＭ送信機１００が使用される国や地域に応じて設定する必要がある。そこで、第３キャパシタＣ３を可変容量として構成してもよい。図４は、可変容量である第３キャパシタＣ３の構成例を示す回路図である。第３キャパシタＣ３は、並列に設けられた第３キャパシタＣ３ａ〜第３キャパシタＣ３ｄの４つのキャパシタを含む。第３キャパシタＣ３ｂの両端には、トランスファゲートＴＧ１が設けられる。同様に、第３キャパシタＣ３ｃ、Ｃ３ｄの両端には、トランスファゲートＴＧ２、ＴＧ３がそれぞれ設けられる。

たとえば、Ｃ３ａ＝１ｐＦ、Ｃ３ｂ＝２４ｐＦ、Ｃ３ｃ＝１２．５ｐＦ、Ｃ３ｄ＝１２．５ｐＦとした場合、トランスファゲートＴＧ１〜ＴＧ３がすべてオフの状態で、時定数は、τ＝０μｓとなる。また、トランスファゲートＴＧ１がオンのとき、τ＝５０μｓ、トランスファゲートＴＧ１、ＴＧ２がオンのとき、τ＝７５μｓ、トランスファゲートＴＧ１、ＴＧ２、ＴＧ３がオンのとき、τ＝１００μｓとなる。

図３のプリエンファシス回路５２の構成は例示であり、他の構成としてもよい。たとえば、第３キャパシタＣ３を図４に示すような可変容量とはせずに、第３キャパシタＣ３のみを外付けの部品として構成してもよい。また、回路形式についても、所望のプリエンファシス特性が得られれば、他の構成としてもよい。

次に、スイッチドキャパシタフィルタで構成されたローパスフィルタ５６について説明する。図５は、ローパスフィルタ５６の構成例を示す回路図である。ローパスフィルタ５６は、５次のチェビシェフ型ローパスフィルタをスイッチドキャパシタフィルタで構成したものである。ローパスフィルタ５６は、第２演算増幅器Ｏｐ２〜第６演算増幅器Ｏｐ６、第５キャパシタＣ５〜第２６キャパシタＣ２６、複数のスイッチＳＷ５〜ＳＷ２５を含む。複数のスイッチＳＷ５〜ＳＷ２５の状態は、第１クロック信号ＣＫ１に応じて、第１状態と第２状態を交互に繰り返す。図５は、第１状態を示すものであり、各スイッチが逆側にオンした状態が第２状態である。

ローパスフィルタ５６は、入力端子１２２に入力された信号の高周波成分を除去し、出力端子１２４から出力する。第２演算増幅器Ｏｐ２〜第６演算増幅器Ｏｐ６の非反転入力端子には、それぞれ第１基準電圧Ｖｒｅｆ１が印加される。

第２演算増幅器Ｏｐ２の出力端子と反転入力端子の間には第５キャパシタＣ５が設けられる。第６キャパシタＣ６は、入力端子１２２と第２演算増幅器Ｏｐ２の反転入力端子の間に設けられる。第７キャパシタＣ７の第１端子は、第２基準電圧Ｖｒｅｆ２が印加された基準電圧端子と接続され、第２端子にはスイッチＳＷ５が接続される。スイッチＳＷ５は、第１状態において第２演算増幅器Ｏｐ２の反転入力端子側にオンし、第２状態において入力端子１２２側にオンする。

第８キャパシタＣ８の両端にはスイッチＳＷ６、ＳＷ７が接続される。第８キャパシタＣ８およびスイッチＳＷ６、ＳＷ７を含み構成される経路は、第５キャパシタＣ５と並列に設けられる。スイッチＳＷ６は、第１状態において第２演算増幅器Ｏｐ２の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆが印加される基準電圧端子側にオンする。スイッチＳＷ７は、第１状態において第２演算増幅器Ｏｐ２の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆが印加される基準電圧端子側にオンする。

第９キャパシタＣ９の両端にはスイッチＳＷ８、ＳＷ９が接続される。第９キャパシタＣ９およびスイッチＳＷ８、ＳＷ９を含み構成される経路は、第２演算増幅器Ｏｐ２の出力端子と、第３演算増幅器Ｏｐ３の反転入力端子の間に設けられる。スイッチＳＷ８は、第１状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンし、第２状態において第２演算増幅器Ｏｐ２の出力端子側にオンする。スイッチＳＷ９は、第１状態において第３演算増幅器Ｏｐ３の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。第１０キャパシタＣ１０は、第３演算増幅器Ｏｐ３の出力端子と反転入力端子の間に設けられる。

第１１キャパシタＣ１１の両端にはスイッチＳＷ１０、ＳＷ１１が接続される。第１１キャパシタＣ１１およびスイッチＳＷ１０、ＳＷ１１を含み構成される経路は、第３演算増幅器Ｏｐ３の出力端子と、第４演算増幅器Ｏｐ４の反転入力端子の間に設けられる。スイッチＳＷ１０は、第１状態において第３演算増幅器Ｏｐ３の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ１１は、第１状態において第４演算増幅器Ｏｐ４の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。第１２キャパシタＣ１２は、第４演算増幅器Ｏｐ４の出力端子と反転入力端子の間に設けられる。

第１３キャパシタＣ１３の両端にはスイッチＳＷ１２、ＳＷ１３が接続される。第１３キャパシタＣ１３およびスイッチＳＷ１２、ＳＷ１３を含み構成される経路は、第４演算増幅器Ｏｐ４の出力端子と、第５演算増幅器Ｏｐ５の反転入力端子の間に設けられる。スイッチＳＷ１２は、第１状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンし、第２状態において第４演算増幅器Ｏｐ４の出力端子側にオンする。スイッチＳＷ１３は、第１状態において第５演算増幅器Ｏｐ５の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。第１４キャパシタＣ１４は、第５演算増幅器Ｏｐ５の出力端子と反転入力端子の間に設けられる。

第１５キャパシタＣ１５の両端にはスイッチＳＷ１４、ＳＷ１５が接続される。第１５キャパシタＣ１５およびスイッチＳＷ１４、ＳＷ１５を含み構成される経路は、第５演算増幅器Ｏｐ５の出力端子と、第６演算増幅器Ｏｐ６の反転入力端子の間に設けられる。スイッチＳＷ１４は、第１状態において第５演算増幅器Ｏｐ５の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ１５は、第１状態において第６演算増幅器Ｏｐ６の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。第１６キャパシタＣ１６は、第６演算増幅器Ｏｐ６の出力端子と反転入力端子の間に設けられる。

第１７キャパシタＣ１７の両端にはスイッチＳＷ１６、ＳＷ１７が接続される。第１７キャパシタＣ１７およびスイッチＳＷ１６、ＳＷ１７を含み構成される経路は、第６演算増幅器Ｏｐ６の出力端子と反転入力端子の間に設けられる。スイッチＳＷ１６は、第１状態において第６演算増幅器Ｏｐ６の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ１７は、第１状態において第６演算増幅器Ｏｐ６の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。

第１８キャパシタＣ１８の両端にはスイッチＳＷ１８、ＳＷ１９が接続される。第１８キャパシタＣ１８およびスイッチＳＷ１８、ＳＷ１９を含み構成される経路は、第３演算増幅器Ｏｐ３の出力端子と、第２演算増幅器Ｏｐ２の反転入力端子の間に設けられる。スイッチＳＷ１８は、第１状態において第２演算増幅器Ｏｐ２の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ１９は、第１状態において第３演算増幅器Ｏｐ３の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。

第１９キャパシタＣ１９の両端にはスイッチＳＷ２０、ＳＷ２１が接続される。第１９キャパシタＣ１９およびスイッチＳＷ２０、ＳＷ２１を含み構成される経路は、第５演算増幅器Ｏｐ５の出力端子と、第４演算増幅器Ｏｐ４の反転入力端子の間に設けられる。スイッチＳＷ２０は、第１状態において第４演算増幅器Ｏｐ４の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ２１は、第１状態において第５演算増幅器Ｏｐ５の出力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。

第２０キャパシタＣ２０の両端にはスイッチＳＷ２２、ＳＷ２３が接続される。第２０キャパシタＣ２０およびスイッチＳＷ２２、ＳＷ２３を含み構成される経路は、第４演算増幅器Ｏｐ４の出力端子と、第３演算増幅器Ｏｐ３の反転入力端子の間に設けられる。スイッチＳＷ２２は、第１状態において第３演算増幅器Ｏｐ３の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ２３は、第１状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンし、第２状態において第４演算増幅器Ｏｐ４の出力端子側にオンする。

第２１キャパシタＣ２１の両端にはスイッチＳＷ２４、ＳＷ２５が接続される。第２１キャパシタＣ２１およびスイッチＳＷ２４、ＳＷ２５を含み構成される経路は、第６演算増幅器Ｏｐ６の出力端子と、第５演算増幅器Ｏｐ５の反転入力端子の間に設けられる。スイッチＳＷ２４は、第１状態において第５演算増幅器Ｏｐ５の反転入力端子側にオンし、第２状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンする。スイッチＳＷ２５は、第１状態において第２基準電圧Ｖｒｅｆ２が印加される基準電圧端子側にオンし、第２状態において第６演算増幅器Ｏｐ６の出力端子側にオンする。

第２２キャパシタＣ２２は、第４演算増幅器Ｏｐ４の出力端子と、第２演算増幅器Ｏｐ２の反転入力端子の間に設けられる。第２３キャパシタＣ２３は、第６演算増幅器Ｏｐ６の反転入力端子と、第４演算増幅器Ｏｐ４の出力端子の間に設けられる。第２４キャパシタＣ２４は、第４演算増幅器Ｏｐ４の反転入力端子と、第２演算増幅器Ｏｐ２の出力端子の間に設けられる。第２５キャパシタＣ２５は、第６演算増幅器Ｏｐ６の出力端子と、第４演算増幅器Ｏｐ４の反転入力端子の間に設けられる。

好ましくは、ローパスフィルタ５６の周波数特性は、１９ｋＨｚおよび３８ｋＨｚにノッチを有するように設計する。これは、第１クロック信号ＣＫ１の周波数ｆ１＝５００ｋＨｚとし、Ｃ５＝３２ｐＦ、Ｃ６＝２ｐＦ、Ｃ７＝８ｐＦ、Ｃ８＝４ｐＦ、Ｃ９＝２ｐＦ、Ｃ１０＝１６ｐＦ、Ｃ１１＝４ｐＦ、Ｃ１２＝３２ｐＦ、Ｃ１３＝２ｐＦ、Ｃ１４＝１６ｐＦ、Ｃ１５＝４ｐＦ、Ｃ１６＝１１ｐＦ、Ｃ１７＝４ｐＦ、Ｃ１８＝４ｐＦ、Ｃ１９＝４ｐＦ、Ｃ２０＝２ｐＦ、Ｃ２１＝２ｐＦ、Ｃ２２＝１６ｐＦ、Ｃ２３＝２．２ｐＦ、Ｃ２４＝８．８ｐＦ、Ｃ２５＝３ｐＦとすることにより実現することができる。図６は、図５のローパスフィルタ５６の周波数特性を示す。本実施の形態では、５次のチェビシェフ型フィルタを構成するため、１５ｋＨｚまで平坦な透過特性を有し、１９ｋＨｚで急激に減衰する良好なフィルタを構成することができる。このようなフィルタをアナログのアクティブフィルタで構成しようとすれば、数十ｎＦの非常に大きなキャパシタが必要となってしまい、集積化が困難となる。本実施の形態のように、スイッチドキャパシタフィルタを用いることにより、キャパシタを半導体基板上へ集積化することが可能となる。

また、図６に示すように、１９ｋＨｚ、３８ｋＨｚにノッチを設けた場合、後段のステレオ変調器１０において、３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号との干渉が抑えられるため、良好なステレオ変調が実現できる。

もっとも、ローパスフィルタ５６の構成および周波数特性は、図５、図６のそれに限定されるものではない。すなわち、ローパスフィルタ５６は、ＦＭ送信機１００全体として必要な特性が得られるように設計すればよいが、フィルタの次数としては３次から７次とするのが好ましい。２次程度のフィルタとして構成すれば足りる場合には、スイッチドキャパシタフィルタではなく、アナログフィルタとして構成すればよい。

図７は、図１のＦＭ送信機１００のステレオ変調器１０、周波数変調器２０の内部構成を示すブロック図である。ステレオ変調器１０、周波数変調器２０の構成、動作については、広く知られているため、ここでは簡単に説明する。

ステレオ変調器１０は、加算器１２、減算器１３、加算器１４、振幅変調器１５、マルチプレクサ１６、１／２分周器１７を含む。加算器１２は、ＬチャンネルとＲチャンネルのステレオオーディオ信号Ｓ１Ｌ’、Ｓ１Ｒ’を加算し、和信号Ｌ＋Ｒを生成する。減算器１３は、ＬチャンネルとＲチャンネルのステレオオーディオ信号Ｓ１Ｌ’、Ｓ１Ｒ’から差信号Ｌ−Ｒを生成する。振幅変調器１５は、差信号Ｌ−Ｒを用いて、図１の第２プログラマブル分周器４２から出力された３８ｋＨｚの第２クロック信号ＣＫ２を振幅変調する。マルチプレクサ１６は、和信号Ｌ＋Ｒを、振幅変調器１５から出力される副搬送波Ｓ１’’を合成する。１／２分周器１７は、３８ｋＨｚの第２クロック信号ＣＫ２を１／２分周し、１９ｋＨｚのパイロット信号Ｓｐを生成する。加算器１４は、マルチプレクサ１６の出力信号と、パイロット信号Ｓｐを合成して、ステレオコンポジット信号Ｓ２を生成する。

周波数変調器２０は、ＶＣＯ２２、分周器２４、位相比較器２６、ループフィルタ２８、加算器２９を含む。ＶＣＯ２２は、制御電圧Ｖｃｎｔに応じた周波数で発振する。ＶＣＯ２２の出力信号Ｓ３は、被変調信号として外部へと出力されるとともに、分周器２４へと入力される。分周器２４は、ＶＣＯ２２の出力信号Ｓ３の周波数ｆｒｆを、１／ｎ（ｎは自然数）に分周し、帰還信号Ｓｆｂを出力する。位相比較器２６には、分周器２４から出力される周波数ｆｒｆ／ｎの帰還信号Ｓｆｂを、基準クロック信号ＣＫｒｅｆと比較し、２つの信号の位相差に応じた電圧（以下、位相差電圧Ｖｐｃという）を出力する。ＰＬＬ回路の基準クロック信号ＣＫｒｅｆは、上述のように、図１の第３プログラマブル分周器４４から出力される第３クロック信号ＣＫ３である。

ループフィルタ２８は、位相比較器２６から出力される位相差電圧Ｖｐｃの高周波成分を除去し、加算器２９に出力する。加算器２９は、ステレオ変調器１０から出力されたステレオコンポジット信号Ｓ２を、ループフィルタ２８の出力信号に重畳し、制御電圧Ｖｃｎｔとして出力する。

ＶＣＯ２２の出力信号Ｓ３は、搬送周波数ｆｒｆ＝ＣＫ２×ｎであり、ステレオコンポジット信号Ｓ２によって周波数変調された信号となる。ここで、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ３）の周波数は、周波数変調器２０から出力される被変調信号Ｓ３として必要な周波数が得られる値に設定される。すなわち、被搬送波の周波数を１００ｋＨｚステップで変化させたい場合、基準クロック信号ＣＫｒｅｆの周波数は、１００ｋＨｚ、あるいはその約数に設定する。もし、周波数変調器２０の後段に１／２分周器をさらに設け、出力信号Ｓ３を、１／２分周した後に、後段のブロックに出力する構成とした場合、基準クロック信号ＣＫｒｅｆは、２００ｋＨｚ、あるいはその約数に設定する。さらに、外部クロック信号ＣＫｅｘｔの周波数ｆｅｘｔは、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ３）の周波数ｆ３の整数倍に設定するのが望ましい。

以上のように構成されたＦＭ送信機１００によれば、フィルタ回路５０のスイッチドキャパシタフィルタのスイッチングに用いられる第１クロック信号ＣＫ１と、ステレオコンポジット信号Ｓ２の生成用の基準クロック信号ＣＫ２と、ＰＬＬ回路の基準クロック信号ＣＫ３（＝ＣＫｒｅｆ）とは、プログラマブル分周器を用いて同一の外部クロック信号ＣＫｅｘｔから生成する。すなわち、起源を同じくした信号となっている。その結果、専用の発振器を設ける必要がなく、回路規模を縮小することができる。また、外部クロック信号ＣＫｅｘｔの周波数が、ＦＭ送信機が搭載されるセットごとに異なる場合でも、第１プログラマブル分周器４０、第２プログラマブル分周器４２、第３プログラマブル分周器４４の分周比ｎ１、ｎ２、ｎ３を、独立に設定することができるため、フィルタ回路５０、ステレオ変調器１０、周波数変調器２０において必要とされる所望の基準クロックを得ることができる。

また、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ３）は、ＦＭ送信機１００の搬送波の周波数に影響するため、高精度で生成すべきであるのに対して、フィルタ回路５０のスイッチドキャパシタフィルタ用の第１クロック信号ＣＫ１や、ステレオコンポジット信号生成用の基準クロック信号ＣＫ２の周波数精度は、それほど高く要求されない。そこで、外部クロック信号ＣＫｅｘｔの周波数と、ＰＬＬ回路の基準クロック信号ＣＫｒｅｆ（＝ＣＫ３）との関係を、外部クロック信号ＣＫｅｘｔと第１クロック信号ＣＫ１、第２クロック信号ＣＫ２の関係よりも優先的に規定することにより、ＦＭ送信機全体の性能を上げることができる。

以上、実施の形態にもとづいて、ＦＭ送信機の構成および動作について説明した。次に、実施の形態に係るＦＭ送信機１００の応用例について説明する。上述のＦＭ送信機１００は、たとえば、オーディオ再生機能を有する携帯電話端末などの小型電子機器に好適に搭載することができる。図８は、実施の形態に係るＦＭ送信機を搭載した小型電子機器の構成を示すブロック図である。

小型電子機器２００は、ＦＭ送信機１００、メモリ１１０、オーディオエンコーダ１２０、アンテナ１３０、発振器１４０、制御部１５０を備える。発振器１４０は、所定の発振周波数を有しており、小型電子機器２００のシステムクロックＣＫｓｙｓを生成する。メモリ１１０には、オーディオデータが圧縮、あるいは非圧縮の形式で記録されている。オーディオエンコーダ１２０は、メモリ１１０からオーディオデータＤＡを読み出し、必要に応じてエンコードして、オーディオ信号Ｓ１Ｌ、Ｓ１Ｒを生成し、ＦＭ送信機１００へと出力する。ＦＭ送信機１００は、上述のように、ステレオ変調、周波数変調を行い、さらに増幅した高周波信号Ｓ４をアンテナ１３０に出力する。

オーディオエンコーダ１２０、制御部１５０は、システムクロック信号ＣＫｓｙｓによって所定の演算処理を行う。また、このシステムクロック信号ＣＫｓｙｓは、ＦＭ送信機１００に外部クロック信号ＣＫｅｘｔとして入力される。

制御部１５０は、たとえばマイクロプロセッサであって、発振器１４０の発振周波数、すなわちシステムクロックＣＫｓｙｓの周波数に応じて、ＦＭ送信機１００の第１プログラマブル分周器４０、第２プログラマブル分周器４２、第３プログラマブル分周器４４の分周比ｎ１、ｎ２、ｎ３等を設定する。分周比の設定は、ＦＭ送信機１００にレジスタなどを用意し、外部から値を変更可能とすることに実現できる。

上述のように本実施の形態によれば、ＦＭ送信機１００のフィルタ回路５０をコンパクトに設計できるため、図８の小型電子機器２００の小型化、低コスト化が可能となる。また、システムクロックＣＫｓｙｓを、ＦＭ送信機１００の外部クロック信号として利用し、他の回路ブロックのクロック信号として利用するため、１つの発振器で動作させることができる。すなわち、ＦＭ送信機専用に高価な水晶振動子等を設ける必要がないため、セットの小型化、低コスト化が実現できる。また、ＦＭ送信機１００が、システムクロック信号の周波数が異なるセットに搭載される場合においても第１プログラマブル分周器４０、第２プログラマブル分周器４２等の分周比ｎ１、ｎ２を適切に設定することにより、安定なステレオ変調、周波数変調を実現することができる。すなわち、ＦＭ送信機１００は、搭載されるセットのシステムクロックに制限されることがなく、従来のＦＭ送信機に比べて、汎用性が高いという利点も有する。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、図１に示すように、クロック入力端子１０６に入力された外部クロック信号ＣＫｅｘｔを分周し、第１クロック信号ＣＫ１から第３クロック信号ＣＫ３を生成したが、これには限定されない。すなわち、フィルタ回路５０、ステレオ変調器１０、周波数変調器２０において必要な周波数で発振する発振器をそれぞれ専用に設けてもよい。この場合、各ブロックに供給される周波数を、それぞれ最適化することができるため、装置の性能の観点から有利である。

本発明の実施の形態に係るＦＭ送信機の構成を示す回路図である。図１のフィルタ回路の構成を示すブロック図である。図２のプリエンファシス回路の構成例を示す回路図である。図３の第３キャパシタを可変容量としたときの構成例を示す回路図である。図２のローパスフィルタの構成例を示す回路図である。図５のローパスフィルタの周波数特性を示す図である。図１のＦＭ送信機のステレオ変調器、周波数変調器の内部構成を示すブロック図である。実施の形態に係るＦＭ送信機を搭載した小型電子機器の構成を示すブロック図である。

符号の説明

１０ステレオ変調器、２０周波数変調器、２４分周器、４０第１プログラマブル分周器、４２第２プログラマブル分周器、４４第３プログラマブル分周器、５０フィルタ回路、５２プリエンファシス回路、５４リミッタ回路、５６ローパスフィルタ、１００ＦＭ送信機、１３０アンテナ、１４０発振器、２００小型電子機器。

Claims

入力オーディオ信号をステレオコンポジット信号に変換し、周波数変調して出力するＦＭ送信機であって、
前記入力オーディオ信号が入力され、帯域を補正して出力するフィルタ回路と、
前記フィルタ回路の出力信号をステレオ変調し、ステレオコンポジット信号に変換するステレオ変調器と、
前記ステレオ変調器から出力されるステレオコンポジット信号にもとづいて、周波数変調を実行する周波数変調器と、
を備え、
前記フィルタ回路は、前記入力オーディオ信号の高周波成分を除去するローパスフィルタを含み、当該ローパスフィルタを、スイッチドキャパシタフィルタで構成し、
スイッチドキャパシタフィルタで構成される前記ローパスフィルタの周波数特性は、１９ｋＨｚおよび３８ｋＨｚにノッチを有することを特徴とするＦＭ送信機。
前記フィルタ回路は、前記入力オーディオ信号の高周波成分を強調するプリエンファシス回路をさらに含み、当該プリエンファシス回路を、スイッチドキャパシタフィルタで構成したことを特徴とする請求項１に記載のＦＭ送信機。
入力オーディオ信号をステレオコンポジット信号に変換し、周波数変調して出力するＦＭ送信機であって、
前記入力オーディオ信号が入力され、帯域を補正して出力するフィルタ回路と、
前記フィルタ回路の出力信号をステレオ変調し、ステレオコンポジット信号に変換するステレオ変調器と、
前記ステレオ変調器から出力されるステレオコンポジット信号にもとづいて、周波数変調を実行する周波数変調器と、
を備え、
前記フィルタ回路は、
前記入力オーディオ信号の高周波成分を強調するプリエンファシス回路と、
前記プリエンファシス回路の前段または後段に設けられ、前記入力オーディオ信号の高周波成分を除去するローパスフィルタと、
を含み、
前記プリエンファシス回路および前記ローパスフィルタを、スイッチドキャパシタフィルタで構成し、
スイッチドキャパシタフィルタで構成される前記ローパスフィルタの周波数特性は、１９ｋＨｚおよび３８ｋＨｚにノッチを有することを特徴とするＦＭ送信機。
入力オーディオ信号をステレオコンポジット信号に変換し、周波数変調して出力するＦＭ送信機であって、
前記入力オーディオ信号が入力され、帯域を補正して出力するフィルタ回路と、
前記フィルタ回路の出力信号をステレオ変調し、ステレオコンポジット信号に変換するステレオ変調器と、
前記ステレオ変調器から出力されるステレオコンポジット信号にもとづいて、周波数変調を実行する周波数変調器と、
を備え、
前記フィルタ回路は、前記入力オーディオ信号の高周波成分を除去するローパスフィルタを含み、当該ローパスフィルタを、スイッチドキャパシタフィルタで構成し、
スイッチドキャパシタフィルタで構成される前記ローパスフィルタの次数は、５次であり、その周波数特性は１９ｋＨｚおよび３８ｋＨｚにノッチを有することを特徴とするＦＭ送信機。
入力オーディオ信号をステレオコンポジット信号に変換し、周波数変調して出力するＦＭ送信機であって、
前記入力オーディオ信号が入力され、帯域を補正して出力するフィルタ回路と、
前記フィルタ回路の出力信号をステレオ変調し、ステレオコンポジット信号に変換するステレオ変調器と、
前記ステレオ変調器から出力されるステレオコンポジット信号にもとづいて、周波数変調を実行する周波数変調器と、
を備え、
前記フィルタ回路は、
前記入力オーディオ信号の高周波成分を強調するプリエンファシス回路と、
前記プリエンファシス回路の前段または後段に設けられ、前記入力オーディオ信号の高周波成分を除去するローパスフィルタと、
を含み、
前記プリエンファシス回路および前記ローパスフィルタを、スイッチドキャパシタフィルタで構成し、
スイッチドキャパシタフィルタで構成される前記ローパスフィルタの次数は、５次であり、その周波数特性は１９ｋＨｚおよび３８ｋＨｚにノッチを有することを特徴とするＦＭ送信機。
スイッチドキャパシタフィルタで構成される前記プリエンファシス回路は、可変キャパシタを含み、前記可変キャパシタの容量値によって、強調する周波数が可変に構成されることを特徴とする請求項２または３に記載のＦＭ送信機。
前記スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号の周波数を、１００ｋＨｚから１ＭＨｚの間に設定したことを特徴とする請求項１から６のいずれかに記載のＦＭ送信機。
前記周波数変調器は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を含む直接変調型で構成され、
前記スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号は、前記周波数変調器のＰＬＬ回路の基準クロック信号と起源を同じくする信号であることを特徴とする請求項１から７のいずれかに記載のＦＭ送信機。
前記スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号は、前記ステレオ変調器において使用される３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号と、起源を同じくする信号であることを特徴とする請求項１から８のいずれかに記載のＦＭ送信機。
本ＦＭ送信機が搭載されるセットのシステムクロックを分周し、前記スイッチドキャパシタフィルタのスイッチングに使用されるクロック信号として出力する分周器を備えることを特徴とする請求項１から９のいずれかに記載のＦＭ送信機。
前記ステレオ変調器、前記周波数変調器ならびにスイッチドキャパシタフィルタで構成される前記フィルタ回路の一部は、ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から１０のいずれかに記載のＦＭ送信機。
請求項１から１１のいずれかに記載のＦＭ送信機と、
前記ＦＭ送信機の出力信号を外部へと送信するためのアンテナと、
所定の周波数のシステムクロックを生成する発振器と、
前記システムクロックを第１の分周比にて分周し、前記ＦＭ送信機のスイッチドキャパシタフィルタに供給する第１分周器と、
を備えることを特徴とする小型電子機器。
前記システムクロックを第２の分周比にて分周し、３８ｋＨｚの副搬送波および１９ｋＨｚのパイロット信号の生成のために前記ＦＭ送信機のステレオ変調器に供給する第２分周器と、
前記システムクロックを第３の分周比にて分周し、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を含む直接変調型で構成される前記ＦＭ送信機の前記周波数変調器に対して、前記ＰＬＬ回路の基準クロック信号として供給する第３分周器と、
をさらに備えることを特徴とする請求項１２に記載の小型電子機器。