JP4892466B2 - アナログデジタル回路 - Google Patents

Description

本発明は、アナログデジタル回路に関する。

近年、欧州のＦＭラジオ局や米国のラジオ放送局は、テキストなどの付加的な情報を、欧州のＲＤＳ（ラジオデータ・システム）あるいは米国のＲＢＤＳ（ラジオ放送データ・システム）情報として送信している。ＲＤＳ／ＲＢＤＳを利用すれば、カーラジオの受信機において、現在受信している放送局の名称、音楽のジャンルなど、さまざまな情報を利用することができる（特許文献１、２）。

一方で、オーディオ信号をステレオコンポジット信号に変換し、周波数変調器を用いて周波数変調して出力するＦＭ送信機が知られている（特許文献３から５）。ＦＭ送信機を利用すれば、オーディオ信号をＲＣＡケーブルなどの配線を介さずに伝送することができるため、カーオーディオのＣＤチェンジャとヘッドユニット間の信号の伝送などに利用できる。さらに近年、ハードディスクオーディオ機器、メモリオーディオ機器、音楽再生機能を有する携帯電話端末が著しい普及を見せているが、こうした小型電子機器に蓄えられた楽曲データを、据え置き型のオーディオコンポ等のスピーカから再生する用途にも、ＦＭ送信機が用いられている。

ＦＭ送信機は、フィルタ部、ステレオ変調器、周波数変調器を備えて構成されるのが一般的である。フィルタ部は、プリエンファシスフィルタやローパスフィルタを含む。ステレオ変調器は、フィルタ部の出力をステレオ変調し、ステレオコンポジット信号を生成する。周波数変調器は、ステレオコンポジット信号を変調信号として、搬送波を周波数変調する。

特開平８−２５６１３５号公報 特開平８−１９１２３２号公報 特開平９−０６９７２９号公報 特開平１０−０１３３７０号公報 特開平９−３１２５８８号公報 NATIONAL RADIO SYSTEMS COMMITTEE、「UNITED STATES RBDS STANDARD」、米国、１９９８年４月９日

こうした回路において、ステレオ変調器と周波数変調器の間に、デジタルアナログ変換器（以下、単にＤＡコンバータともいう）を設け、ステレオ変調処理までをデジタルで、周波数変調をアナログで行う場合について検討する。
デジタル処理を行うフィルタ部とステレオ変調器とは、動作クロックが異なるのが一般的である。また、ステレオ変調器と、アナログデジタル変換器の動作クロックも異なっている。こうした状況において、各回路ブロックをどの周波数を利用して動作させるかは、Ｓ／Ｎ比、歪み率などの回路特性を改善する上で重要な問題である。
こうした問題は、ＦＭ送信機に限らず、デジタル回路とアナログ回路が混載される回路において発生しうる問題である。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、デジタル回路とアナログ回路を、適切なクロックで動作させる回路の提供にある。

本発明のある態様は、アナログデジタル回路に関する。このアナログデジタル回路は、第１周波数の第１クロックにもとづいて動作する第１デジタル演算部と、第１周波数より高く、かつ非同期である第２周波数の第２クロックにもとづいて動作し、第１デジタル演算部の出力データに所定の処理を施す第２デジタル演算部と、第２クロックと起源を同じくする、第３周波数の第３クロックにもとづいて動作し、第２デジタル演算部の出力信号に対して所定の処理を施すアナログ回路と、第１デジタル演算部から第１周波数の出力データを受け、サンプリング周波数を変換し、第２クロックに同期したデータに変換し、第２デジタル演算部に出力するサンプリング変換部と、を備える。

「あるクロックにもとづいて動作する」とは、その回路のタイミングがそのクロックによって制御される場合をいい、たとえば信号の入力、もしくは出力が、そのクロックによって制御される場合が含まれる。また、その回路の内部処理が、別のクロックを利用していてもよい。
この態様によると、非同期の第１、第２クロックで動作する第１デジタル演算部と、第２デジタル演算部の間に、サンプリング変換部を設けることにより、第１、第２デジタル演算部を異なる適切な周波数で動作させることができる。

第３周波数ｆ３の第３クロックを可変の分周比Ｍで分周して第２クロックを生成する分周器と、第３周波数ｆ３、第１周波数ｆ１の値にもとづき、第２周波数ｆ２を設定する分周比設定部と、をさらに備えてもよい。

ある態様のアナログデジタル回路は、ＦＭ送信機であってもよい。このＦＭ送信機は、第１デジタル演算部は、入力信号をフィルタリングするデジタルフィルタを含んでもよい。第２デジタル演算部は、デジタルフィルタの出力信号をステレオ変調してステレオコンポジット信号を生成するデジタルステレオ変調器を含んでもよい。アナログ回路は、ステレオコンポジット信号をデジタルアナログ変換するデジタルアナログ変換器と、デジタルアナログ変換されたステレオコンポジット信号を変調信号として、第３クロックに対応する搬送波を周波数変調する周波数変調器と、を含んでもよい。

第１周波数ｆ１と第２周波数ｆ２は、以下の関係式（１）、（２）が成立するように設定されてもよい。
ｆｍａｘ＜ｆ２−ｆ１×Ｋ×Ｎ−ｆｉｎ …（１）
ｆｍａｘ＜ｆ１×Ｋ×（Ｎ＋１）−ｆ２−ｆｉｎ …（２）
ここで、
Ｋ：サンプリング変換器のオーバーサンプリングレート
Ｎ：整数
ｆｉｎ：入力信号の最大周波数
ｆｍａｘ：ステレオコンポジット信号の最大周波数
である。

ＦＭ送信機は、周波数ｆ３の第３クロックを可変の分周比Ｍで分周して第２クロックを生成する分周器と、ｆ２＝ｆ３／Ｍによって得られる第２周波数が式（１）、（２）を満たすように、分周器の分周比Ｍを設定する分周比設定部と、をさらに備えてもよい。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るアナログデジタル回路によれば、各回路ブロックに対して適切なクロックにもとづいて動作させることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係るＦＭ送信機１００を搭載した電子機器２００の全体構成を示すブロック図である。この電子機器２００は、たとえば携帯電話端末、ラジオ受信機、シリコンオーディオプレイヤであって、オーディオの再生機能を備えている。再生されるオーディオ信号は、電子機器２００自体が備えるスピーカやイヤホンなどの電気音響変換素子自体から出力可能である。これに加えて、電子機器２００は、より高音質なオーディオ再生を可能とするために、オーディオ信号を周波数変調して、外部に電波として送出可能となっている。ユーザは、送信された信号を、外部のオーディオプレイヤによって受信し、より高音質で再生することができる。

本実施の形態に係るＦＭ送信機１００は、アナログ回路とデジタル回路を含んで構成されるアナログデジタル混載回路である。ＦＭ送信機１００は、オーディオデータに加えて、文字データなどを送出可能であってもよい。

電子機器２００は、音源１１０、ＦＭ送信機１００、アンテナ１１２を備える。
音源１１０は、オーディオ信号Ｓ１を出力する。たとえば、オーディオ信号Ｓ１は、放送波を受信して復調した結果得られる信号でもよいし、メモリに記憶されたデータを再生した信号であってもよく、その生成方法は問わない。音源１１０とＦＭ送信機１００は、所定の形式のバス１１４で接続される。たとえばバス１１４はＩ２Ｓバスである。この場合、音源１１０とＦＭ送信機１００の間で、オーディオ信号Ｓ１はシリアルデータとして伝送される。

ＦＭ送信機１００は、音源１１０からのオーディオ信号Ｓ１を受ける。ＦＭ送信機１００は、デジタル回路１０、アナログ回路３０、その他の回路ブロックを含み、アナログデジタル混載回路として、一つの半導体基板上に一体集積化される。なお、図１は、主要な回路ブロックのみを抽出して示したものであり、その他のブロックは適宜省略している。

デジタル回路１０は、インタフェース部１２、デジタルフィルタ１４、サンプリング変換部１６、ステレオ変調器２０を含む。アナログ回路３０は、周波数変調器３２、パワーアンプ３６を含む。デジタルアナログ変換器（以下、ＤＡＣという）３４は、デジタル回路１０、アナログ回路３０のいずれに含まれると解釈してもよいが、以下の説明では、アナログ回路３０に含まれるものとする。なお、デジタル回路１０は、２つのデジタル演算処理を実行する。ひとつはフィルタリング処理であり、もうひとつはステレオ変調である。したがって、デジタルフィルタ１４を第１デジタル演算部、ステレオ変調器２０を第２デジタル演算部とも呼ぶ。

まず、デジタル回路１０について説明する。なお、デジタル回路１０には、図示しない数ＭＨｚのシステムクロックが供給されており、演算処理はシステムクロックにもとづいて実行される。

インタフェース部１２は、入力端子１０２を介して音源１１０からのオーディオ信号Ｓ１を受ける。インタフェース部１２はオーディオ信号Ｓ１を受信し、パラレルデータに変換してデジタルフィルタ１４に出力する。デジタルフィルタ１４は、プリエンファシス回路やローパスフィルタを含む。デジタルフィルタ１４は、第１デジタル演算部であって、第１周波数ｆ１の第１クロックＣＫ１にもとづいて動作する。クロック生成部４０は、ｆ１＝３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚ等のワードクロックである第１クロックＣＫ１を生成する。クロック生成部４０は、ＦＭ送信機１００の外部に設けられてもよい。デジタルフィルタ１４は、プリエンファシス回路において、オーディオ信号Ｓ１のカットオフ周波数以上の成分を強調し、ローパスフィルタにおいてオーディオ信号Ｓ１の不要な高周波成分を除去する。デジタル回路１０は、第１クロックＣＫ１を利用して、入力されたオーディオ信号Ｓ１をラッチしたり、信号の出力タイミングを制御する。

ステレオ変調器２０は第２デジタル演算部であって、第１周波数ｆ１より高い第２周波数ｆ２の第２クロックＣＫ２にもとづいて動作する。第１クロックＣＫ１と第２クロックＣＫ２は、独立に生成されており非同期である。第２デジタル演算部であるステレオ変調器２０は、第１デジタル演算部であるデジタルフィルタ１４の出力データに、所定の処理を施す。本実施の形態において、ステレオ変調器２０は、所定の処理としてステレオ変調を行い、ステレオコンポジット信号Ｓ５を生成する。

クロック生成部４４は、第３周波数ｆ３の第３クロックＣＫ３を生成する。クロック生成部４４はたとえばＰＬＬ（Phase Locked Loop）や水晶振動子であり、その一部または全部がＦＭ送信機１００の外部に設けられてもよい。

分周器４２は、第３クロックＣＫ３を受け、これを可変の分周比Ｍで分周して第２クロックＣＫ２を生成する。すなわち、ｆ２＝ｆ３／Ｍが成立する。
分周比設定部４６には、第１周波数ｆ１、第３周波数ｆ３の値が入力される。分周比設定部４６は、第１周波数ｆ１、第３周波数ｆ３の値にもとづいて、分周比Ｍを設定する。分周比設定部４６は、第１周波数ｆ１、第３周波数ｆ３の値と、設定すべき分周比Ｍを対応関係を示すテーブルを備えてもよい。このテーブルはＦＭ送信機１００の外部に設けられてもよい。
なお、分周比設定部４６には、（ｉ）第１周波数ｆ１、第３周波数ｆ３の値の両方が入力されてもよいし、（ｉｉ）第１周波数ｆ１、第３周波数ｆ３のいずれか一方のみが入力され、既知の周波数比を利用して、他方の周波数を取得してもよい。分周比Ｍについては後述する。

互いに非同期な第１クロックＣＫ１、第２クロックＣＫ２にもとづいて動作するデジタルフィルタ１４、ステレオ変調器２０間の信号の送受信のタイミングの整合を保つために、デジタルフィルタ１４、ステレオ変調器２０の間には、サンプリング変換部１６が設けられる。

サンプリング変換部１６は、デジタルフィルタ（第１デジタル演算部）１４から第１周波数ｆ１の出力データを受け、サンプリング周波数を変換し、第２クロックＣＫ２に同期したデータＳ４に変換し、ステレオ変調器（第２デジタル演算部）２０に出力する。

サンプリング変換部１６は、オーバーサンプリング回路１６ａ、サンプリング変換器１６ｂを含む。
オーバーサンプリング回路１６ａは、デジタルフィルタ１４の出力（以下、オーディオ信号Ｓ２という）を受け、オーバーサンプリングする。オーバーサンプリングレートＫは、オーバーサンプリング信号Ｓ３の周波数が、第２クロックＣＫ２の第２周波数ｆ２に近づくように設定する。以下、オーバーサンプリング回路１６ａの出力を、オーバーサンプリング信号Ｓ３という。

サンプリング変換器１６ｂは、オーバーサンプリング回路１６ａからのオーバーサンプリング信号Ｓ３を受け、第２クロックＣＫ２に同期したサンプリング点のデータを補間処理によって演算する。

第２演算処理部であるステレオ変調器２０の後段に設けられたアナログ回路３０は、第３周波数ｆ３の第３クロックＣＫ３にもとづいて動作する。第２クロックＣＫ２は、第３クロックＣＫ３を分周したものであるから、第３クロックＣＫ３と第３クロックＣＫ３は起源を同じくするといえる。

アナログ回路３０は、ステレオ変調器２０の出力信号に対して所定の処理を施す。本実施の形態において、アナログ回路３０は、ＤＡＣ３４、周波数変調器３２、パワーアンプ３６を含む。ＤＡＣ３４は、ステレオコンポジット信号Ｓ５をデジタルアナログ変換する。周波数変調器３２は、デジタルアナログ変換されたステレオコンポジット信号Ｓ６を変調信号として、第３クロックＣＫに対応する搬送波を周波数変調する。たとえば搬送波は、第３クロックＣＫ３の第３周波数ｆ３を逓倍した周波数を有してもよい。

パワーアンプ３６は、周波数変調器３２から出力される被変調信号Ｓ７を増幅し、出力端子１０４から出力する。出力端子１０４には、図示しないマッチング回路を介してアンテナ１１２が接続される。

次に、第１周波数ｆ１と、第２周波数ｆ２の関係について説明する。本実施の形態に係るＦＭ送信機１００によれば、第１周波数ｆ１、第２周波数ｆ２を互いに独立に設定できるという効果を有する。しかし、それらの周波数を無関係に設定すると、折り返し雑音が発生する。折り返し雑音を抑制するために、第１周波数ｆ１と第２周波数ｆ２は、以下のように設定する。

いま、オーディオ信号Ｓ１の最大周波数をｆｉｎ１と書く。通常のオーディオ信号は、０〜１５ｋＨｚ程度の周波数成分を有するから、この場合ｆｉｎ１＝１５ｋＨｚである。

また、ステレオ変調器２０から出力されるステレオコンポジット信号Ｓ５の周波数成分の最大値をｆｍａｘと書く。オーディオ信号Ｓ１が０〜１５ｋＨｚの周波数成分を有する場合、ステレオコンポジット信号Ｓ５の周波数成分の最大周波数ｆｍａｘは
ｆｍａｘ＝ｆｓ１＋ｆｉｎ１
となる。ここでｆｓ１は、ステレオ変調の副搬送波の周波数である。ｆｉｎ１＝１５ｋＨｚ、ｆｓ＝３８ｋＨｚとすれば、ｆｍａｘ＝５３ｋＨｚ程度となる。

また、ステレオ変調器２０が、ＲＤＳ／ＲＢＤＳデータの変調を行う場合、ステレオコンポジット信号Ｓ５の最大周波数ｆｍａｘは、以下の値をとる。
ＲＤＳ／ＲＢＤＳデータの変調では、周波数ｆｓ２＝５７ｋＨｚの副搬送波が、ｆｉｎ２＝１〜３ｋＨｚ程度のＲＤＳ／ＲＢＤＳデータで振幅変調される。したがって、このときのステレオコンポジット信号Ｓ５の最大周波数ｆｍａｘは、
ｆｍａｘ＝ｆｓ２＋ｆｉｎ２
となる。ここでｆｉｎ２は、ＲＤＳ／ＲＢＤＳデータの最大周波数（３ｋＨｚ程度）である。したがって、ステレオコンポジット信号Ｓ５がＲＤＳ／ＲＢＤＳデータを含む場合、その最大周波数ｆｍａｘは、
ｆｍａｘ＝５７＋３＝６０ｋＨｚ
程度となる。

ステレオコンポジット信号Ｓ５の最大周波数ｆｍａｘ、入力信号の最大周波数ｆｉｎ＝１５ｋＨｚをパラメータとして、第１周波数ｆ１と第２周波数ｆ２には、式（１）、（２）の関係が成り立つことが望ましい。
ｆｍａｘ＜ｆ２−ｆ１×ｋ×Ｎ−ｆｉｎ …（１）
ｆｍａｘ＜ｆ１×ｋ×（Ｎ＋１）−ｆ２−ｆｉｎ …（２）
ここで、Ｎは整数である。

第１周波数ｆ１もしくは第２周波数ｆ２のいずれか一方が決定されると、式（１）、（２）にしたがい、他方を決定することができる。第１周波数ｆ１がワードクロックの３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚのいずれかに設定されると、その値に応じて第２周波数ｆ２を決定する。たとえば、ｆ１＝４４．１ｋＨｚであり、ｆｍａｘ＝５３ｋＨｚ（ＲＤＳ／ＲＢＤＳデータなし）の場合、第２周波数ｆ２を４３０〜４６０ｋＨｚに設定するとよい。

分周比設定部４６は、必要な第２周波数ｆ２を得るために、分周器４２の分周比Ｍを制御する。すなわち、式（１）、（２）にもとづき、第２周波数ｆ２が決定される。第２周波数ｆ２と第３周波数ｆ３の間には、
ｆ２＝ｆ３／Ｍ …（２）
が成り立つ。したがって、ｆ１、ｆ３が決定されれば、式（１）、（２）にしたがい、必要な分周比Ｍを適切に設定することができる。

以上、ＦＭ送信機１００の構成および動作について説明した。本実施の形態に係るＦＭ送信機１００の効果は、図２（ａ）、（ｂ）に示す別構成のＦＭ送信機との比較によって、さらに明確となる。

図２（ａ）、（ｂ）は、本実施の形態に係るＦＭ送信機１００と異なる構成のＦＭ送信機３００ａ、３００ｂのブロック図である。
図２（ａ）のＦＭ送信機３００ａでは、第１クロックＣＫ１と第２クロックＣＫ２は、たとえば、共通のクロック信号を図示しないＰＬＬによって逓倍もしくは分周して生成された信号であり、互いに同期している。したがって、図１のサンプリング変換器１６ｂが不要となり、オーバーサンプリング回路１６ａのみが設けられる。その他の構成は図１とほぼ同様である。

図２（ａ）のＦＭ送信機３００ａでは、ステレオ変調器２０に供給される第２クロックＣＫ２と、周波数変調器３２に供給される第３クロックＣＫ３が無関係に生成されるため非同期となる。したがって、ステレオ変調器２０によるステレオ変調と、周波数変調器３２による周波数変調が非同期で行われるため、ａｂｓ（α×ｆ３−β×ｆ２）を成分とするビートが発生し、特性が悪化する。α、βは整数であり、ａｂｓ（）は絶対値を表す。

これに対して、本実施の形態に係る図１のＦＭ送信機１００では、ステレオ変調器２０と周波数変調器３２が起源を同じくする第２クロックＣＫ２、第３クロックＣＫ３にもとづいて動作するため、ビートの発生を抑制することができ、特性を改善することができる。

さらに、本実施の形態に係るＦＭ送信機１００では、式（１）、（２）を満たすように、第１周波数ｆ１、第２周波数ｆ２を決定するため、折り返しノイズを好適に抑制することができる。第１周波数ｆ１がいくつかの値で切り替えられる場合、分周比設定部４６を設けることにより、第１周波数ｆ１に応じて第２周波数ｆ２を適切に設定することができる。
具体的には、ｆｍａｘ＝６０ｋＨｚ、ｆｉｎ＝１５ｋＨｚ、ｆ１＝４８ｋＨｚ、ｋ＝４、Ｎ＝２とすれば、ｆ２＝４６０〜５００ｋＨｚの範囲に設定すればよい。逆に、第２周波数ｆ２の範囲を適切に設定することにより、オーバーサンプリング回路１６ａのオーバーサンプリングレートＫを低く設定しつつも、所望の特性を得ることができる。

図２（ｂ）のＦＭ送信機３００ｂとの対比では、以下の利点を有する。
図２（ｂ）のＦＭ送信機３００ｂは、図１のＦＭ送信機１００と信号処理の順番を異にしている。つまり、図２（ｂ）のＦＭ送信機３００ｂでは、インタフェース部１２の次段にサンプリング変換部１６が設けられる。第１デジタル演算部であるデジタルフィルタ１４と、第２デジタル演算部であるステレオ変調器２０は、第１周波数ｆ１より高い第２周波数ｆ２の第２クロックＣＫ２にもとづいて動作する。図２（ｂ）の回路では、第２クロックＣＫ２と第３クロックＣＫ３が同期している。この構成によれば、ステレオ変調器２０と周波数変調器３２が同期して動作するため、ビートは抑制できる。しかしながら、ステレオ変調器２０のみでなく、デジタルフィルタ１４も高い第２周波数ｆ２で動作するため、消費電力が大きくなる。

これに対して、本実施の形態に係るＦＭ送信機１００によれば、第１デジタル演算部（デジタルフィルタ１４）は、相対的に低い第１周波数ｆ１で動作させ、第２デジタル演算部（ステレオ変調器２０）のみを、それよりも高い第２周波数ｆ２で動作させることができるため、消費電力を低減することができる。

図３は、ＦＭ送信機１００および周辺回路の回路図である。ＦＭ送信機１００のＩＣは、１番ピン〜２８番ピンを備える。

１番ピン、２番ピン、７番ピン、８番ピン、２７番ピンにはＦＭ送信機１００内のアナログ回路に対する電源電圧Ｖｃｃ、接地電圧ＧＮＤが供給される。１２、１３、２３番ピンには、デジタル回路に対する電源電圧Ｖｄｄ、接地電圧ＧＮＤが供給される。

レギュレータ３０４は、ＦＭ送信機１００の内部ロジックで使用する電圧を生成する。１１番ピンからは、レギュレータ３０４により生成された電圧が出力される。

１９〜２１番ピンには、Ｉ２Ｓバスを介して音源１１０が接続される。１９番ピンはデータ用、２０番ピンはクロック用、２１番ピンはＬＲクロック用である。Ｉ２Ｓバスインタフェース部３０６は、音源１１０とデータを送受信する。

１７、１８番ピンには、Ｉ２Ｃバスを介してホストプロセッサ１２０が接続される。１７番ピンはクロック信号、１８番ピンはデータ信号用である。

１５番ピン、１６番ピンには、水晶振動子３４４が接続される。発振器３０２は、システムクロックを提供する。

１４番ピンにはチップイネーブル信号が入力される。チップイネーブル信号によって、ＦＭ送信機１００が通常動作するモードと、パワーダウンモードが切りかえられる。パワーダウンモードでは内部回路がシャットダウンし、消費電流がほぼ０となり、外部からの信号を受け付けない状態となる。

２２番ピンにはデバイスアドレス選択信号が入力される。ＦＭ送信機１００の他に共通のＩ２Ｃバスで制御されるＬＳＩが存在する場合に、それらを区別するために設けられる。
２４番ピンは、テスト用端子である。

２５番ピンは、ＲＤＳ用トリガ出力端子である。ＲＤＳデジタル変調器３１２は、ＦＭ送信機１００に対して外部からＲＤＳ信号が送信されたことを、２５番ピンを介してＦＭ送信機１００以外の回路ブロックへと通知する。

ステレオ変調３１０は、音源１１０から受信したオーディオ信号を受け、これをステレオ変調し、ステレオコンポジット信号を生成する。ＲＤＳデジタル変調器３１２は、ホストプロセッサ１２０からのデータを順次読み出して、バイナリ位相偏移変調を行い、フィルタリングして出力する。加算器３１４は、ＲＤＳデジタル変調器３１２から出力されるＲＤＳ／ＲＢＤＳデータを、ステレオコンポジット信号と加算する。

ＤＡＣ３１６は、加算器３１４の出力をデジタルアナログ変換する。変調度調節部３１８によってＤＡＣ３１６の振幅が調節され、５番ピン、外部のキャパシタＣ１００、６番ピンを介してＰＬＬ３２２に供給される。６番ピンは、キャパシタＣ１０２および４番ピン（ＰＬＬ時定数切替端子）を介してループフィルタ３２４と接続される。４番ピンに接続されるキャパシタＣ１０２およびＦＭ送信機１００内部の図示しない抵抗によって、ループフィルタ３２４が形成され、キャパシタＣ１０２の容量値を変更するか、抵抗値を変更するかによって時定数が調節される。

ＶＣＯ３２０は、ＰＬＬからの信号に応じた周波数で発振し、ＦＭ変調された信号をディバイダ３２８へと供給する。ＶＣＯ３２０には、９、１０番ピンを介してバリキャップダイオードとインダクタが接続される。

ＦＭ送信機１００は２系統のパワーアンプを備える。ディバイダ３２８は、パワーアンプ３３０、３３２へと信号を出力する。パワーアンプ３３０の出力は、２６番ピンから外部へと出力される。２６番ピンにはマッチング回路３４０が接続される。パワーアンプ３３２の出力は、２８番ピンから外部へと出力される。２８番ピンにはマッチング回路３４２が接続される。パワーアンプとマッチング回路を２系統設けることにより、それぞれの系統の負荷（アンテナ）に応じて周波数特性を調節できる。

図１および図３の対応関係を以下に示す。
インタフェース部１２ ：インタフェース３０６
デジタルフィルタ１４ ：不図示
サンプリング変換部１６ ：不図示
ステレオ変調器２０ ：ステレオ変調器３１０
ＤＡＣ３４ ：ＤＡＣ３１６
周波数変調器３２ ：変調度調節部３１８、ループフィルタ３２４、ＰＬＬ３２２、ＶＣＯ３２０
パワーアンプ３６ ：ディバイダ３２８、パワーアンプ３３０、３３２

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、ＦＭ送信機１００を例として、第１デジタル演算部がデジタルフィルタ１４であり、第２デジタル演算部がステレオ変調器２０であり、アナログ回路による処理が周波数変調である場合を説明したが、本発明はこれに限定されない。すなわち、第１デジタル演算部、第２デジタル演算部、アナログ回路は、それぞれその他の処理を行ってもよい。実施の形態に係るＦＭ送信機１００を抽象化、一般化すれば以下の通りである。
第１デジタル演算部（１４）は、第１周波数ｆ１の第１クロックにもとづいて動作する。第２デジタル演算部（２０）は、第１周波数ｆ１より高く、かつ非同期である第２周波数ｆ２の第２クロックｆ２にもとづいて動作する。第２デジタル演算部（２０）は、第１デジタル演算部（１４）の出力データに所定の処理を施す。アナログ回路（３２）は、第２クロックＣＫ２と起源を同じくする第３周波数ｆ３の第３クロックＣＫ３にもとづいて動作する。アナログ回路（３０）は、第２デジタル演算部（２０）の出力信号に対して所定の処理を施す。サンプリング変換部（１６）は、第１デジタル演算部１４から第１周波数ｆ１の出力データを受け、サンプリング周波数を変換し、第２クロックＣＫ２に同期したデータに変換し、第２デジタル演算部（２０）に出力する。
この回路によれば、第１、第２デジタル演算部の動作周波数を独立に設定しつつ、第２デジタル演算部と周波数変調器を同期動作させることができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の実施の形態に係るＦＭ送信機を搭載した電子機器の全体構成を示すブロック図である。 図２（ａ）、（ｂ）は、本実施の形態に係るＦＭ送信機と異なる構成のＦＭ送信機のブロック図である。 ＦＭ送信機および周辺回路の回路図である。

符号の説明

１０ デジタル回路、 １２ インタフェース部、 １４ デジタルフィルタ、 １６ サンプリング変換部、 １６ａ オーバーサンプリング回路、 １６ｂ サンプリング変換器、 ２０ ステレオ変調器、 ３０ アナログ回路、 ３２ 周波数変調器、 ３４ ＤＡＣ、 ３６ パワーアンプ、 ４０ クロック生成部、 ４２ 分周器、 ４４ クロック生成部、 ４６ 分周比設定部、 １００ ＦＭ送信機、 １０２ 入力端子、 １０４ 出力端子、 １１４ バス、 １１０ 音源、 １１２ アンテナ、 ２００ 電子機器、 ＣＫ１ 第１クロック、 ＣＫ２ 第２クロック、 ＣＫ３ 第３クロック、 ｆ１ 第１周波数、 ｆ２ 第２周波数、 ｆ３ 第３周波数。

Claims (5)

1. 第１周波数の第１クロックにもとづいて動作する第１デジタル演算部と、
   前記第１周波数より高く、かつ非同期である第２周波数の第２クロックにもとづいて動作し、前記第１デジタル演算部の出力データに所定の処理を施す第２デジタル演算部と、
   前記第２クロックと起源を同じくする、第３周波数の第３クロックにもとづいて動作し、前記第２デジタル演算部の出力信号に対して所定の処理を施すアナログ回路と、
   前記第１デジタル演算部から第１周波数の出力データを受け、それをオーバーサンプリングし、オーバーサンプリングされた信号を補間処理してサンプリング周波数を変換することにより前記第２クロックに同期したデータに変換し、前記第２デジタル演算部に出力するサンプリング変換部と、
   を備えることを特徴とするアナログデジタル回路。
2. 第３周波数ｆ３の前記第３クロックを可変の分周比Ｍで分周して前記第２クロックを生成する分周器と、
   前記第３周波数ｆ３、前記第１周波数ｆ１の値にもとづき、前記第２周波数ｆ２を設定する分周比設定部と、
   をさらに備えることを特徴とする請求項１に記載のアナログデジタル回路。
3. 本アナログデジタル回路は、ＦＭ送信機であって、
   前記第１デジタル演算部は、入力信号をフィルタリングするデジタルフィルタを含み、
   前記第２デジタル演算部は、前記デジタルフィルタの出力信号をステレオ変調してステレオコンポジット信号を生成するデジタルステレオ変調器を含み、
   前記アナログ回路は、
   前記ステレオコンポジット信号をデジタルアナログ変換するデジタルアナログ変換器と、
   デジタルアナログ変換された前記ステレオコンポジット信号を変調信号として、前記第３クロックに対応する搬送波を周波数変調する周波数変調器と、
   を含むことを特徴とする請求項１に記載のアナログデジタル回路。
4. 前記第１周波数ｆ１と前記第２周波数ｆ２は、前記サンプリング変換部のオーバーサンプリングレートＫ、整数Ｎ、入力信号の最大周波数ｆｉｎ、ステレオコンポジット信号の最大周波数ｆｍａｘを用いた以下の関係式（１）、（２）が成立するように設定されることを特徴とする請求項３に記載のアナログデジタル回路。
   ｆｍａｘ＜ｆ２−ｆ１×Ｋ×Ｎ−ｆｉｎ …（１）
   ｆｍａｘ＜ｆ１×Ｋ×（Ｎ＋１）−ｆ２−ｆｉｎ …（２）
5. 周波数ｆ３の前記第３クロックを可変の分周比Ｍで分周して前記第２クロックを生成する分周器と、
   ｆ２＝ｆ３／Ｍによって得られる第２周波数ｆ２が式（１）、（２）を満たすように、前記分周器の分周比Ｍを設定する分周比設定部と、
   をさらに備えることを特徴とする請求項４に記載のアナログデジタル回路。

Images