JP2008206136A - フィルタ回路およびそれを含むｆｍ送信機、ならびにこれらを用いた電子機器 - Google Patents

Abstract

【課題】リミッタ回路を動作させると、オーディオ信号の波形が矩形状に歪むため、音質が著しく悪化する。
【解決手段】プリエンファシスフィルタ１２は、入力されたオーディオ信号Ｓ１の高帯域成分を強調する。リミッタ回路１４は、プリエンファシスフィルタ１２の出力信号が所定の上限レベルに達したことを検出する。フィルタ調節回路１６は、リミッタ回路１４においてリミット動作が発生すると、プリエンファシスフィルタ１２の周波数特性を変化させる。
【選択図】図１

Description

本発明は、周波数変調器の前段に設けられるフィルタ回路に関する。

オーディオ信号をステレオコンポジット信号に変換し、周波数変調器を用いて周波数変調して出力するＦＭ送信機が知られている。このようなＦＭ送信機は、オーディオ信号をＲＣＡケーブルなどの配線を介さずに伝送することができるため、カーオーディオのＣＤチェンジャとメインのヘッドユニット間の信号の伝送などに利用されている。さらに近年、ハードディスクオーディオ機器、メモリオーディオ機器、音楽再生機能を有する携帯電話端末が著しい普及を見せているが、こうした小型電子機器に蓄えられた楽曲データを、据え置き型のオーディオコンポ等のスピーカから再生する用途にも、ＦＭ送信機が用いられている。特許文献１から３には、関連する周波数変調器や、ＦＭ送信機が開示される。

周波数変調（ＦＭ）方式では，ＳＮ比は変調指数に比例し，変調指数は変調周波数に逆比例する。したがって変調周波数が高いほど変調指数が下がり、ＳＮ比が悪化する。そこで，ＦＭ送信機においては、周波数変調器より前段に、オーディオ信号の高域の周波数成分を強調するプリエンファシス回路や、高域成分を除去するローパスフィルタなどを含むフィルタ回路が設けられる（特許文献３参照）。

ここで、周波数変調器に大振幅の信号が入力されると、過変調となり被変調信号の周波数帯域が規格から外れてしまう。これを防止するために、プリエンファシスフィルタと周波数変調器の間には、リミッタ回路が設けられるのが一般的である。リミッタ回路は、オーディオ信号の振幅をモニタして、所定の上限レベルに達するとオーディオ信号のレベルを制限する。
特開平９−０６９７２９号公報 特開平１０−０１３３７０号公報 特開平９−３１２５８８号公報

リミッタ回路を設けることにより、周波数変調器に過変調が発生するのを防止できる。しかし、リミッタ回路を動作させると、オーディオ信号の波形が矩形状に歪むため、音質が著しく悪化するという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、過変調を抑制しつつ歪みを低減可能なフィルタ回路の提供にある。

本発明のある態様のフィルタ回路は、周波数変調器の前段に配置されるフィルタ回路であって、入力されたオーディオ信号の高帯域成分を強調するプリエンファシスフィルタと、プリエンファシスフィルタの出力信号が所定の上限レベル（リミット値ともいう）に達したことを検出するリミッタ回路と、リミッタ回路においてリミット動作が発生すると、プリエンファシスフィルタの周波数特性を変化せしめるフィルタ調節回路と、を備える。

プリエンファシスフィルタの周波数特性を変化させることにより、高帯域成分の強調され具合が変化するため、プリエンファシスフィルタの出力信号が、リミッタ回路のリミット値に達するのを防止し、過変調と波形歪みを抑制することができる。

フィルタ調節回路が変化させるプリエンファシスフィルタの周波数特性は、時定数であって、リミット動作が発生すると時定数を低下させてもよい。
ハイパスフィルタの時定数（傾き）を低下させることにより、高帯域成分の利得が低下するため、オーディオ信号の時間波形のピーク値を低下させることができ、リミット値に達するのを抑制できる。

プリエンファシスフィルタはデジタルフィルタであって、フィルタ調節回路は、デジタルフィルタの係数を変更して、周波数特性を変化させてもよい。

デジタルフィルタは、第１、第２、第３乗算器と、第１、第２、第３加算器と、遅延回路と、を含んでもよい。第１、第２乗算器は、それぞれ入力信号に所定の第１、第２係数を乗算し、第３乗算器は、第２加算器の出力信号に所定の第３係数を乗算し、第１加算器は、第１乗算器と第３乗算器の出力信号を加算し、遅延回路は、第１加算器の出力信号を遅延し、第２加算器は、遅延回路の出力信号と第２乗算器の出力信号を加算し、第３加算器は、第２加算器の出力信号と入力信号を加算して、外部に出力し、フィルタ調節回路は、第１、第２係数を変更してもよい。

フィルタ調節回路は、リミット動作が発生すると、第１、第２係数の絶対値を小さく設定し、その後、時間とともに増加させてもよい。
第１、第２係数を変更することにより、時定数を好適に変更できる。

フィルタ調節回路が変化させるプリエンファシスフィルタの周波数特性は、カットオフ周波数であって、リミット動作が発生するとカットオフ周波数を上昇させてもよい。
ハイパスフィルタのカットオフ周波数を上昇させることにより、高帯域成分の利得が低下するため、オーディオ信号の時間波形のピーク値を低下させることができ、リミット値に達するのを抑制できる。

デジタルフィルタは、第１、第２、第３乗算器と、第１、第２、第３加算器と、遅延回路と、を含んでもよい。第１、第２乗算器は、それぞれ入力信号に所定の第１、第２係数を乗算し、第３乗算器は、第２加算器の出力信号に所定の第３係数を乗算し、第１加算器は、第１乗算器と第３乗算器の出力信号を加算し、遅延回路は、第１加算器の出力信号を遅延し、第２加算器は、遅延回路の出力信号と第２乗算器の出力信号を加算し、第３加算器は、第２加算器の出力信号と入力信号を加算して、外部に出力し、フィルタ調節回路は、第３係数を変更してもよい。

第３係数を変更することにより、カットオフ周波数を好適に変更できる。

フィルタ調節回路は、リミット動作が発生すると、第３係数の絶対値を大きく設定し、その後、時間とともに小さくしてもよい。

フィルタ回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。これらの回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、ＦＭ送信機である。このＦＭ送信機は、上述のいずれかの態様のフィルタ回路と、フィルタ回路の出力信号をステレオ変調してステレオコンポジット信号を生成するステレオ変調回路と、ステレオ変調回路からのステレオコンポジット信号を周波数変調する周波数変調器と、周波数変調器の出力信号を増幅するパワーアンプと、を備えてひとつの半導体基板上に一体集積化される。

この態様によると、過変調および波形歪みが抑制された信号を送出できる。

本発明のさらに別の態様は、電子機器である。この電子機器は、オーディオ信号を出力する音源と、オーディオ信号を受け、ステレオ変調および周波数変調して出力する上述のＦＭ送信機と、ＦＭ送信機の出力信号を外部へと送信するためのアンテナと、を備える。

この態様によると、アンテナから過変調および波形歪みが抑制された信号を送出できる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、過変調を抑制しつつ歪みを低減できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係るフィルタ回路１０、ＦＭ送信機１００を利用した電子機器２００の全体構成を示すブロック図である。この電子機器２００は、たとえば携帯電話端末、ラジオ受信機、シリコンオーディオプレイヤであって、オーディオの再生機能を備えている。再生されるオーディオ信号は、電子機器２００自体が備えるスピーカやイヤホンなどの電気音響変換素子自体から出力可能である。これに加えて、電子機器２００は、より高音質なオーディオ再生を可能とするために、オーディオ信号をＦＭ変調して、外部に電波として送出可能に構成される。ユーザは、放出された信号を、外部のオーディオプレイヤによって受信し、より高音質で再生することができる。

電子機器２００は、音源１１０、ＦＭ送信機１００、アンテナ１１２を備える。
音源１１０は、オーディオ信号Ｓ１を出力する。たとえば、オーディオ信号Ｓ１は、放送波を受信して復調した結果得られる信号でもよいし、メモリに記憶されたデータを再生した信号であってもよく、その生成方法は問わない。音源１１０とＦＭ送信機１００は、所定の形式のバス１１４で接続される。たとえばバス１１４はＩ２Ｓバスである。この場合、音源１１０とＦＭ送信機１００の間で、オーディオ信号Ｓ１はシリアルデータとして伝送される。

ＦＭ送信機１００は、音源１１０からのオーディオ信号Ｓ１を受ける。ＦＭ送信機１００は、フィルタ回路１０、インタフェース部２０、ステレオ変調器２２、周波数変調器２４、パワーアンプ２６を備え、一つの半導体基板上に機能ＩＣ（Integrated Circuit）として一体集積化されている。なお、図１は、主要な回路ブロックのみを抽出して示したものであり、その他のブロックは適宜省略している。

インタフェース部２０は、入力端子１０２を介して音源１１０からのオーディオ信号Ｓ１を受ける。インタフェース部２０はオーディオ信号Ｓ１を受信し、フィルタ回路１０に出力する。フィルタ回路１０は、ステレオ変調器２２および周波数変調器２４の前段に配置され、オーディオ信号Ｓ１の高帯域成分を強調する。フィルタ回路１０の出力信号をＳ４と記す。

ステレオ変調器２２は、オーディオ信号Ｓ４に対してステレオ変調を施し、ステレオコンポジット信号Ｓ２を生成する。周波数変調器２４は、ステレオコンポジット信号Ｓ２を変調信号として、搬送信号に対して周波数変調を施す。周波数変調されたオーディオ信号（以下、被変調信号ともいう）Ｓ３は、パワーアンプ２６に入力される。パワーアンプ２６は、被変調信号Ｓ３を受けて増幅する。ＦＭ送信機１００の出力端子１０４には図示しないマッチング回路を介してアンテナ１１２が接続される。アンテナ１１２からは周波数変調された信号が送信される。

以下、フィルタ回路１０の構成について詳細に説明する。
フィルタ回路１０は、プリエンファシスフィルタ１２、リミッタ回路１４、フィルタ調節回路１６、フィルタ係数設定部１８を備える。

プリエンファシスフィルタ１２は、入力されたオーディオ信号Ｓ１の高帯域成分を強調する。たとえば、プリエンファシスフィルタ１２は１次のハイパスフィルタである。

リミッタ回路１４は、プリエンファシスフィルタ１２の出力信号Ｓ５を監視し、所定の上限レベル（リミット値）に達したことを検出する。リミット値に達した状態をリミット動作とよぶ。
フィルタ調節回路１６は、リミッタ回路１４において、リミット動作が発生すると、プリエンファシスフィルタ１２の周波数特性を変化させる。なお、フィルタの周波数特性を変化させることは、利得（減衰率）を変化させることに他ならない。したがってこの観点から言えば、フィルタ調節回路１６はＡＧＣ（自動利得制御）機能を実行するものである。さらに、リミッタ回路１４は入力信号のレベルがリミット値を超える場合、リミット値以下にクランプしてもよい。

本実施の形態において、プリエンファシスフィルタ１２はＩＩＲ（無限インパルス応答）型のデジタルフィルタである。フィルタ調節回路１６は、プリエンファシスフィルタ１２の乗算器の係数を変更することにより周波数特性を変化させる。

図２は、プリエンファシスフィルタ１２の構成例を示す回路図である。
プリエンファシスフィルタ１２は、第１乗算器３０、第２乗算器３４、第３乗算器３２、第１加算器３６、第２加算器３８、第３加算器４０、遅延回路４２、フィルタ係数設定部１８を含む。
第１乗算器３０、第２乗算器３４は、それぞれ入力信号ＩＮ（すなわちオーディオ信号Ｓ１）に所定の第１係数（−Ｂ１）、第２係数（Ｂ１）を乗算する。第１係数、第２係数は、絶対値が等しく、符号が異なる。第３乗算器３２は、第２加算器３８の出力信号に所定の第３係数（−Ａ１）を乗算する。

第１加算器３６は、第１乗算器３０と第３乗算器３２の出力信号を加算する。遅延回路４２は、第１加算器３６の出力信号を遅延する。第２加算器３８は、遅延回路４２の出力信号と第２乗算器３４の出力信号を加算する。第３加算器４０は、第２加算器３８の出力信号と入力信号ＩＮを加算して、外部に出力する。フィルタ係数設定部１８は、フィルタ調節回路１６からの指示にもとづいて、第１係数〜第３係数の少なくともひとつを変更することによって、プリエンファシスフィルタ１２の周波数特性を調節する。なお、プリエンファシスフィルタ１２の構成は、図２に限定されるものではない。

本実施の形態において、周波数特性の調節は、２つの方式のいずれか一方、あるいはそれらの組み合わせで実行される。以下、それぞれの方式について順に説明する。

（第１の方式）
第１の方式では、フィルタ調節回路１６が変化させるプリエンファシスフィルタ１２の周波数特性は時定数τである。時定数τは、国や地域ごとに規定されており、日本では５０μｓ、米国などでは７５μｓである。

第１の方式では、リミッタ回路１４においてリミット動作が発生すると時定数τを低下させる。図３（ａ）は、第１の方式により調節される周波数特性を示す図である。図３（ａ）には、通常時、すなわちリミット動作が発生しない状態における周波数特性が破線で、リミット動作が発生したときの周波数特性が実線で示される。

１次のハイパスフィルタにおいて、時定数τは傾きに対応する。フィルタ調節回路１６は、リミット動作が発生すると、時定数を低下させるアタック動作ＡＴＫを実行する。その結果、カットオフ周波数ｆｃ１を超える高周波成分の利得が低下するため、フィルタ回路１０のピーク値が低下させることにより、リミットレベル以下に抑えることができ、波形歪みを抑制することができる。
時定数τを低下させるために、リミット動作が発生すると、フィルタ係数設定部１８は第１係数（−Ｂ１）および第２係数（Ｂ１）の絶対値を小さく設定する。

アタック動作ＡＴＫが発生すると、時定数τの値を０μｓまで低下させてもよい。このとき、アタック動作の直後には、プリエンファシスフィルタ１２は、ハイパスフィルタとしての機能を一時的に失う。その結果、高周波成分を十分に抑制することができる。

アタック動作ＡＴＫの後に、フィルタ調節回路１６は、時定数を緩やかに元の値に復元するリカバリー動作ＲＣＶを実行する。このとき、フィルタ係数設定部１８は、第１係数（−Ｂ１）および第２係数（Ｂ１）の絶対値を元の値に向けて、時間とともに増加させていく。

（第２の方式）
第２の方式では、フィルタ調節回路１６は、プリエンファシスフィルタ１２のカットオフ周波数ｆｃを変化させる。すなわち、フィルタ調節回路１６は、リミッタ回路１４においてリミット動作が発生すると、カットオフ周波数ｆｃを上昇させる。

図３（ｂ）は、第２の方式により調節される周波数特性を示す図である。図３（ｂ）には、通常時、すなわちリミット動作が発生しない状態における周波数特性が破線で、リミット動作が発生したときの周波数特性が実線で示される。

フィルタ調節回路１６は、リミット動作が発生すると、カットオフ周波数をｆｃ２からｆｃ１へと上昇させるアタック動作ＡＴＫを実行する。その結果、カットオフ周波数ｆｃ２を超える高周波成分の利得が低下するため、フィルタ回路１０のピーク値が低下してリミットレベル以下に抑えることができ、波形歪みを抑制することができる。
カットオフ周波数を低下させるために、リミット動作が発生すると、フィルタ係数設定部１８は第３係数（Ａ１）の絶対値を小さく設定する。

アタック動作ＡＴＫの後に、フィルタ調節回路１６は、カットオフ周波数を緩やかに元の値に復元するリカバリー動作ＲＣＶを実行する。このとき、フィルタ係数設定部１８は、第３係数（−Ａ１）の絶対値を元の値に向けて、時間とともに増加させていく。

第１、第２の方式によれば、瞬時的に振幅の大きなオーディオ信号Ｓ１が入力された場合でも、プリエンファシス特性を変化させて高周波成分を減衰させることにより、オーディオ信号のピークレベルを抑制することができる。従来のリミッタ回路のように、ピークレベルを超えるようなオーディオ信号をクランプする処理を行う場合、波形歪みの発生が顕著となっていた。これに対して、本実施の形態では、高周波成分のプリエンファシスを抑えることにより、オーディオ信号の振幅を低下させることができ、波形歪みを低減できる。送信側においてプリエンファシスの時定数を変更すると、受信側におけるディエンファシス処理でもとの波形を復元できなくなり波形歪みが発生することも想定されるが、オーディオ信号のピークをクランプする場合に比べれば、歪みのレベルは小さくできる。

なお、第１の方式と第２の方式を組み合わせる場合には、さらに好適なリミット処理およびプリエンファシス処理が実現できる。

図４は、ＦＭ送信機１００および周辺回路の回路図である。ＦＭ送信機１００のＩＣは、１番ピン〜２８番ピンを備える。

１番ピン、２番ピン、７番ピン、８番ピン、２７番ピンにはＦＭ送信機１００内のアナログ回路に対する電源電圧Ｖｃｃ、接地電圧ＧＮＤが供給される。１２、１３、２３番ピンには、デジタル回路に対する電源電圧Ｖｄｄ、接地電圧ＧＮＤが供給される。

レギュレータ３０４は、ＦＭ送信機１００の内部ロジックで使用する電圧を生成する。１１番ピンからは、レギュレータ３０４により生成された電圧が出力される。

１９〜２１番ピンには、Ｉ２Ｓバスを介して音源１１０が接続される。１９番ピンはデータ用、２０番ピンはクロック用、２１番ピンはＬＲクロック用である。Ｉ２Ｓバスインタフェース部３０６は、音源１１０とデータを送受信する。

１７、１８番ピンには、Ｉ２Ｃバスを介してホストプロセッサ１２０が接続される。１７番ピンはクロック信号、１８番ピンはデータ信号用である。

１５番ピン、１６番ピンには、水晶振動子３４４が接続される。発振器３０２は、システムクロックを提供する。

１４番ピンにはチップイネーブル信号が入力される。チップイネーブル信号によって、ＦＭ送信機１００が通常動作するモードと、パワーダウンモードが切りかえられる。パワーダウンモードでは内部回路がシャットダウンし、消費電流がほぼ０となり、外部からの信号を受け付けない状態となる。

２２番ピンにはデバイスアドレス選択信号が入力される。ＦＭ送信機１００の他に共通のＩ２Ｃバスで制御されるＬＳＩが存在する場合に、それらを区別するために設けられる。
２４番ピンは、テスト用端子である。

２５番ピンは、ＲＤＳ用トリガ出力端子である。ＲＤＳデジタル変調器３１２は、ＦＭ送信機１００に対して外部からＲＤＳ信号が送信されたことを、２５番ピンを介してＦＭ送信機１００以外の回路ブロックへと通知する。

ステレオ変調３１０は、音源１１０から受信したオーディオ信号を受け、これをステレオ変調し、ステレオコンポジット信号を生成する。ＲＤＳデジタル変調器３１２は、ホストプロセッサ１２０からのデータを順次読み出して、バイナリ位相偏移変調を行い、フィルタリングして出力する。加算器３１４は、ＲＤＳデジタル変調器３１２から出力されるＲＤＳ／ＲＢＤＳデータを、ステレオコンポジット信号と加算する。

ＤＡＣ３１６は、加算器３１４の出力をデジタルアナログ変換する。変調度調節部３１８によってＤＡＣ３１６の振幅が調節され、５番ピン、外部のキャパシタＣ１００、６番ピンを介してＰＬＬ３２２に供給される。６番ピンは、キャパシタＣ１０２および４番ピン（ＰＬＬ時定数切替端子）を介してループフィルタ３２４と接続される。４番ピンに接続されるキャパシタＣ１０２およびＦＭ送信機１００内部の図示しない抵抗によって、ループフィルタ３２４が形成され、キャパシタＣ１０２の容量値を変更するか、抵抗値を変更するかによって時定数が調節される。

ＶＣＯ３２０は、ＰＬＬからの信号に応じた周波数で発振し、ＦＭ変調された信号をディバイダ３２８へと供給する。ＶＣＯ３２０には、９、１０番ピンを介してバリキャップダイオードとインダクタが接続される。

ＦＭ送信機１００は２系統のパワーアンプを備える。ディバイダ３２８は、パワーアンプ３３０、３３２へと信号を出力する。パワーアンプ３３０の出力は、２６番ピンから外部へと出力される。２６番ピンにはマッチング回路３４０が接続される。パワーアンプ３３２の出力は、２８番ピンから外部へと出力される。２８番ピンにはマッチング回路３４２が接続される。パワーアンプとマッチング回路を２系統設けることにより、それぞれの系統の負荷（アンテナ）に応じて周波数特性を調節できる。

図１および図４の対応関係を以下に示す。
インタフェース部２０：インタフェース３０６
フィルタ回路１０ ：不図示
ステレオ変調器２２ ：ステレオ変調３１０
周波数変調器２４ ：ＤＡＣ３１６、変調度調節部３１８、ループフィルタ３２４、ＰＬＬ３２２、ＶＣＯ３２０
パワーアンプ２６ ：ディバイダ３２８、パワーアンプ３３０、３３２

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、プリエンファシスフィルタ１２をデジタルフィルタで構成する場合について説明したが、本発明はこれに限定されるものではなく、ＣＲを利用したアナログフィルタで構成してもよい。この場合、キャパシタや抵抗の値を適切に変更することにより、実施の形態と同様の効果を得ることができる。
また、プリエンファシスフィルタ１２としてスイッチドキャパシタフィルタを利用してもよい。この場合、スイッチング周波数や、キャパシタ、抵抗の値を変更すればよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の実施の形態に係るフィルタ回路、ＦＭ送信機を利用した電子機器の全体構成を示すブロック図である。 プリエンファシスフィルタの構成例を示す回路図である。 図３（ａ）、（ｂ）はそれぞれ、第１、第２の方式により調節される周波数特性を示す図である。 ＦＭ送信機および周辺回路の回路図である。

符号の説明

１０ フィルタ回路、 １２ プリエンファシスフィルタ、 １４ リミッタ回路、 １６ フィルタ調節回路、 １８ フィルタ係数設定部、 ２０ インタフェース部、 ２２ ステレオ変調器、 ２４ 周波数変調器、 ２６ パワーアンプ、 ３０ 第１乗算器、 ３４ 第２乗算器、 ３２ 第３乗算器、 ３６ 第１加算器、 ３８ 第２加算器、 ４０ 第３加算器、 ４２ 遅延回路、 １００ ＦＭ送信機、 １０２ 入力端子、 １０４ 出力端子、 １１０ 音源、 １１２ アンテナ。

Claims (11)

1. 周波数変調器の前段に配置されるフィルタ回路であって、
   入力されたオーディオ信号の高帯域成分を強調するプリエンファシスフィルタと、
   前記プリエンファシスフィルタの出力信号が所定の上限レベルに達したことを検出するリミッタ回路と、
   前記リミッタ回路において、リミット動作が発生すると、前記プリエンファシスフィルタの周波数特性を変化せしめるフィルタ調節回路と、
   を備えることを特徴とするフィルタ回路。
2. 前記フィルタ調節回路が変化させる前記プリエンファシスフィルタの周波数特性は時定数であり、リミット動作が発生すると前記時定数を低下させることを特徴とする請求項１に記載のフィルタ回路。
3. 前記プリエンファシスフィルタはデジタルフィルタであって、
   前記フィルタ調節回路は、前記デジタルフィルタの係数を変更して、周波数特性を変化させることを特徴とする請求項１に記載のフィルタ回路。
4. 前記デジタルフィルタは、
   第１、第２、第３乗算器と、
   第１、第２、第３加算器と、
   遅延回路と、
   を含み、
   前記第１、第２乗算器は、それぞれ入力信号に所定の第１、第２係数を乗算し、
   前記第３乗算器は、前記第２加算器の出力信号に所定の第３係数を乗算し、
   前記第１加算器は、前記第１乗算器と前記第３乗算器の出力信号を加算し、
   前記遅延回路は、前記第１加算器の出力信号を遅延し、
   前記第２加算器は、前記遅延回路の出力信号と前記第２乗算器の出力信号を加算し、
   前記第３加算器は、前記第２加算器の出力信号と前記入力信号を加算して、外部に出力し、
   前記フィルタ調節回路は、前記第１、第２係数を変更することを特徴とする請求項３に記載のフィルタ回路。
5. 前記フィルタ調節回路は、
   前記リミット動作が発生すると、前記第１、第２係数の絶対値を小さく設定し、その後、時間とともに増加させることを特徴とする請求項４に記載のフィルタ回路。
6. 前記フィルタ調節回路が変化させる前記プリエンファシスフィルタの周波数特性はカットオフ周波数であって、リミット動作が発生すると前記カットオフ周波数を上昇させることを特徴とする請求項１に記載のフィルタ回路。
7. 前記デジタルフィルタは、
   第１、第２、第３乗算器と、
   第１、第２、第３加算器と、
   遅延回路と、
   を含み、
   前記第１、第２乗算器は、それぞれ入力信号に所定の第１、第２係数を乗算し、
   前記第３乗算器は、前記第２加算器の出力信号に所定の第３係数を乗算し、
   前記第１加算器は、前記第１乗算器と前記第３乗算器の出力信号を加算し、
   前記遅延回路は、前記第１加算器の出力信号を遅延し、
   前記第２加算器は、前記遅延回路の出力信号と前記第２乗算器の出力信号を加算し、
   前記第３加算器は、前記第２加算器の出力信号と前記入力信号を加算して、外部に出力し、
   前記フィルタ調節回路は、前記第３係数を変更することを特徴とする請求項３に記載のフィルタ回路。
8. 前記フィルタ調節回路は、
   前記リミット動作が発生すると、前記第３係数の絶対値を大きく設定し、その後、時間とともに小さくすることを特徴とする請求項７に記載のフィルタ回路。
9. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から８のいずれかに記載のフィルタ回路。
10. 請求項１から８のいずれかに記載のフィルタ回路と、
    前記フィルタ回路の出力信号をステレオ変調してステレオコンポジット信号を生成するステレオ変調回路と、
    前記ステレオ変調回路からのステレオコンポジット信号を周波数変調する周波数変調器と、
    前記周波数変調器の出力信号を増幅するパワーアンプと、
    を備えてひとつの半導体基板上に一体集積化されることを特徴とするＦＭ送信機。
11. オーディオ信号を出力する音源と、
    前記オーディオ信号を受け、ステレオ変調および周波数変調して出力する請求項１０に記載のＦＭ送信機と、
    前記ＦＭ送信機の出力信号を外部へと送信するためのアンテナと、
    を備えることを特徴とする電子機器。

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