KR20070101123A

KR20070101123A - 필터 회로 및 이를 포함하는 ｆｍ 송신기, 및 이들을이용한 소형 전자 기기

Info

Publication number: KR20070101123A
Application number: KR1020070029162A
Authority: KR
Inventors: 다케시 사가라
Original assignee: 로무 가부시키가이샤
Priority date: 2006-04-11
Filing date: 2007-03-26
Publication date: 2007-10-16
Also published as: TW200742277A; JP4828993B2; US20070237333A1; CN101056107A; JP2007282075A

Abstract

FM 송신기의 회로 규모를 축소하기 위해, FM 송신기(100)는, 입력 오디오 신호(S1)를 스테레오 콤퍼지트 신호(S2)로 변환하고, 주파수 변조해 출력한다. 필터 회로(50)는, 입력 오디오 신호(S1)가 입력되어, 대역을 보정해 출력한다. 스테레오 변조기(10)는, 필터 회로(50)의 출력 신호(S1’)를 스테레오 변조하고, 스테레오 콤퍼지트 신호(S2)로 변환한다. 주파수 변조기(20)는, 스테레오 변조기(10)로부터 출력되는 스테레오 콤퍼지트 신호(S2)에 의거해, 주파수 변조를 실행한다. 필터 회로(50)는, 예를 들어 프리엠퍼시스 회로나 로우패스 필터를 포함한다. 필터 회로(50)의 적어도 일부, 즉 로우패스 필터 혹은 프리엠퍼시스 회로를, 스위치드 캐패시터 필터로 구성한다.

Description

필터 회로 및 이를 포함하는 ＦＭ 송신기, 및 이들을 이용한 소형 전자 기기{FILTER CIRCUIT, FM TRANSMITTER INCLUDING THE FILTER CIRCUIT, AND SMALL ELECTRONIC DEVICE INCLUDING THE FILTER CIRCUIT OR THE FM TRANSMITTER}

도 1은 본 발명의 실시의 형태에 관한 FM 송신기의 구성을 도시하는 회로도이다.

도 2는 도 1의 필터 회로의 구성을 나타내는 블록도이다.

도 3은 도 2의 프리엠퍼시스 회로의 구성예를 나타내는 회로도이다.

도 4는 도 3의 제3 캐패시터를 가변 용량으로 했을 때의 구성예를 나타내는 회로도이다.

도 5는 도 2의 로우패스 필터의 구성예를 나타내는 회로도이다.

도 6은 도 5의 로우패스 필터의 주파수 특성을 나타내는 도면이다.

도 7은 도 1의 FM 송신기의 스테레오 변조기, 주파수 변조기의 내부 구성을 나타내는 블록도이다.

도 8은 실시의 형태에 관한 FM 송신기를 탑재한 소형 전자 기기의 구성을 나타내는 블록도이다.

<부호의 설명>

10 : 스테레오 변조기　 20 : 주파수 변조기

24 : 분주기 　40 : 제1 프로그래머블 분주기

42 : 제2 프로그래머블 분주기 　44 : 제3 프로그래머블 분주기

50 : 필터 회로 　52 : 프리엠퍼시스 회로

54 : 리미터 회로 　56 : 로우패스 필터

100 : FM 송신기 130 : 안테나

140 : 발진기 　200 : 소형 전자 기기

본 발명은, 스테레오 콤퍼지트 신호를 생성하여, 주파수 변조해 출력하는 FM 송신기에 관한 것이다.

오디오 신호를 스테레오 콤퍼지트 신호로 변환하고, 주파수 변조기를 이용해 주파수 변조하여 출력하는 FM 송신기가 알려져 있다. 이러한 FM 송신기는, 오디오 신호를 RCA 케이블 등의 배선을 통하지 않고 전송할 수 있으므로, 카 오디오의 CD 체인저 및 메인 헤드 유닛 간의 신호의 전송 등에 이용된다. 또한 최근, 하드 디스크 오디오 기기, 메모리 오디오 기기, 음악 재생 기능을 가지는 휴대 전화 단말이 현저한 보급을 보이고 있는데, 이러한 소형 전자 기기에 축적된 악곡 데이터를, 거치형의 오디오 콤퍼지션 등의 스피커로 재생하는 용도에도, FM 송신기가 이용된다. 특허 문헌 1에서 3에는, 관련되는 주파수 변조기나, FM 송신기가 개시된다.

FM 송신기를, 휴대 전화 단말 등의 소형 전자 기기에 내장하는 경우, 회로의 소형화가 매우 중요한 과제가 된다. FM 송신기에 있어서는, 주파수 변조기보다 전단에, 오디오 신호의 고역의 주파수 성분을 강조하는 프리엠퍼시스 회로나, 고역 성분을 제거하는 로우패스 필터 등을 포함하는 필터 회로가 설치된다(특허 문헌 3 참조).

<특허 문헌 1> 일본국 특개평 9-069729호 공보

<특허 문헌 2> 일본국 특개평 10-013370호 공보

<특허 문헌 3> 일본국 특개평 9-312588호 공보

필터 회로를 저항 소자나 캐패시터 소자를 이용해 아날로그 필터로서 구성하는 경우, 소자의 저항치나 용량값의 편차에 따라, 필터의 주파수 특성이 변동해 버린다는 문제가 있다. 또한, 오디오 신호의 주파수 대역을 취급하기 위해, 캐패시터의 용량값이 매우 커지고, IC(Integrated Circuit)에 내장하는 것이 곤란해져, 부품 점수가 증대한다는 문제가 있었다. 부품 점수의 증대는, 소형 전자 기기에의 탑재를 저해하는 요인이 될 수 있다.

본 발명은 이러한 과제에 감안하여 이루어진 것으로, 그 목적은, 회로 규모를 축소한 FM 송신기의 제공에 있다.

본 발명의 한 양태는, 입력 오디오 신호를 스테레오 콤퍼지트 신호로 변환하고, 주파수 변조해 출력하는 FM 송신기에 관한 것이다. 이 FM 송신기는, 입력 오디오 신호가 입력되고, 대역을 보정해 출력하는 필터 회로와, 필터 회로의 출력 신 호를 스테레오 변조하고, 스테레오 콤퍼지트 신호로 변환하는 스테레오 변조기와, 스테레오 변조기로부터 출력되는 스테레오 콤퍼지트 신호에 의거해, 주파수 변조를 실행하는 주파수 변조기를 구비한다. 필터 회로의 적어도 일부를, 스위치드 캐패시터 필터로 구성한다.

이 양태에 의하면, 필터 회로를 스위치드 캐패시터 필터로 구성함으로써, 필터의 대역을 결정하는 캐패시터의 용량값을 작게 할 수 있으므로, 반도체 기판에의 집적화가 가능해져, 회로를 간소화할 수 있다.

필터 회로는, 입력 오디오 신호의 고주파 성분을 제거하는 로우패스 필터를 포함하고, 이 로우패스 필터를 스위치드 캐패시터 필터로 구성해도 된다. 또한, 별도의 양태에 있어서, 필터 회로는, 입력 오디오 신호의 고주파 성분을 강조하는 프리엠퍼시스 회로를 포함하고, 이 프리엠퍼시스 회로를, 스위치드 캐패시터 필터로 구성해도 된다. 또한 별도의 양태에서는, 로우패스 필터와 프리엠퍼시스 회로의 양쪽 모두를 스위치드 캐패시터 필터로 구성해도 된다.

로우패스 필터를 스위치드 캐패시터 필터로서 구성한 경우, 주파수 특성을 유연하게 설계하는 것이 가능해지고, 고차, 예를 들어 3차에서 7차 정도의 필터를, 수pF∼수십 pF의 캐패시터를 몇 개 ∼ 십여 개 이용함으로써 구성할 수 있다. 또한, 이들 캐패시터는, 반도체 기판에의 집적화가 가능하기 때문에, 부품 점수를 삭감할 수가 있다. 프리엠퍼시스 회로를 스위치드 캐패시터 필터로서 구성한 경우, 집적화에 의해 회로를 간소화할 수 있는 동시에, 외부 부착 부품을 이용한 경우에 비해, 회로 부품의 저항치, 용량값의 편차에 의한 주파수 특성의 변동을 저감 할 수 있어, 안정된 프리엠퍼시스 기능을 실현할 수 있다. 또한, 양쪽을 스위치드 캐패시터 필터로서 구성한 경우, 회로를 보다 간소화할 수 있는 동시에, 입력 오디오 신호에 대한 주파수 보정을 안정화할 수 있다.

스위치드 캐패시터 필터로 구성되는 로우패스 필터의 주파수 특성은, 19kHz 및 38kHz에 노치를 가져도 된다. 오디오 신호로부터, 스테레오 변조기의 부반송파 및 파일럿 신호의 주파수를 제거함으로써, 양호한 주파수 변조파를 생성할 수 있다.

스위치드 캐패시터 필터로 구성되는 로우패스 필터의 차수는, 5차이며, 그 주파수 특성은 19kHz 및 38kHz에 노치를 가져도 된다. 이 경우, 회로 면적과 FM 송신기의 성능의 밸런스를 최적으로 설정할 수 있다.

스위치드 캐패시터 필터로 구성되는 프리엠퍼시스 회로는, 가변 캐패시터를 포함하고, 가변 캐패시터의 용량값에 의해, 강조할 주파수(이하, 프리엠퍼시스 시정수라고 한다)가 가변으로 구성되어도 된다. 이 경우, 용량값을 변경함으로써, 프리엠퍼시스 시정수가 다른 복수의 나라나 지역에 대응하는 것이 가능해진다.

스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호의 주파수는, 100kHz부터 1MHz의 사이여도 된다. 이 대역의 클록 신호를 이용함으로써, 캐패시터의 용량값을, 집적화에 최적인 범위로 설정할 수 있다.

주파수 변조기는, PLL(Phase Locked Loop) 회로를 포함하는 직접 변조형으로 구성되고, 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호는, 주파수 변조기의 PLL 회로의 기준 클록 신호와 기원을 같이 하는 신호여도 된다. 또한, 스위 치드 캐패시터 필터의 스위칭에 사용되는 클록 신호는, 스테레오 변조기에서 사용되는 38kHz의 부반송파 및 19kHz의 파일럿 신호와 기원을 같이 하는 신호여도 된다.

클록 신호를, 다른 신호와 간접적, 혹은 직접적으로 공유함으로써, 전용 발진기가 불필요해지므로, 회로를 간략화할 수 있다.

어떠한 양태의 FM 송신기는, 본 송신기가 탑재되는 세트의 시스템 클록을 분주하고, 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호로서 출력하는 분주기를 구비해도 된다.

스테레오 변조기, 주파수 변조기 및 스위치드 캐패시터 필터로 구성되는 필터 회로의 일부는, 하나의 반도체 기판 상에 일체 집적화되어도 된다. 「일체 집적화」란, 회로의 구성 요소 전체가 반도체 기판상에 형성되는 경우나, 회로의 주요 구성 요소가 일체 집적화되는 경우가 포함되고, 회로 정수의 조절용으로 일부 저항이나 캐패시터 등이 반도체 기판의 외부에 설치되어도 된다. 이들 회로를 1개의 LSI로서 집적화함으로써, 회로 면적을 삭감할 수 있다.

본 발명의 별도의 양태는, 입력 오디오 신호를 주파수 변조하는 주파수 변조기보다 전단에 설치되는 필터 회로에 관한 것이다. 이 필터 회로는, 입력 오디오 신호의 고주파 성분을 강조하는 프리엠퍼시스 회로와, 프리엠퍼시스 회로의 전단 또는 후단에 설치되고, 입력 오디오 신호의 고주파 성분을 제거하는 로우패스 필터를 구비한다. 프리엠퍼시스 회로 및 로우패스 필터 중 적어도 하나는, 스위치드 캐패시터 필터로 구성된다.

주파수 변조기는, PLL(Phase Locked Loop) 회로를 포함하는 직접 변조형으로 구성되고, 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호는, 주파수 변조기의 PLL 회로의 기준 클록 신호와 기원을 같이 하는 신호여도 된다.

본 발명의 또 다른 양태는, 소형 전자 기기이다. 이 소형 전자 기기는, 상술의 FM 송신기와, FM 송신기의 출력 신호를 외부로 송신하기 위한 안테나와, 소정 주파수의 시스템 클록을 생성하는 발진기와, 시스템 클록을 제1의 분주비로 분주하고, FM 송신기의 스위치드 캐패시터 필터에 공급하는 제1 분주기를 구비한다. 이 소형 전자 기기는, 시스템 클록을 제2의 분주비로 분주하고, 38kHz의 부반송파 및 19kHz의 파일럿 신호의 생성을 위해서 FM 송신기의 스테레오 변조기에 공급하는 제2 분주기와, 시스템 클록을 제3의 분주비로 분주하고, PLL 회로를 포함하는 직접 변조형으로 구성되는 FM 송신기의 주파수 변조기에 대해, PLL 회로의 기준 클록 신호로서 공급하는 제3 분주기를 구비해도 된다.

이 양태에 의하면, 스위치드 캐패시터 필터를 이용한 FM 송신기를 탑재함으로써, 소형 전자 기기를 소형화할 수 있다. 또한, 제1 부터 제3 분주기를 설치함으로써, 하나의 시스템 클록을 공유할 수 있으므로, 장치를 간소화, 저비용화할 수 있다.

또한, 이상의 구성 요소의 임의의 조합이나, 본 발명의 구성 요소나 표현을, 방법, 장치, 시스템 등의 사이에서 상호 치환한 것도 또한, 본 발명의 양태로서 유효하다.

<발명을 실시하기 위한 최선의 형태>

도 1은, 본 발명의 실시의 형태에 관한 FM 송신기(100)의 구성을 나타내는 회로도이다. 이후의 도면에 있어서, 기존의 구성 요소와 동일 또는 동등한 구성 요소에는, 동일한 부호를 붙이는 것으로 하여, 적절히 설명을 생략한다. FM 송신기(100)는 입력 단자(102)에 입력된 L 채널과 R 채널로 이루어지는 스테레오 오디오 신호(S1L, S1R)(이하, 간단히 입력 오디오 신호 S1이라고도 한다)를, 스테레오 콤퍼지트 신호로 변환하고, 또한 주파수 변조한 후에, 증폭하고, 출력 단자(104)로부터 출력한다. FM 송신기(100)는, 1개의 반도체 기판상에 기능 IC로서 일체 집적화되어 있다. 또한, 입력 단자(102)에 입력되는 오디오 신호는 모노럴이어도 된다.

우선, FM 송신기(100)의 구성 및 신호 처리의 개요를 설명한다. FM 송신기(100)는, 필터 회로(50), 스테레오 변조기(10), 주파수 변조기(20), 파워 앰프(30), 제1 프로그래머블 분주기(40), 제2 프로그래머블 분주기(42), 제3 프로그래머블 분주기(44)를 구비한다. 필터 회로(50)에는, 입력 오디오 신호(S1)가 입력된다. 필터 회로(50)는, 입력 오디오 신호(S1)의 대역을 보정하여 출력한다. 스테레오 변조기(10)는, 필터 회로(50)의 출력 신호인 대역 보정된 오디오 신호(S1L’, S1R’)를 스테레오 변조하고, 스테레오 콤퍼지트 신호(S2)로 변환한다. 주파수 변조기(20)는, 스테레오 변조기(10)로부터 출력되는 스테레오 콤퍼지트 신호(S2)에 의거해, 주파수 변조를 실행한다. 주파수 변조기(20)는, 반송 주파수를 가지는 고주파 신호(S3)를 파워 앰프(30)로 출력한다. 파워 앰프(30)는, 입력된 고주파 신호(S3)를 증폭하고, 증폭된 고주파 신호(S4)를 출력 단자(104)로부터 출력한다.

본 실시의 형태가 특징적인 것은, 필터 회로(50)의 적어도 일부가, 스위치드 캐패시터 필터로 구성되는 점이다. 상세하게는 후술하는데, 필터 회로(50)는, 입력 오디오 신호(S1)의 고주파 성분을 강조하는 프리엠퍼시스 회로나, 입력 오디오 신호(S1)의 고주파 성분을 제거하는 로우패스 필터 등을 포함해 구성된다.

필터 회로(50)의 일부를 스위치드 캐패시터 필터로서 구성함으로써, 필터의 대역을 결정하는 캐패시터의 용량값을 작게 할 수 있으므로, 반도체 기판에의 집적화가 가능해져, 회로를 간소화할 수 있다.

본 실시의 형태에 있어서, 필터 회로(50)의 스위치드 캐패시터 필터의 스위칭에 사용되는 제1 클록 신호(CK1)는, 100kHz부터 1MHz의 사이로 설정하는 것이 바람직하다. 제1 클록 신호(CK1)의 주파수를 이 범위로 설정함으로써, 스위치드 캐패시터 필터를 구성하는 캐패시터의 용량값을 몇 pF정도로 할 수 있어, IC에의 집적화가 용이해진다. 또한, 제1 클록 신호(CK1)의 주파수를, 100kHz 이상으로 함으로써, 후단의 스테레오 변조기(10)에서 사용되는 38kHz의 부반송파 및 19kHz의 파일럿 신호보다 몇배 높은 주파수가 되므로, 제1 클록 신호(CK1)가 스테레오 변조에 미치는 영향을 저감시킬 수 있어, 안정적인 스테레오 변조를 실현할 수 있다.

본 실시의 형태에 있어서, 필터 회로(50)의 스위치드 캐패시터 필터의 스위칭에 사용되는 제1 클록 신호(CK1)는, 스테레오 변조기(10)에서 사용되는 38kHz의 부반송파 및 19kHz의 파일럿 신호와 기원을 같이 한다. 또한, 본 실시의 형태에 있어서, 주파수 변조기(20)는 PLL 회로를 이용한 직접 변조형으로 구성되고, 제1 클록 신호(CK1)는, 주파수 변조기(20)의 PLL 회로의 기준 클록 신호와 기원을 같이 한다.

이하, 필터 회로(50), 스테레오 변조기(10), 주파수 변조기(20)로 클록 신호를 공유하기 위한 기술에 대해 설명한다. 클록 입력 단자(106)에는, 외부 클록 신호(CKext)가 입력된다. 이 외부 클록 신호(CKext)의 주파수 조건은 미리 FM 송신기(100)의 사양으로서 결정해 두는 것이 바람직하다. 예를 들어, 어떤 양태의 FM 송신기(100)에 있어서, 외부 클록 신호(CKext)의 주파수는, 10MHz∼20MHz의 사이에서, 소정의 주파수폭 Δf마다 나뉘어진 주파수중 어느 하나로 입력되는 것으로 한다.

제1 프로그래머블 분주기(40)는, 외부로부터 입력된 외부 클록 신호(CKext)를, 미리 설정된 제1 분주비(n1)로 분주하고, 제1 클록 신호(CK1)로서 필터 회로(50)에 공급한다. 필터 회로(50)에 입력되는 제1 클록 신호(CK1)의 주파수(f1)는, 외부 클록 신호(CKext)의 주파수(fext)를 이용해, f1=fext/n1로 주어진다. 제1 클록 신호(CK1)는, 필터 회로(50) 내부의 스위치드 캐패시터 필터의 스위칭에 사용된다.

제2 프로그래머블 분주기(42)는, 외부로부터 입력된 외부 클록 신호(CKext)를, 미리 설정된 제2 분주비(n2)로 분주하고, 스테레오 변조기(10)에 출력한다. 즉, 스테레오 변조기(10)에 입력되는 제2 클록 신호(CK2)의 주파수(f2)는, 외부 클록 신호(CKext)의 주파수(fext)를 이용해, f2=fext/n2로 주어진다. 제2 프로그래머블 분주기(42)로부터 출력되는 제2 클록 신호(CK2)는, 스테레오 변조기(10)에 있어서, 스테레오 콤퍼지트 신호(S2)를 생성하기 위한 기준 클록 신호로서 사용된다. 본 실시의 형태에 있어서, 제2 분주비(n2)는, 제2 클록 신호(CK2)의 주파수(f2)가 38kHz에 가장 가까운 값이 되도록 설정한다.

제3 프로그래머블 분주기(44)는, 외부 클록 신호(CKext)를, 미리 설정한 제3 분주비(n3)로 분주하고, 주파수 변조기(20)로 출력한다. 주파수 변조기(20)에 입력되는 제3 클록 신호(CK3)의 주파수(f3)는, 외부 클록 신호(CKext)의 주파수(fext)를 이용해, f3=fext/n3로 주어진다. 후술과 같이, 주파수 변조기(20)는, PLL 회로를 포함하는 직접 변조형으로 구성된다. 제3 프로그래머블 분주기(44)로부터 출력되는 제3 클록 신호(CK3)는, 주파수 변조기(20)의 PLL 회로의 기준 클록 신호로서 사용된다.

이와 같이, 3개의 분주기를 설치함으로써, 필터 회로(50), 스테레오 변조기(10), 주파수 변조기(20)로 사용되는 클록 신호를, 간접적으로 공유할 수 있다. 이 때문에, 필터 회로(50)의 스위치드 캐패시터 필터 전용의 발진기를 설치할 필요가 없으므로, 회로를 간략화할 수 있다.

이하, 각 회로 블록의 구성 및 동작의 상세에 대하여 설명한다. 도 2는, 도 1의 필터 회로(50)의 구성예를 도시하는 블록도이다. 필터 회로(50)는, L 채널, R 채널마다, 프리엠퍼시스 회로(52), 리미터 회로(54), 로우패스 필터(56)를 구비한다. L 채널, R 채널은, 부호에 첨가된 L, R의 문자로 구별된다. 또한, L 채널과 R 채널의 구성은 동일하므로, 이하에서는, L채널을 예로 설명한다.

프리엠퍼시스 회로(52L)에는, 입력 오디오 신호(S1)의 L채널 성분인 오디오 신호(S1L)가 입력된다. 프리엠퍼시스 회로(52L)는, 오디오 신호(S1L)의 고주파 성 분을 강조한다. 리미터 회로(54L)는, 프리엠퍼시스 회로(52L)의 출력 신호의 레벨이, 어느 값을 넘지 않게 제한한다. 로우패스 필터(56L)는, 리미터 회로(54)의 출력 신호의 고주파 성분을 제거한다.

본 실시의 형태에 있어서, 프리엠퍼시스 회로(52L) 및 로우패스 필터(56L)는, 스위치드 캐패시터 필터로 구성된다. 프리엠퍼시스 회로(52L) 및 로우패스 필터(56L)에는, 스위치드 캐패시터 필터의 스위칭용으로, 제1 클록 신호(CK1)가 입력된다.

또한, 필터 회로(50)의 구성은 도 2에 한정되지 않고, 각 블록의 순서 등은, 적절히 변경하면 된다. 또한, 반드시, 프리엠퍼시스 회로(52) 및 로우패스 필터(56)의 양쪽을 스위치드 캐패시터 필터로 구성할 필요는 없고, 어느 한쪽만을 스위치드 캐패시터 필터로 구성하고, 다른쪽을 액티브 필터 혹은 패시브 필터로 구성해도 된다. 또한, 프리엠퍼시스 회로(52)의 전단 혹은 로우패스 필터(56)의 후단에, 안티 에일리어싱(anti-aliasing)용 필터를 별도로 설치해도 된다.

도 3은 프리엠퍼시스 회로(52)의 구성예를 도시하는 회로도이다. 프리엠퍼시스 회로(52)는, 제1 캐패시터(C1)∼제4 캐패시터(C4), 제1 스위치(SW1)∼제4 스위치(SW4), 제1 연산 증폭기(Op1)를 포함한다. 제1 스위치(SW1)∼제4 스위치(SW4)는, 제1 클록 신호(CK1)에 따라, 제1 상태와 제2 상태를 교대로 반복한다.

제1 연산 증폭기(Op1)의 비반전 입력 단자에는, 제1 기준 전압(Vref1)이 입력된다. 제1 캐패시터(C1)는, 제1 연산 증폭기(Op1)의 출력 단자와 반전 입력 단자와의 사이에 설치된다. 제1 연산 증폭기(Op1)의 출력 단자는, 프리엠퍼시스 회 로(52)의 출력 단자(114)로 되어 있다.

제2 캐패시터(C2)의 제1 단자에는 제1 스위치(SW1)가 접속되고, 제2 캐패시터(C2)의 제2 단자에는, 제2 스위치(SW2)가 접속된다. 제1 스위치(SW1), 제2 캐패시터(C2), 제2 스위치(SW2)가 순서대로 접속되어 이루어지는 경로는, 제1 캐패시터(C1)와 병렬로 설치된다. 제1 스위치(SW1)는, 제1 상태에 있어서 제1 연산 증폭기(Op1)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가된 기준 전압 단자측에 온 한다. 제2 스위치(SW2)는, 제1 상태에 있어서 제1 연산 증폭기(Op1)의 출력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가된 기준 전압 단자측에 온 한다.

제3 캐패시터(C3)는, 프리엠퍼시스 회로(52)의 입력 단자(112)와, 제1 연산 증폭기(Op1)의 반전 입력 단자의 사이에 설치된다. 제4 캐패시터(C4)의 제1 단자에는 제3 스위치(SW3)가 접속되고, 제4 캐패시터(C4)의 제2 단자에는, 제4 스위치(SW4)가 접속된다. 제3 스위치(SW3), 제4 캐패시터(C4), 제4 스위치(SW4)가 순서대로 접속되어 이루어지는 경로는, 제3 캐패시터(C3)와 병렬로 설치된다. 제3 스위치(SW3)는, 제1 상태에 있어서, 입력 단자(112)측에 온 하고, 제2 상태에 있어서, 제2 기준 전압(Vref2)이 인가된 기준 전압 단자측에 온 한다. 제4 스위치(SW4)는, 제1 상태에 있어서, 제1 연산 증폭기(Op1)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서, 제2 기준 전압(Vref2)이 인가된 기준 전압 단자측에 온 한다.

프리엠퍼시스 회로(52)는, 제1 클록 신호(CK1)에 따라 제1 상태와 제2 상태 를 교대로 반복한다. 또한, 도 3에 도시되는 제1 스위치(SW1)∼제4 스위치(SW4)의 상태는, 제1 상태를 나타낸다. 각 스위치(SW1)∼(SW4)가, 도 3과는 반대측에 온 한 상태가 제2 상태이다.

이와 같이 구성된 프리엠퍼시스 회로(52)의 주파수 특성은, 1＋ωτ으로 주어진다. 여기서 ω는, 입력 오디오 신호(S1)의 각 주파수, τ는, 프리엠퍼시스 회로(52)의 시정수이다.

프리엠퍼시스 회로(52)의 시정수(τ)는, 제1 클록 신호(CK1)의 주파수(f1) 및 제1 캐패시터(C1)∼제4 캐패시터(C4)의 용량값에 따라 정해진다. 예를 들어, 어느 실시예에 있어서, f1=500kHz, C1=C2=C4=1pF로 구성해도 된다. 이 경우, C3=1pF일 때 τ=0μs, C3=25pF일 때 τ=50μs, C3=37.5pF일 때 τ=75μs, C3=50pF일 때 τ=100μF로 된다.

또한, 프리엠퍼시스 회로(52)의 시정수(τ)는, FM 송신기(100)가 사용되는 나라나 지역에 따라 설정할 필요가 있다. 여기서, 제3 캐패시터(C3)를 가변 용량으로서 구성해도 된다. 도 4는, 가변 용량인 제3 캐패시터(C3)의 구성예를 도시하는 회로도이다. 제3 캐패시터(C3)는, 병렬로 설치된 제3 캐패시터(C3a)∼제3 캐패시터(C3d)의 4개의 캐패시터를 포함한다. 제3 캐패시터(C3b)의 양단에는, 트랜스퍼 게이트(TG1)가 설치된다. 마찬가지로, 제3 캐패시터(C3c, C3d)의 양단에는, 트랜스퍼 게이트(TG2, TG3)가 각각 설치된다.

예를 들어, C3a=1pF, C3b=24pF, C3c=12.5pF, C3d=12.5pF로 한 경우, 트랜스퍼 게이트(TG1∼TG3)가 모두 오프 상태에서, 시정수는 τ=0μs로 된다. 또한, 트 랜스퍼 게이트 TG1이 온일 때, τ=50μs, 트랜스퍼 게이트(TG1, TG2)가 온 일 때, τ=75μs, 트랜스퍼 게이트(TG1, TG2, TG3)가 온일 때, τ=100μs로 된다.

도 3의 프리엠퍼시스 회로(52)의 구성은 예시이며, 다른 구성으로 해도 된다. 예를 들어, 제3 캐패시터(C3)를 도 4에 도시하는 것과 같은 가변 용량으로 하지 않고, 제3 캐패시터(C3)만을 외부 부착의 부품으로 구성해도 된다. 또한, 회로 형식에 대해서도, 원하는 프리엠퍼시스 특성을 얻을 수 있으면, 다른 구성으로 해도 된다.

다음에, 스위치드 캐패시터 필터로 구성된 로우패스 필터(56)에 대해 설명한다. 도 5는, 로우패스 필터(56)의 구성예를 도시하는 회로도이다. 로우패스 필터(56)은, 5차의 체비세프(chevyshev)형 로우패스 필터를 스위치드 캐패시터 필터로 구성한 것이다. 로우패스 필터(56)는, 제2 연산 증폭기(Op2)∼제6 연산 증폭기(Op6), 제5 캐패시터(C5)∼제26 캐패시터(C26), 복수의 스위치(SW5)∼(SW25)를 포함한다. 복수의 스위치(SW5)∼(SW25)의 상태는, 제1 클록 신호(CK1)에 따라, 제1 상태와 제2 상태를 교대로 반복한다. 도 5는, 제1 상태를 나타내는 것으로, 각 스위치가 반대측에 온 한 상태가 제2 상태이다.

로우패스 필터(56)는, 입력 단자(122)에 입력된 신호의 고주파 성분을 제거하고, 출력 단자(124)로부터 출력한다. 제2 연산 증폭기(Op2)∼제6 연산 증폭기(Op6)의 비반전 입력 단자에는, 각각 제1 기준 전압(Vref1)이 인가된다.

제2 연산 증폭기(Op2)의 출력 단자와 반전 입력 단자의 사이에는 제5 캐패시터(C5)가 설치된다. 제6 캐패시터(C6)는, 입력 단자(122)와 제2 연산 증폭기(Op2) 의 반전 입력 단자의 사이에 설치된다. 제7 캐패시터(C7)의 제1 단자는, 제2 기준 전압(Vref2)이 인가된 기준 전압 단자와 접속되고, 제2 단자에는 스위치(SW5)가 접속된다. 스위치(SW5)는, 제1 상태에 있어서 제2 연산 증폭기(Op2)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 입력 단자(122)측에 온 한다.

제8 캐패시터(C8)의 양단에는 스위치(SW6, SW7)가 접속된다. 제8 캐패시터(C8) 및 스위치(SW6, SW7)를 포함해 구성되는 경로는, 제5 캐패시터(C5)와 병렬로 설치된다. 스위치(SW6)는, 제1 상태에 있어서 제2 연산 증폭기(Op2)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW7)는, 제1 상태에 있어서 제2 연산 증폭기(Op2)의 출력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref)이 인가되는 기준 전압 단자측에 온 한다.

제9 캐패시터(C9)의 양단에는 스위치(SW8, SW9)가 접속된다. 제9 캐패시터(C9) 및 스위치(SW8, SW9)를 포함해 구성되는 경로는, 제2 연산 증폭기(Op2)의 출력 단자와, 제3 연산 증폭기(Op3)의 반전 입력 단자의 사이에 설치된다. 스위치(SW8)는, 제1 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 하고, 제2 상태에 있어서 제2 연산 증폭기(Op2)의 출력 단자측에 온 한다. 스위치(SW9)는, 제1 상태에 있어서 제3 연산 증폭기(Op3)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 제10 캐패시터(C10)는, 제3 연산 증폭기(Op3)의 출력 단자와 반전 입력 단자의 사이에 설치된다.

제11 캐패시터(C11)의 양단에는 스위치(SW10, SW11)가 접속된다. 제11 캐패시터(C11) 및 스위치(SW10, SW11)를 포함해 구성되는 경로는, 제3 연산 증폭기(Op3)의 출력 단자와, 제4 연산 증폭기(Op4)의 반전 입력 단자의 사이에 설치된다. 스위치(SW10)는, 제1 상태에 있어서 제3 연산 증폭기(Op3)의 출력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW11)는, 제1 상태에 있어서 제4 연산 증폭기(Op4)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 제12 캐패시터(C12)는, 제4 연산 증폭기(Op4)의 출력 단자와 반전 입력 단자의 사이에 설치된다.

제13 캐패시터(C13)의 양단에는 스위치(SW12, SW13)가 접속된다. 제13 캐패시터(C13) 및 스위치(SW12, SW13)를 포함해 구성되는 경로는, 제4 연산 증폭기(Op4)의 출력 단자와, 제5 연산 증폭기(Op5)의 반전 입력 단자의 사이에 설치된다. 스위치(SW12)는, 제1 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 하고, 제2 상태에 있어서 제4 연산 증폭기(Op4)의 출력 단자측에 온 한다. 스위치(SW13)는, 제1 상태에 있어서 제5 연산 증폭기(Op5)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 제14 캐패시터(C14)는, 제5 연산 증폭기(Op5)의 출력 단자와 반전 입력 단자의 사이에 설치된다.

제15 캐패시터(C15)의 양단에는 스위치(SW14, SW15)가 접속된다. 제15 캐패시터(C15) 및 스위치(SW14, SW15)를 포함해 구성되는 경로는, 제5 연산 증폭기 (Op5)의 출력 단자와, 제6 연산 증폭기(Op6)의 반전 입력 단자의 사이에 설치된다. 스위치(SW14)는, 제1 상태에 있어서 제5 연산 증폭기(Op5)의 출력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자 측에 온 한다. 스위치(SW15)는, 제1 상태에 있어서 제6 연산 증폭기(Op6)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 제16 캐패시터(C16)는, 제6 연산 증폭기(Op6)의 출력 단자와 반전 입력 단자의 사이에 설치된다.

제17 캐패시터(C17)의 양단에는 스위치(SW16, SW17)가 접속된다. 제17 캐패시터(C17) 및 스위치(SW16, SW17)를 포함해 구성되는 경로는, 제6 연산 증폭기(Op6)의 출력 단자와 반전 입력 단자의 사이에 설치된다. 스위치(SW16)는, 제1 상태에 있어서 제6 연산 증폭기(Op6)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW17)는, 제1 상태에 있어서 제6 연산 증폭기(Op6)의 출력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다.

제18 캐패시터(C18)의 양단에는 스위치(SW18, SW19)가 접속된다. 제18 캐패시터(C18) 및 스위치(SW18, SW19)를 포함해 구성되는 경로는, 제3 연산 증폭기(Op3)의 출력 단자와, 제2 연산 증폭기(Op2)의 반전 입력 단자의 사이에 설치된다. 스위치(SW18)는, 제1 상태에 있어서 제2 연산 증폭기(Op2)의 반전 입력 단자측에 온하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW19)는, 제1 상태에 있어서 제3 연산 증폭기(Op3)의 출력 단자 측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다.

제19 캐패시터(C19)의 양단에는 스위치(SW20, SW21)가 접속된다. 제19 캐패시터(C19) 및 스위치(SW20, SW21)를 포함해 구성되는 경로는, 제5 연산 증폭기(Op5)의 출력 단자와, 제4 연산 증폭기(Op4)의 반전 입력 단자의 사이에 설치된다. 스위치(SW20)는, 제1 상태에 있어서 제4 연산 증폭기(Op4)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW21)는, 제1 상태에 있어서 제5 연산 증폭기(Op5)의 출력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다.

제20 캐패시터(C20)의 양단에는 스위치(SW22, SW23)가 접속된다. 제20 캐패시터(C20) 및 스위치(SW22, SW23)를 포함해 구성되는 경로는, 제4 연산 증폭기(Op4)의 출력 단자와 제3 연산 증폭기(Op3)의 반전 입력 단자의 사이에 설치된다. 스위치(SW22)는, 제1 상태에 있어서 제3 연산 증폭기(Op3)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW23)는, 제1 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 하고, 제2 상태에 있어서 제4 연산 증폭기(Op4)의 출력 단자측에 온 한다.

제21 캐패시터(C21)의 양단에는 스위치(SW24, SW25)가 접속된다. 제21 캐패시터(C21) 및 스위치(SW24, SW25)를 포함해 구성되는 경로는, 제6 연산 증폭기 (Op6)의 출력 단자와, 제5 연산 증폭기(Op5)의 반전 입력 단자의 사이에 설치된다. 스위치(SW24)는, 제1 상태에 있어서 제5 연산 증폭기(Op5)의 반전 입력 단자측에 온 하고, 제2 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 한다. 스위치(SW25)는, 제1 상태에 있어서 제2 기준 전압(Vref2)이 인가되는 기준 전압 단자측에 온 하고, 제2 상태에 있어서 제6 연산 증폭기(Op6)의 출력 단자측에 온 한다.

제22 캐패시터(C22)는, 제4 연산 증폭기(Op4)의 출력 단자와, 제2 연산 증폭기(Op2)의 반전 입력 단자의 사이에 설치된다. 제23 캐패시터(C23)는, 제6 연산 증폭기(Op6)의 반전 입력 단자와, 제4 연산 증폭기(Op4)의 출력 단자의 사이에 설치된다. 제24 캐패시터(C24)는, 제4 연산 증폭기(Op4)의 반전 입력 단자와, 제2 연산 증폭기(Op2)의 출력 단자의 사이에 설치된다. 제25 캐패시터(C25)는, 제6 연산 증폭기(Op6)의 출력 단자와, 제4 연산 증폭기(Op4)의 반전 입력 단자의 사이에 설치된다.

바람직하게는, 로우패스 필터(56)의 주파수 특성은, 19kHz 및 38kHz에 노치를 가지도록 설계한다. 이는, 제1 클록 신호(CK1)의 주파수 f1=500kHz로 하고, C5=32pF, C6=2pF, C7=8pF, C8=4pF, C9=2pF, C10=16pF, C11=4pF, C12=32pF, C13=2pF, C14=16pF, C15=4pF, C16=11pF, C17=4pF, C18=4pF, C19=4pF, C20=2pF, C21=2pF, C22=16pF, C23=2.2pF, C24=8.8pF, C25=3pF로 함으로써 실현할 수 있다. 도 6은, 도 5의 로우패스 필터(56)의 주파수 특성을 나타낸다. 본 실시의 형태에서는, 5차의 체비세프형 필터를 구성하기 위해, 15kHz까지 평탄한 투과 특성을 가 지고, 19kHz에서 급격하게 감쇠하는 양호한 필터를 구성할 수 있다. 이러한 필터를 아날로그의 액티브 필터로 구성하고자 하면, 몇십nF의 매우 큰 캐패시터가 필요하게 되어, 집적화가 곤란해진다. 본 실시의 형태와 같이, 스위치드 캐패시터 필터를 이용함으로써, 캐패시터를 반도체 기판 상에 집적화하는 것이 가능해진다.

또한, 도 6에 도시하는 바와같이, 19kHz, 38kHz에 노치를 설치한 경우, 후단의 스테레오 변조기(10)에 있어서, 38kHz의 부반송파 및 19kHz의 파일럿 신호와의 간섭이 억제되므로, 양호한 스테레오 변조를 실현할 수 있다.

무엇보다, 로우패스 필터(56)의 구성 및 주파수 특성은, 도 5, 도 6에 한정되지 않는다. 즉, 로우패스 필터(56)는, FM 송신기(100) 전체로서 필요한 특성이 얻어지도록 설계하면 되는데, 필터의 차수는 3차에서 7차로 하는 것이 바람직하다. 2차 정도의 필터로 구성하면 충분한 경우에는, 스위치드 캐패시터 필터가 아니라, 아날로그 필터로 구성하면 된다.

도 7은, 도 1의 FM 송신기(100)의 스테레오 변조기(10), 주파수 변조기(20)의 내부 구성을 도시하는 블록도이다. 스테레오 변조기(10), 주파수 변조기(20)의 구성, 동작에 대해서는, 널리 알려져 있으므로, 여기서는 간단하게 설명한다.

스테레오 변조기(10)는, 가산기(12), 감산기(13), 가산기(14), 진폭 변조기(15), 멀티플렉서(16), 1/2 분주기(17)를 포함한다. 가산기(12)는, L 채널과 R 채널의 스테레오 오디오 신호(S1L’, S1R’)를 가산하고, 합신호(L＋R)를 생성한다. 감산기(13)는 L 채널과 R 채널의 스테레오 오디오 신호(S1L’, S1R’)로부터 차신호(L－R)를 생성한다. 진폭 변조기(15)는, 차신호(L－R)를 이용해, 도 1의 제2 프 로그래머블 분주기(42)로부터 출력된 38kHz의 제2 클록 신호(CK2)를 진폭 변조한다. 멀티플렉서(16)는, 합신호(L＋R)를, 진폭 변조기(15)로부터 출력되는 부반송파(S1’’)와 합성한다. 1/2 분주기(17)는, 38kHz의 제2 클록 신호(CK2)를 1/2 분주하고, 19kHz의 파일럿 신호(Sp)를 생성한다. 가산기(14)는, 멀티플렉서(16)의 출력 신호와, 파일럿 신호(Sp)를 합성해, 스테레오 콤퍼지트 신호(S2)를 생성한다.

주파수 변조기(20)는, VCO(22), 분주기(24), 위상 비교기(26), 루프 필터(28), 가산기(29)를 포함한다. VCO(22)는, 제어 전압(Vcnt)에 따른 주파수로 발진한다. VCO(22)의 출력 신호(S3)는, 피변조 신호로서 외부로 출력되는 동시에, 분주기(24)로 입력된다. 분주기(24)는, VCO(22)의 출력 신호(S3)의 주파수(frf)를, 1/n(n은 자연수)로 분주하고, 귀환 신호(Sfb)를 출력한다. 위상 비교기(26)에는, 분주기(24)로부터 출력되는 주파수(frf/n)의 귀환 신호(Sfb)를, 기준 클록 신호(CKref)와 비교해, 2개의 신호의 위상 차이에 따른 전압(이하, 위상차 전압(Vpc)이라고 한다)을 출력한다. PLL 회로의 기준 클록 신호(CKref)는, 상술과 같이, 도 1의 제3 프로그래머블 분주기(44)로부터 출력되는 제3 클록 신호(CK3)이다.

루프 필터(28)는, 위상 비교기(26)로부터 출력되는 위상차 전압(Vpc)의 고주파 성분을 제거하여, 가산기(29)에 출력한다. 가산기(29)는, 스테레오 변조기(10)로부터 출력된 스테레오 콤퍼지트 신호(S2)를, 루프 필터(28)의 출력 신호에 중첩하고, 제어 전압(Vcnt)으로서 출력한다.

VCO(22)의 출력 신호(S3)는, 반송 주파수 frf=CK2×n이며, 스테레오 콤퍼지트 신호(S2)에 의해 주파수 변조된 신호로 된다. 여기서, PLL 회로의 기준 클록 신호 CKref(=CK3)의 주파수는, 주파수 변조기(20)로부터 출력되는 피변조 신호(S3)로서 필요한 주파수를 얻을 수 있는 값으로 설정된다. 즉, 피반송파의 주파수를 100kHz 스텝으로 변화시키고 싶은 경우, 기준 클록 신호(CKref)의 주파수는, 100kHz, 혹은 그 약수로 설정한다. 만약, 주파수 변조기(20)의 후단에 1/2 분주기를 더 설치하고, 출력 신호 S3를, 1/2분주한 후에, 후단의 블록에 출력하는 구성으로 한 경우, 기준 클록 신호(CKref)는, 200kHz, 혹은 그 약수로 설정한다. 또한, 외부 클록 신호(CKext)의 주파수(fext)는, PLL 회로의 기준 클록 신호 CKref(=CK3)의 주파수(f3)의 정수배로 설정하는 것이 바람직하다.

이상과 같이 구성된 FM 송신기(100)에 의하면, 필터 회로(50)의 스위치드 캐패시터 필터의 스위칭에 이용되는 제1 클록 신호(CK1)와, 스테레오 콤퍼지트 신호(S2)의 생성용 기준 클록 신호(CK2)와, PLL 회로의 기준 클록 신호 CK3(=CKref)는, 프로그래머블 분주기를 이용해 동일한 외부 클록 신호(CKext)로부터 생성된다. 즉, 기원을 동일하게 한 신호로 된다. 그 결과, 전용 발진기를 설치할 필요가 없고, 회로 규모를 축소할 수 있다. 또, 외부 클록 신호(CKext)의 주파수가, FM 송신기가 탑재되는 세트마다 다른 경우에도, 제1 프로그래머블 분주기(40), 제2 프로그래머블 분주기(42), 제3 프로그래머블 분주기(44)의 분주비 n1, n2, n3를, 독립으로 설정할 수 있으므로, 필터 회로(50), 스테레오 변조기(10), 주파수 변조기(20)에 있어서 필요한 원하는 기준 클록을 얻을 수 있다.

또한, PLL 회로의 기준 클록 신호 CKref(=CK3)는, FM 송신기(100)의 반송파의 주파수에 영향을 주므로, 고정밀도로 생성해야 하는데 반해, 필터 회로(50)의 스위치드 캐패시터 필터용의 제1 클록 신호(CK1)나, 스테레오 콤퍼지트 신호 생성용의 기준 클록 신호(CK2)의 주파수 정밀도는, 그만큼 높게 요구되지 않는다. 그래서, 외부 클록 신호(CKext)의 주파수와 PLL 회로의 기준 클록 신호 CKref(=CK3)와의 관계를, 외부 클록 신호(CKext)와 제1 클록 신호(CK1), 제2 클록 신호(CK2)의 관계보다 우선적으로 규정함으로써, FM 송신기 전체의 성능을 높일 수 있다.

이상, 실시의 형태에 의거해, FM 송신기의 구성 및 동작에 대해 설명했다. 다음에, 실시의 형태에 관한 FM 송신기(100)의 응용예에 대해 설명한다. 상술의 FM 송신기(100)는, 예를 들어, 오디오 재생 기능을 가지는 휴대 전화 단말 등의 소형 전자 기기에 매우 적합하게 탑재할 수 있다. 도 8은, 실시의 형태에 관한 FM 송신기를 탑재한 소형 전자 기기의 구성을 나타내는 블록도이다.

소형 전자 기기(200)는, FM 송신기(100), 메모리(110), 오디오 인코더(120), 안테나(130), 발진기(140), 제어부(150)를 구비한다. 발진기(140)는, 소정의 발진 주파수를 가지고 있고, 소형 전자 기기(200)의 시스템 클록(CKsys)을 생성한다. 메모리(110)에는, 오디오 데이터가 압축, 혹은 비압축의 형식으로 기록되어 있다. 오디오 인코더(120)는, 메모리(110)로부터 오디오 데이터(DA)를 읽어내, 필요에 따라서 인코드하고, 오디오 신호(S1L, S1R)를 생성해, FM 송신기(100)로 출력한다. FM 송신기(100)는, 상술과 같이, 스테레오 변조, 주파수 변조를 행하고, 한층 더 증폭된 고주파 신호(S4)를 안테나(130)에 출력한다.

오디오 인코더(120), 제어부(150)는, 시스템 클록 신호(CKsys)에 의해 소정의 연산 처리를 행한다. 또한, 이 시스템 클록 신호(CKsys)는, FM 송신기(100)에 외부 클록 신호(CKext)로서 입력된다.

제어부(150)는, 예를 들어 마이크로 프로세서로서, 발진기(140)의 발진 주파수, 즉 시스템 클록(CKsys)의 주파수에 따라, FM 송신기(100)의 제1 프로그래머블 분주기(40), 제2 프로그래머블 분주기(42), 제3 프로그래머블 분주기(44)의 분주비 n1, n2, n3 등을 설정한다. 분주비의 설정은, FM 송신기(100)에 레지스터 등을 준비하고, 외부로부터 값을 변경 가능하게 실현할 수 있다.

상술과 같이 본 실시의 형태에 의하면, FM 송신기(100)의 필터 회로(50)를 컴팩트하게 설계할 수 있으므로, 도 8의 소형 전자 기기(200)의 소형화, 저비용화가 가능해진다. 또한, 시스템 클록(CKsys)을, FM 송신기(100)의 외부 클록 신호로서 이용하고, 다른 회로 블록의 클록 신호로서 이용하기 때문에, 1개의 발진기로 동작시킬 수 있다. 즉, FM 송신기 전용으로 고가의 수정 진동자 등을 설치할 필요가 없으므로, 세트의 소형화, 저비용화를 실현할 수 있다. 또한, FM 송신기(100)가, 시스템 클록 신호의 주파수가 다른 세트에 탑재되는 경우에 있어서도 제1 프로그래머블 분주기(40), 제2 프로그래머블 분주기(42) 등의 분주비 n1, n2를 적절히 설정함으로써, 안정된 스테레오 변조, 주파수 변조를 실현할 수 있다. 즉, FM 송신기(100)는, 탑재되는 세트의 시스템 클록에 제한되지 않고, 종래의 FM 송신기에 비해, 범용성이 높다는 이점도 가진다.

실시의 형태는 예시이며, 이들 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능한 것, 또한 그러한 변형예도 본 발명의 범위에 있는 것은 당업자에게 이해되는 바이다.

실시의 형태에서는, 도 1에 도시하는 바와같이, 클록 입력 단자(106)에 입력된 외부 클록 신호(CKext)를 분주하고, 제1 클록 신호(CK1)로부터 제3 클록 신호(CK3)를 생성했는데, 이에 한정되지 않는다. 즉, 필터 회로(50), 스테레오 변조기(10), 주파수 변조기(20)에 있어서 필요한 주파수로 발진하는 발진기를 각각 전용으로 설치해도 된다. 이 경우, 각 블록에 공급되는 주파수를, 각각 최적화할 수 있으므로, 장치의 성능의 관점에서 유리하다.

본 발명에 의하면, FM 송신기의 회로 규모를 축소할 수 있다.

Claims

입력 오디오 신호를 스테레오 콤퍼지트 신호로 변환하고, 주파수 변조하여 출력하는 FM 송신기로서,

상기 입력 오디오 신호가 입력되어, 대역을 보정해 출력하는 필터 회로와,

상기 필터 회로의 출력 신호를 스테레오 변조하여, 스테레오 콤퍼지트 신호로 변환하는 스테레오 변조기와,

상기 스테레오 변조기로부터 출력되는 스테레오 콤퍼지트 신호에 의거해, 주파수 변조를 실행하는 주파수 변조기를 구비하고,

상기 필터 회로의 적어도 일부를, 스위치드 캐패시터 필터로 구성한 것을 특징으로 하는 FM 송신기.
청구항 1에 있어서,

상기 필터 회로는, 상기 입력 오디오 신호의 고주파 성분을 제거하는 로우패스 필터를 포함하고, 해당 로우패스 필터를, 스위치드 캐패시터 필터로 구성한 것을 특징으로 하는 FM 송신기.
청구항 1에 있어서,

상기 필터 회로는, 상기 입력 오디오 신호의 고주파 성분을 강조하는 프리엠퍼시스 회로를 포함하고, 해당 프리엠퍼시스 회로를, 스위치드 캐패시터 필터로 구 성한 것을 특징으로 하는 FM 송신기.
청구항 1에 있어서,

상기 필터 회로는, 상기 입력 오디오 신호의 고주파 성분을 강조하는 프리엠퍼시스 회로와,

상기 프리엠퍼시스 회로의 전단 또는 후단에 설치되고, 상기 입력 오디오 신호의 고주파 성분을 제거하는 로우패스 필터를 포함하고,

상기 프리엠퍼시스 회로 및 상기 로우패스 필터를, 스위치드 캐패시터 필터로 구성한 것을 특징으로 하는 FM 송신기.
청구항 2 또는 4에 있어서,

스위치드 캐패시터 필터로 구성되는 상기 로우패스 필터의 주파수 특성은, 19kHz 및 38kHz에 노치를 가지는 것을 특징으로 하는 FM 송신기.
청구항 2 또는 4에 있어서,

스위치드 캐패시터 필터로 구성되는 상기 로우패스 필터의 차수는 3차 이상 7차 이하인 것을 특징으로 하는 FM 송신기.
청구항 6에 있어서,

스위치드 캐패시터 필터로 구성되는 상기 로우패스 필터의 차수는, 5차이며, 그 주파수 특성은 19kHz 및 38kHz에 노치를 가지는 것을 특징으로 하는 FM 송신기.
청구항 3 또는 4에 있어서,

스위치드 캐패시터 필터로 구성되는 상기 프리엠퍼시스 회로는, 가변 캐패시터를 포함하고, 상기 가변 캐패시터의 용량값에 의해, 강조할 주파수가 가변으로 구성되는 것을 특징으로 하는 FM 송신기.
청구항 1 내지 4 중 어느 한 항에 있어서,

상기 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호의 주파수를, 100kHz에서 1MHz의 사이로 설정한 것을 특징으로 하는 FM 송신기.
청구항 1 내지 4 중 어느 한 항에 있어서,

상기 주파수 변조기는, PLL(Phase　Locked　Loop) 회로를 포함한 직접 변조형으로 구성되고,

상기 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호는, 상기 주파수 변조기의 PLL 회로의 기준 클록 신호와 기원을 같이 하는 신호인 것을 특징으로 하는 FM 송신기.
청구항 1 내지 4 중 어느 한 항에 있어서,

상기 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호는, 상기 스테 레오 변조기에서 사용되는 38kHz의 부반송파 및 19kHz의 파일럿 신호와 기원을 같이 하는 신호인 것을 특징으로 하는 FM 송신기.
청구항 1 내지 4 중 어느 한 항에 있어서,

본 FM 송신기가 탑재되는 세트의 시스템 클록을 분주하고, 상기 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호로서 출력하는 분주기를 구비하는 것을 특징으로 하는 FM 송신기.
청구항 1 내지 4 중 어느 한 항에 있어서,

상기 스테레오 변조기, 상기 주파수 변조기 및 스위치드 캐패시터 필터로 구성되는 상기 필터 회로의 일부는, 하나의 반도체 기판 상에 일체로 집적화되는 것을 특징으로 하는 FM 송신기.
입력 오디오 신호를 주파수 변조하는 주파수 변조기보다 전단에 설치되는 필터 회로로서,

상기 입력 오디오 신호의 고주파 성분을 강조하는 프리엠퍼시스 회로와,

상기 프리엠퍼시스 회로의 전단 또는 후단에 설치되고, 상기 입력 오디오 신호의 고주파 성분을 제거하는 로우패스 필터를 구비하고,

상기 프리엠퍼시스 회로 및 상기 로우패스 필터 중 적어도 하나를, 스위치드 캐패시터 필터로 구성한 것을 특징으로 하는 필터 회로.
청구항 14에 있어서,

상기 주파수 변조기는, PLL(Phase　Locked　Loop) 회로를 포함하는 직접 변조형으로 구성되고,

상기 스위치드 캐패시터 필터의 스위칭에 사용되는 클록 신호는, 상기 주파수 변조기의 PLL 회로의 기준 클록 신호와 기원을 같이 하는 신호인 것을 특징으로 하는 필터 회로.
청구항 1 내지 4 중 어느 한 항에 기재된 FM 송신기와,

상기 FM 송신기의 출력 신호를 외부로 송신하기 위한 안테나와,

소정의 주파수의 시스템 클록을 생성하는 발진기와,

상기 시스템 클록을 제1의 분주비로 분주하고, 상기 FM 송신기의 스위치드 캐패시터 필터에 공급하는 제1 분주기를 구비하는 것을 특징으로 하는 소형 전자 기기.
청구항 16에 있어서,

상기 시스템 클록을 제2의 분주비로 분주하고, 38kHz의 부반송파 및 19kHz의 파일럿 신호의 생성을 위해서 상기 FM 송신기의 스테레오 변조기에 공급하는 제2 분주기와,

상기 시스템 클록을 제3의 분주비로 분주하고, PLL(Phase　Locked　Loop) 회 로를 포함하는 직접 변조형으로 구성되는 상기 FM 송신기의 상기 주파수 변조기에 대해, 상기 PLL 회로의 기준 클록 신호로서 공급하는 제3 분주기를 더 구비하는 것을 특징으로 하는 소형 전자 기기.