WO2017110162A1 - ゲート駆動回路およびそのゲート駆動回路を備えた電力変換装置 - Google Patents

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Definitions

  • the present invention relates to a gate drive circuit, and more particularly to a gate drive circuit that supplies power from a power source to a gate of a semiconductor switching element to drive the gate on and off.
  • a gate drive circuit of a voltage-driven semiconductor switching element includes an on drive element that applies an on voltage to the gate of the drive target semiconductor element, and an off drive element that applies an off voltage to the gate.
  • the gate of the semiconductor element to be driven is controlled to be in an on state or an off state by turning on one of the driving element or the off driving element and turning off the other.
  • the gate drive circuit proposed in Patent Document 1 includes an IGBT (Insulated Gate Bipolar Transistor) as a semiconductor switching element (drive target semiconductor element), and a first DC power supply and a second DC power supply connected in series.
  • IGBT Insulated Gate Bipolar Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • the drive element unit is controlled by the drive control unit, and when the drive control unit turns on the on-drive element, the on-voltage necessary to turn on the gate of the semiconductor element to be driven is on-driven. When applied via the element and the drive control unit turns on the off-drive element, an off-voltage necessary for turning off the semiconductor element to be driven is applied. Further, when both the on-drive element and the off-drive element are turned off by the drive control unit, a resonance circuit is formed by the reactor constituting the auxiliary drive unit and the parasitic capacitance of the gate of the semiconductor element to be driven. Yes.
  • the gate of the semiconductor element to be driven When the gate of the semiconductor element to be driven is on, that is, when the on-drive element is on and the off-drive element is off, a current flows through the reactor from the gate side of the semiconductor element to be driven toward the reactor. From this state, when the on-drive element is turned off, the current flows so that the accumulated charge of the parasitic capacitance of the gate of the semiconductor element to be driven is discharged to zero due to resonance of the resonance circuit, or is charged to the opposite polarity. to continue. As a result, the gate voltage rapidly decreases, and at the same time, the voltage across the driven semiconductor element (source / drain voltage, collector / emitter voltage) rapidly increases, and the drive element is turned off. When the gate voltage of the semiconductor element to be driven reaches the off voltage and the drive control unit turns on the off drive element, the gate voltage is held at the off voltage, whereby the drive target semiconductor element is held in the off state. .
  • the gate of the semiconductor element to be driven is off, that is, when the on-drive element is off and the off-drive element is on, a current flows from the reactor toward the gate of the semiconductor element to be driven.
  • the off-drive element is turned off from this state, the accumulated charge of the parasitic capacitance of the gate of the semiconductor element to be driven is discharged due to resonance of the resonance circuit and further charged in the opposite polarity, or from the state where the accumulated charge is zero. Current continues to flow in the charging direction.
  • the gate voltage rises rapidly, and at the same time, the voltage between both ends of the driving target semiconductor element rapidly decreases, and the driving target semiconductor element is turned on.
  • the gate voltage of the semiconductor element to be driven reaches the ON voltage and the drive control unit turns on the ON drive element, the gate voltage is held at the ON voltage, so that the semiconductor element to be driven is held in the ON state.
  • the gate voltage is turned off by resonance until the on-drive element is turned off, and when the semiconductor element to be driven is turned on, the off-drive element is turned off.
  • a reactor is provided in the auxiliary drive unit, and after the recovered power is accumulated in the excitation energy of the reactor, the accumulated energy is all between the gate and the source.
  • the gate-source potential is always the same between the on-time voltage and the off-time voltage. Further, when the rated voltage between the gate and the source of the driven semiconductor element to be driven is different between the positive electrode and the negative electrode, a voltage exceeding the withstand voltage may be applied between the gate and the source to cause the driven semiconductor element to fail.
  • the power supply voltage of the gate is defined by the lower of the rated voltage of the positive and negative electrodes, the voltage applied between the gate and the source is lowered, and the capability (switching speed, on-resistance) of the semiconductor element to be driven is reduced. There was a problem that there was a fear of letting.
  • an object of the present invention is to provide a small gate drive circuit by further developing the technique of the recovered power proposed in Patent Document 1 and reducing the power supply voltage for gate drive.
  • the gate drive circuit comprising: an on drive element that applies an on voltage to the gate of the semiconductor element to be driven; and an off drive element that applies an off voltage to the gate of the semiconductor element to be driven, the gate drive A recovery circuit, a reactor and a capacitor connected in series between output terminals of the circuit, and a recovery circuit capable of recovering the charge accumulated in the input capacitance of the drive target semiconductor element when the drive target semiconductor element is turned on, and the ON drive A control circuit for controlling the element, the off-drive element, and the recovery switch is provided.
  • the gate drive circuit when the semiconductor device to be driven is turned on and off, a capacitor provided in the recovery circuit connected between the output terminals is used to collect and supply the charge for driving the semiconductor device to be driven. Therefore, the gate power supplied by the ON drive element and the OFF drive element only needs to have insufficient power, and the total power of the positive side gate power supply and the negative side gate power supply can be greatly reduced. As a result, the gate power supply circuit can be downsized.
  • FIG. 1 is a block diagram showing a configuration of a gate drive circuit according to a first embodiment of the present invention. It is a block diagram of the collection
  • Embodiment 2 of this invention It is an operation principle figure by Embodiment 2 of this invention. It is an operation principle figure by Embodiment 2 of this invention. It is a block diagram of the drive signal generation by Embodiment 2 of this invention. It is a block diagram of the drive signal generation by Embodiment 2 of this invention. It is a block diagram of the drive signal generation by Embodiment 2 of this invention. It is a block diagram of the drive signal generation by Embodiment 2 of this invention. It is a block diagram of the drive signal generation by Embodiment 2 of this invention. It is a wave form diagram which shows the production
  • Embodiment 3 of the present invention It is an operation principle diagram according to Embodiment 3 of the present invention. It is a block diagram of the drive signal generation by Embodiment 3 of this invention. It is a block diagram which shows the specific example of the inverter circuit by Embodiment 4 of this invention. It is a block diagram which shows the specific example of the converter circuit by Embodiment 4 of this invention. It is a block diagram which shows the specific example of the chopper circuit by Embodiment 4 of this invention.
  • the gate drive circuit 100 includes an on-drive element 101 that applies an on-voltage to the gate 201 of a voltage-driven semiconductor switching element (drive-target semiconductor element) 200 and an off-voltage applied to the gate 201 of the drive-target semiconductor element 200 And an off-drive element 102 to be applied.
  • a recovery circuit 104 is connected between the output terminals 103 a and 103 b of the gate drive circuit 100.
  • the gate drive circuit 100 is provided with a control circuit 105, and this control circuit 105 is configured to control the operations of the on-drive element 101, the off-drive element 102, and the recovery circuit 104.
  • the recovery circuit 104 includes a positive electrode side recovery circuit 41 and a negative electrode side recovery circuit 42.
  • the positive electrode side recovery circuit 41 includes a positive electrode side recovery switch 411, a positive electrode side reactor 412, and a positive electrode side capacitor. 413 is connected in series.
  • the negative electrode side recovery circuit 42 includes a negative electrode side recovery switch 421, a negative electrode side reactor 422, and a negative electrode side capacitor 423 connected in series.
  • the positive electrode side recovery switch 411 is a switch that transmits power in both directions. That is, power is transmitted in both directions when on, and power is cut off in both directions when off.
  • two active semiconductors are connected in series with opposite polarities.
  • IGBT is shown in FIG. 3, an active semiconductor such as a MOSFET, a transistor, or a thyristor that has an input capacitance and is driven on and off by a separate excitation method may be used.
  • the negative electrode side recovery switch 421 is a switch that bi-directionally transmits power, and has a configuration in which two active semiconductors are connected in series with opposite polarities as shown in FIG. .
  • the off drive element 102 when the semiconductor element 200 to be driven is turned on, the off drive element 102 is turned off, and then the bidirectional switch 421 of the negative electrode side recovery circuit 42 is turned on.
  • the charge stored in the input capacitor 202 of the semiconductor element 200 to be driven is turned on for a certain period, accumulated in the negative capacitor 423 of the negative collecting circuit 42, and the positive collecting switch 411 of the positive collecting circuit 41 is turned on for a certain period.
  • a charge is supplied from the positive-side capacitor 413 of the positive-side recovery circuit 41 to the input capacitor 202 of the driving target semiconductor element 200.
  • the ON driving element 101 is turned on to keep the driving target semiconductor element 200 turned on.
  • the positive side ON driving element 101 is turned OFF, and then the positive side recovery switch 411 of the positive side recovery circuit 41 is turned ON for a certain period of time.
  • the bidirectional switch 421 of the negative-side recovery circuit 42 is turned on for a certain period to drive the semiconductor to be driven from the negative-side capacitor 423 of the negative-side recovery circuit 42.
  • Electric charge is supplied to the input capacitor 202 of the element 200, and finally the off-drive element 102 on the negative electrode side is turned on to keep the semiconductor element 200 to be driven off.
  • Embodiment 2 A specific configuration of the gate driving circuit 100 is shown in FIG.
  • FIG. 4 is a specific circuit configuration diagram of the gate drive circuit 100 shown in the first embodiment
  • FIG. 5 is an operation chart diagram. 6 to 11 are operation principle diagrams showing the operation of the gate drive circuit of FIG.
  • the drive target semiconductor element 200 shown in FIG. 1 is described as the drive target semiconductor element 6 and the input capacitor 202 is described as the input capacitor 7.
  • the control circuit 105 is described as the drive signal generation circuit 12.
  • a voltage-driven switching element having an input capacitor 7 is used as a driving target semiconductor element 6, and the gate driving circuit 100 for driving the driving target semiconductor element 6 on and off includes: A positive side gate power source 1, a negative side gate power source 2, a positive side driver switch 3 (Q1), a negative side driver switch 4 (Q2), and a gate resistor 5 are provided.
  • the positive driver switch 3 (Q1) and the negative driver switch 4 (Q2) shown in FIG. 4 are composed of, for example, a MOSFET, IGBT, transistor, and thyristor.
  • the positive side driver switch 3 (Q1) By turning on the positive side driver switch 3 (Q1), the voltage value VdcH of the positive side gate power supply 1 is input as Vciss, and the drive target semiconductor element 6 is turned on.
  • the negative side driver switch 4 (Q2) By turning on the negative side driver switch 4 (Q2), the voltage ⁇ VdcL of the negative side gate power supply 2 is input as Vciss, and the driving target semiconductor element 6 is turned off.
  • the gate resistor 5 is a current-limiting resistor when current is supplied from the positive-side gate power source 1 or the negative-side gate power source 2 to the input capacitor 7 to clamp Vciss.
  • the recovery circuit 104 shown in FIG. 1 includes a positive-side recovery circuit 8 and a negative-side recovery circuit 9 in FIG.
  • the positive electrode side recovery circuit 8 includes a circuit in which a positive electrode side recovery switch 81, a positive electrode side reactor 82, and a positive electrode side tank capacitor 83 are connected in series.
  • the gate side terminal 10 of the drive target semiconductor element 6 and the drive target semiconductor element 6 Are connected between the source-side terminals 11.
  • the negative electrode side recovery circuit 9 includes a circuit in which a negative electrode side recovery switch 91, a negative electrode side reactor 92, and a negative electrode side tank capacitor 93 are connected in series.
  • the gate side terminal 10 of the driving target semiconductor element 6 and the driving target semiconductor element 6 Are connected between the source-side terminals 11.
  • the drive signal generation circuit 12 is based on the drive signal Ton that starts driving the semiconductor element 6 to be driven, the drive signal for the positive driver switch 3 (Q1), the drive signal for the negative driver switch 4 (Q2), and the positive side A drive signal for the recovery switch 81 (Q3) and a drive signal for the negative electrode side recovery switch 91 (Q4) are output.
  • the voltage of the positive-side gate power source 1 is VdcH
  • the voltage of the negative-side gate power source 2 is VdcL
  • the gate voltage applied to the input capacitor 7 is Vciss.
  • the positive electrode side recovery switch 81 needs to be a switch that transmits power in both directions. That is, it is necessary to transmit power in both directions when turned on and to cut off power in both directions when turned off.
  • two active semiconductors are connected in series with opposite polarities.
  • IGBT is shown in FIG. 3, an active semiconductor such as a MOSFET, a transistor, or a thyristor that has an input capacitance and is driven on and off by a separate excitation method may be used.
  • the positive electrode side recovery switch 81 has a function of transmitting power in both directions, so that the positive electrode charge accumulated in the input capacitor 7 is transferred to the positive electrode side tank capacitor using the resonance operation of the input capacitor 7 and the positive electrode side reactor 82. 83, or positive charge is accumulated in the input capacitor 7 from the positive tank capacitor 83.
  • the negative electrode side recovery switch 91 also needs to be a switch that bi-directionally transmits power. As shown in FIG. 3, there is a configuration in which two active semiconductors are connected in series with opposite polarities. .
  • the negative electrode side recovery switch 91 has a function of transmitting power in both directions so that the negative charge stored in the input capacitor 7 can be converted into a negative electrode tank capacitor using the resonance operation of the input capacitor 7 and the negative reactor 92. 93, or the negative charge is accumulated in the input capacitor 7 from the negative tank capacitor 93.
  • the capacity of the positive side tank capacitor 83 is set sufficiently larger than the input capacity 7 so as not to affect the resonance conditions of the input capacity 7 and the positive side reactor 82.
  • the capacity of the negative side tank capacitor 93 is set sufficiently larger than the capacity Ciss of the input capacity 7.
  • the voltage value VdcH of the positive-side gate power supply 1 is set to a value that ensures sufficient performance in the voltage drop and switching characteristics when the semiconductor element 6 to be driven is turned on.
  • the voltage value VdcL of the negative-side gate power supply 2 is set to a value that allows the driven semiconductor element 6 to remain off without exceeding the on-threshold voltage value due to noise or the like when off. Therefore, the voltage value VdcH of the positive gate power supply 1 and the voltage value VdcL of the negative gate power supply 2 can be set to different arbitrary values regardless of the operations of the positive recovery circuit 8 and the negative recovery circuit 9. it can.
  • FIG. 5 shows the gate signal G1 of the positive driver switch 3 (Q1), the gate signal G2 of the negative driver switch 4 (Q2), the gate signal G3 of the positive recovery switch 81 (Q3), the negative recovery switch 91 (Q4).
  • the gate signal G4 and waveforms of the gate voltage Vciss the positive gate current idcH, and the negative gate current idcL are shown as operation charts.
  • the gate signals G1, G2, G3, and G4 are H, the respective switches are on, and when the gate signals are L, the respective switches are off.
  • the period T includes mode 1 from time 0 to time t1, mode 2 from time t1 to time t2, mode 3 from time t2 to time t3, time from time t3
  • mode 4 at t4 mode 5 from time t4 to time t5
  • mode 6 from time t5 to time T.
  • Mode 1 the driving target semiconductor element 6 is kept on, and in mode 4, the driving target semiconductor element 6 is kept off.
  • Modes 2 and 3 are transient operation conditions for switching the drive target semiconductor element 6 from on to off, and modes 5 and 6 are transient operation conditions for switching the drive target semiconductor element 6 from off to on.
  • the voltage value VCH of the positive side tank capacitor 83 (CH) is set to the value shown in Equation 1.
  • the voltage value VCL of the negative side tank capacitor 93 (CL) is set to the value shown in Equation 2. Further, it is assumed that the relationship of Expression 3 is established between the voltage value VdcH of the positive gate power supply 1 and the voltage value VdcL of the negative gate power supply 2.
  • the gate resistance 5 (R) shown in FIG. 4 includes the capacitance value Ciss of the input capacitance 7 and the reactance value LH of the positive side reactor 82 or the capacitance value Ciss of the input capacitance 7 and the LC resonance circuit. Is affected as a damping component. It is assumed that the resistance value R of the gate resistor 5 is extremely small and always satisfies the vibration condition for the secondary resonance system. Further, since the influence on the resonance period and the amplitude value is small, the expression shown in this embodiment is described ignoring the value of the resistance value R of the gate resistor 5.
  • the positive side recovery switch 81 (Q3) is turned on, the positive side driver switch 3 (Q1), the negative side driver switch 4 (Q2), and the negative side recovery switch 91 (Q4) are turned off.
  • (gate voltage Vciss applied to the input capacitor 7) (voltage value VdcH of the positive side gate power supply 1), from (1) and (3) ((gate applied to the input capacitor 7) Voltage Vciss)> (Voltage value VCH of positive side tank capacitor 83 (CH)). Accordingly, the resonance current flows from the input capacitance 7 (Ciss) to the positive side tank capacitor 83 (CH) according to the arrow in FIG.
  • the positive side tank capacitor 83 (CH) is charged with respect to the polarity of VCH. Since the positive side tank capacitor 83 (CH) has a sufficiently large capacity compared to the input capacity 7 (Ciss), the resonance model is composed of the input capacity 7 (Ciss) and the positive side reactor 82 (LH).
  • the resonance period Tr2 determined by the input capacitance 7 (Ciss) and the positive side reactor 82 (LH) is expressed by Equation 4, and the period of mode 2 is a half period Tr2 / 2 of this resonance period.
  • the gate voltage Vciss applied to the input capacitor 7 becomes a voltage change having an amplitude of (VdcH ⁇ VCH) as shown in Equation 5.
  • t is a time variable. Therefore, the voltage value Vg1 of the gate voltage Vciss applied to the input capacitor 7 in mode 2 is a value as shown in Equation 6.
  • the negative electrode side recovery switch 91 (Q4) is turned on, and the positive electrode side driver switch 3 (Q1), the negative electrode side driver switch 4 (Q2), and the positive electrode side recovery switch 81 (Q3) are turned off.
  • the voltage value VCL of the tank capacitor 93 (CL) is a precondition.
  • a resonance current flows from the input capacitor 7 (Ciss) to the negative tank capacitor 93 (CL) according to the arrow in the figure.
  • the negative side tank capacitor 93 performs a discharging operation with respect to the polarity of VCL. Since the negative side tank capacitor 93 (CL) has a sufficiently larger capacity than the input capacity 7 (Ciss), the resonance model is composed of the input capacity 7 (Ciss) and the negative side reactor 92 (LL). The resonance period Tr3 determined by the input capacitance 7 (Ciss) and the negative electrode side reactor 92 (LL) is expressed by Equation 7, and the period of mode 3 is a half period Tr3 / 2 of this resonance period.
  • the gate voltage Vciss applied to the input capacitor 7 becomes a voltage change having an amplitude of (Vg1 ⁇ VCL), and is expressed by Equation 8.
  • t is a time variable.
  • the voltage value Vg2 of the gate voltage Vciss applied to the input capacitor 7 in mode 3 is a value as shown in Equation 9.
  • the negative side driver switch 4 (Q2) is on, the positive side driver switch 3 (Q1), the positive side collection switch 81 (Q3), and the negative side collection switch 91 (Q4) continue to be off.
  • current flows from the negative-side gate power supply 2 to the input capacitor 7 through the gate resistor 5 as shown in the current path shown in FIG.
  • the gate voltage Vciss applied to the input capacitor 7 is clamped at the voltage value ⁇ VdcL of the negative-side gate power supply 2 and continues to be in the off state.
  • the gate voltage Vciss applied to the input capacitor 7 is decreased using the positive side recovery circuit 8 in mode 2, and the negative side is switched in mode 3.
  • the gate voltage Vciss is decreased to ⁇ VdcL which is the voltage value of the negative-side gate power supply 2 by decreasing using the recovery circuit.
  • the resistance component is ignored, and the voltage value Vg2> ⁇ VdcL is obtained when the gate resistance and the component resistance component are actually considered.
  • the electric energy Pdc1 supplied from the negative-side gate power supply 2 is expressed by Expression 10.
  • the switching frequency is set to fsw.
  • the amount of power corresponding to the voltage difference between VdcL and Vg2 is the amount of power required for the negative gate power supply 2.
  • the voltage value Vg2 remains VdcH as shown in Equation 11, and the amount of power Pdc2 is larger than that in Equation 10.
  • the negative side driver switch 4 (Q2) is on, the positive side driver switch 3 (Q1), the positive side collection switch 81 (Q3), and the negative side collection switch 91 (Q4) are kept off.
  • the negative electrode side recovery switch 91 (Q4) is turned on, and the positive electrode side driver switch 3 (Q1), the negative electrode side driver switch 4 (Q2), and the positive electrode side recovery switch 81 (Q3) are turned off.
  • the gate voltage Vciss applied to the input capacitor 7 is ⁇ VdcL, and VCL> ⁇ VdcL is established. In this case, as indicated by an arrow in FIG. 10, a resonance current flows from the input capacitor 7 (Ciss) to the negative side tank capacitor 93 (CL).
  • the negative side tank capacitor 93 is charged with respect to the polarity of VCL.
  • the resonance model is composed of an input capacitor 7 (Ciss) and a negative side reactor 92 (LL).
  • the resonance period Tr3 determined by the input capacitance 7 (Ciss) and the negative side reactor 92 (LL) is the same as that in Expression 7, and the period of mode 5 is also Tr3 / 2.
  • the gate voltage Vciss applied to the input capacitor 7 becomes a voltage change having an amplitude of (VdcL ⁇ VCL) as shown in Expression 12.
  • t is a time variable.
  • Vg1 of the gate voltage Vciss applied to the input capacitor 7 in mode 5 is a value as shown in Equation 13.
  • VdcL in Expression 13 is the same as that in Expression 6.
  • the positive electrode side recovery switch 81 (Q3) is turned on, and the positive electrode side driver switch 3 (Q1), the negative electrode side driver switch 4 (Q2), and the negative electrode side recovery switch 91 (Q4) are turned off.
  • gate voltage Vciss applied to the input capacitor 7) VdcL, and VCH> VdcL is established. Accordingly, a resonance current flows from the positive side tank capacitor 83 (CH) to the input capacitance 7 (Ciss) in the direction of the arrow in FIG.
  • the positive side tank capacitor 83 performs a discharge operation with respect to the polarity of VCH.
  • the resonance model is constituted by the input capacitor 7 (Ciss) and the positive reactor 82 (LH).
  • the resonance period is the same as in Equation 4, and the period of mode 6 is Tr2 / 2.
  • the gate voltage Vciss applied to the input capacitor 7 becomes a voltage change having an amplitude of (VCH ⁇ Vg1), that is, (VCH ⁇ VdcL), as shown in Expression 14.
  • t is a time variable. Therefore, the voltage value Vg3 of the gate voltage Vciss in the mode 6 becomes a value as shown in the equation 15 from the equation 1.
  • the positive side driver switch 3 (Q1) is turned on again, and the negative side driver switch 4 (Q2), the positive side collection switch 81 (Q3), and the negative side collection switch 91 (Q4) are kept off.
  • a current flows from the positive-side gate power supply 1 to the input capacitor 7 through the gate resistor 5 as shown in the current path of FIG.
  • the gate voltage Vciss applied to the input capacitor 7 is clamped to the voltage value VdcH of the positive-side gate power supply 1 and continues to be on.
  • Expression 15 is an analytical expression when the resistance component is ignored. However, when the gate resistance and the component resistance component are actually considered, Vg3 ⁇ VdcH. In this case, the amount of power Pdc1 supplied from the positive-side gate power supply 1 for changing the gate voltage Vciss from Vg3 to VdcH is expressed by Expression 16.
  • the amount of power corresponding to the voltage difference between VdcH and Vg3 is the amount of power required for the positive-side gate power supply 1.
  • Vg3 remains ⁇ VdcL as shown in Expression 17, and the amount of power Pdc2 is larger than that in Expression 16.
  • the amount of power Pdc1 of the gate power source that is the sum of the turn-off time and the turn-on time described in this embodiment is expressed by Equation 18.
  • the power amount Pdc2 of the gate power supply is expressed by Equation 19, and a power supply capacity determined by the total voltage of VdcH and VdcL is supplied.
  • the voltage value Vg2 is infinitely equal to ⁇ VdcL and the voltage value Vg3 is infinitely equal to VdcH in this embodiment, and therefore, compared with the electric energy Pdc2 in the general gate circuit shown in the expression 19.
  • the gate power supply capacity can be reduced.
  • the positive side tank capacitor 83 is charged in mode 2 and discharged in mode 6. Since mode 2 and mode 6 are the same resonance model, the value of the resonance current and the resonance period are common, and the increase amount and decrease amount of VCH are equal. Similarly, the negative side tank capacitor 93 is also discharged in mode 3 and charged in mode 5. Since mode 3 and mode 5 are the same resonance model, the value of the resonance current and the resonance period are the same, and VCL increases. The amount and the amount of decrease are balanced. Therefore, the voltages of VCH and VCL constantly converge to a constant value.
  • the convergence voltage of VCH converges to an intermediate voltage between Vg1 and VdcH, that is, Expression 20 shown below.
  • the voltage change of the gate voltage Vciss applied in mode 2 and mode 6 becomes equal, and the charge amount and discharge amount of the positive side tank capacitor 83 become equal.
  • the convergence voltage of VCL converges to an intermediate voltage between Vg1 and ⁇ VdcL, that is, Expression 21 shown below.
  • the voltage change of the gate voltage Vciss applied in mode 3 and mode 5 becomes equal, and the charge amount and discharge amount of the negative side tank capacitor 93 become equal.
  • the positive driver switch 3 (Q1), the negative driver switch 4 (Q2), the positive recovery switch 81 (Q3), and the negative recovery switch 91 (Q4) are turned on / off. All are switched continuously as shown in FIG. That is, an operation mode in which the positive driver switch 3 (Q1), the negative driver switch 4 (Q2), the positive recovery switch 81 (Q3), and the negative recovery switch 91 (Q4) are simultaneously turned off does not occur. Since the resonance models in mode 2 and mode 3 are the same, Tr2 (resonance cycle determined by Ciss and LH) and Tr3 (resonance cycle determined by Ciss and LL) are equal.
  • iLH becomes zero current at the time of turn-on and turn-off of the positive electrode side recovery switch 81 (Q3), so that zero current switching is established.
  • iLL becomes zero current when the negative electrode side recovery switch 91 (Q4) is turned on and off, so that zero current switching is established.
  • iLH becomes zero current at the time of turn-on and turn-off of the positive side recovery switch 81 (Q3), and the negative side
  • iLL becomes zero current. Therefore, the loss generated in the positive electrode side recovery switch 81 (Q3) and the negative electrode side recovery switch 91 (Q4) is only the conduction loss, and the charge recovery efficiency of the input capacitor 7 (Ciss) can be improved.
  • Vth the on / off threshold voltage
  • the turn-on continues in mode 2, and the mode is switched from turn-on to turn-off in mode 3.
  • Mode 5 switches from turn-off to turn-on.
  • mode 6 the turn-on continues.
  • the ON period is the total period of mode 6, mode 1, and mode 2.
  • the off period is mode 4, and the on and off transition times are the periods of mode 3 and mode 5. Therefore, the ON period TON of the drive target semiconductor element is expressed by Equation 22.
  • the period of mode 1 is set to T1.
  • FIG. 13A, 13B, and 13C are Ton *, Ton2 *, and Ton3 * from the positive side driver switch 3 (Q1), the negative side driver switch 4 (Q2), the positive side recovery switch 81 (Q3), and the negative side recovery switch.
  • It is a block diagram showing the production
  • FIG. 14 is a waveform diagram illustrating a generation process of the block diagrams shown in FIGS. 13A, 13B, and 13C.
  • FIG. 12A and 12B show a configuration for generating the duty command value Ton2 * and the duty command value Ton3 * necessary for generating the periods of mode 2, mode 3, mode 5, and mode 6.
  • FIG. 12A shows that the adder 21 generates Ton2 * by adding Tr2 / 2 to Ton *.
  • 12B shows that the subtractor 22 subtracts Tr2 / 2 from Ton * to generate Ton3 *.
  • FIG. 13A, FIG. 13B, and FIG. 13C show the carrier waveform as a triangular wave TW, and from this triangular wave TW and the duty command values Ton *, Ton2 *, and Ton3 *, the first drive signal Q1, the second drive signal Q2, and the third drive signal. It is a block diagram showing producing
  • the first drive signal Q1 is generated by inputting the triangular wave TW and the duty command value Ton2 * into the comparator 23. From the waveform diagram shown in FIG. 14, the period becomes narrower from Ton * 1 by the total Tr2. However, in this embodiment, since the mode 2 and the mode 6 are on periods as described above, the on period TON is equal to Ton * 1 from the equation (21). Further, as shown in FIG. 13B, the second drive signal Q2 is generated by inputting the triangular wave TW and the duty command value Ton3 * to the comparator 24. From the waveform diagram of FIG. 14, the off period also becomes narrower from Ton1 * by Tr2.
  • the ON period of the third drive signal Q3, that is, the mode 2 and the mode 6, are the command value 26 calculated by inputting the duty command value Ton2 * and the triangular wave TW to the comparator 25, and the triangular wave TW and Ton.
  • a command value 28 calculated by inputting * to the comparator 27 is input to the AND circuit 29 to generate the third drive signal Q3.
  • the duty command value Ton2 * is a duty command value obtained by extending time from Ton * by Tr2, and the difference between Ton2 * and Ton * is calculated by the comparator 25, the comparator 27, and the AND circuit 29.
  • the ON period Tr2 / 2 of the third drive signal Q3 is calculated.
  • the ON period of the fourth drive signal Q4 are the command value 31 calculated by inputting the duty command value Ton * and the triangular wave TW to the comparator 30, the triangular wave TW and the duty
  • the command value 33 calculated by inputting the command value Ton3 * to the comparator 32 is input to the AND circuit 34 to generate the fourth drive signal Q4.
  • the duty command value Ton3 * is a duty command value obtained by shortening the time from Ton * by Tr2, and the difference between Ton3 * and Ton * is calculated by the comparator 30, the comparator 32, and the AND circuit 34.
  • the ON period Tr3 / 2 of the fourth drive signal Q4 is calculated.
  • the positive-side recovery circuit 8 and the negative-side recovery circuit 9 allow the input capacitor 7 and the positive-side reactor 82 or the input capacitor 7 during the period between when the driven semiconductor element 6 is turned on and when it is turned off.
  • the gate power supplied from the positive-side gate power source 1 and the negative-side gate power source 2 is suppressed by increasing or decreasing the voltage of Vciss by a resonance phenomenon using the negative-side reactor 92. As a result, the gate power supply can be reduced in size.
  • the voltage of the positive gate power supply 1 and the voltage of the negative gate power supply 2 can be set to different values, and VdcH and VdcL can ensure performance and reliability for the driven semiconductor element 6.
  • the driving voltage can be set.
  • the period during which the resonance operation is performed can be arbitrarily set as the resonance period, and the period during which the resonance operation is performed corresponds to a dead time period. Therefore, by making the dead time period and the resonance period equal, it is possible to suppress the gate power supply capacity without changing the ON period of the driven semiconductor element 6.
  • the circuit constants of the positive electrode side recovery circuit 8 and the negative electrode side recovery circuit 9 are made equal to the resonance period, so that the charge / discharge amounts of the positive electrode side tank capacitor 83 and the negative electrode side tank capacitor 93 are constant. Is equal to As a result, VCH and VCL converge to constant values, so that no external power supply is required, and the entire gate power supply can be reduced in size.
  • the input capacitance of the driving target semiconductor element 6 is configured with a half-bridge inverter using the positive-side gate power source 1, the negative-side gate power source 2, the positive-side driver switch 3, and the negative-side driver switch 4.
  • a general gate driver that outputs VdcH and VdcL to 7 is shown, a full-bridge inverter configuration may be used. In this case, VdcH and VdcL are a common voltage.
  • the circuit configuration diagram in the third embodiment is the same as FIG.
  • the steady operation principle is the same as in the second embodiment, and the operation modes in the steady state, that is, the periods of mode 1, mode 2, mode 3, mode 4, mode 5, and mode 6 are also in accordance with the second embodiment. . That is, in the third embodiment, the circuit configuration of FIG. 4 and the operation at the start-up in the gate drive circuit including the drive system shown in the block diagrams of FIGS. 12A, 12B, 13A, 13B, and 13C. explain.
  • the negative side driver switch has a function of clamping an overvoltage on the negative side of the gate voltage Vciss to ⁇ VdcL.
  • the mode 2 is shifted to the mode 3 when the gate voltage Vciss of the mode 2 is ⁇ VdcL.
  • the gate voltage Vciss ⁇ VCL
  • the turn-on threshold voltage Vth of the semiconductor element 6 to be driven is exceeded, the semiconductor element 6 is turned on in mode 3. Since the mode 3 is a period in which the turn-on is switched to the turn-off, the turn-on operation becomes a malfunction.
  • the gate voltage Vciss> VCH 0
  • this mode 6 is a mode in which the turn-on operation is continued, the turn-off operation of the drive symmetric semiconductor element 6 becomes a malfunction.
  • the negative charge side tank capacitor 93 is not initially charged.
  • the initial charging operation for the VCH will be described with reference to the operation chart shown in FIG. In FIG. 15, it is assumed that the turn-off state is maintained during standby. That is, the negative side driver switch 4 (Q4) continues to be turned on, and the initial charging operation at the time of startup is based on the case where the drive target semiconductor element 6 is turned on for the first time after startup.
  • the time for starting the turn-on operation is set to 0 in FIG. 15 and the initial charging time is set to tc.
  • the definition of the time after time tc, the definition of the mode, and the operating principle are all the same as in the second embodiment. In this embodiment, the period up to time 0 and the period from 0 to tc are targeted.
  • the negative side driver switch 4 (Q2) is turned on, and the driven semiconductor element 6 continues to be turned off.
  • the positive side driver switch 3 (Q1) is turned on, and at the same time, the positive side collection switch 81 (Q3) is turned on for the period tc.
  • the negative side driver switch 4 (Q4) and the negative side recovery switch 91 (Q4) are kept turned off.
  • two current paths are generated as shown by dotted arrows in FIG. 16, and power is transmitted from the positive-side gate power supply 1 to the positive-side tank capacitor 83 in one current path.
  • the positive side tank capacitor 83 is charged by this current path, and the voltage value VCH of the positive side tank capacitor 83 increases.
  • This current path is a secondary resonance model that converges to VdcH while resonating between the positive-side reactor 82 and the positive-side tank capacitor 83.
  • the resistance component to be attenuated is assumed to be the ON resistance of the positive driver switch 3 and the positive recovery switch 81, or the conduction resistance of the path.
  • the voltage value VCH of the positive side tank capacitor 83 undergoes a voltage change represented by Expression 23. Resonance frequencies are shown in Equation 24, and resonance periods are shown in Equation 25. Since the voltage value VCH of the positive side tank capacitor 83 may transiently rise to 2VdcH from Equation 22, tc is set to a quarter period of the resonance period Tr shown in Equation 25, and the initial charging period of VCH is set to Set to VdcH.
  • the other current path shown in FIG. 16 represents that power is transmitted from the positive-side gate power supply 1 to the input capacitor 7 via the gate resistor 5. Therefore, the gate voltage Vciss changes from ⁇ VdcL to VdcH and is clamped at VdcH.
  • the positive electrode side recovery switch 81 (Q3) is turned off. Thereafter, the gate circuit operates on the same operating principle as in the first embodiment.
  • the negative charge side tank capacitor 93 is not initially charged.
  • the VCL satisfies the following negative equation, so that the resonance operation of mode 2, mode 3, mode 5, and mode 6 is performed according to the principle, and the driving target semiconductor element 6 Control turn-on and turn-off appropriately.
  • VCH increases from 0 to VdcH by the initial charging operation of the positive electrode side tank capacitor 83 described in this embodiment
  • VCL satisfies Expression 27. Therefore, the VCL does not need to be initially charged.
  • FIG. 17 is a block diagram of drive signal generation for the positive electrode side recovery switch 81 (Q3).
  • the stationary drive signal generation system is the same as that of the second embodiment, and corresponds to the gate signal 37.
  • the activation signal S and the first drive signal Q1 of the positive side driver switch 3 (Q1) are input to the Q3 initial signal generation block 35, the signal at the time of activation is H in synchronization with the first drive signal Q1 and for a period of tc. Is generated.
  • the above-described stationary gate signal 37 and activation signal S36 are substituted into the selector 38.
  • the activation signal S36 is output as the third drive signal Q3 only for the first time, and the gate signal 37 is third driven for the second and subsequent times. Output as signal Q3.
  • Embodiment 4 In the foregoing first to third embodiments, the gate drive circuit of the present invention has been described. In the fourth embodiment, an example in which the gate drive circuit of the present invention is applied to a power conversion device will be described. Here, an inverter circuit will be described as an example of the power conversion device.
  • FIG. 18 shows an inverter circuit 1000 according to the fourth embodiment.
  • an inverter circuit 1000 includes a U-phase leg composed of Q-U1 and Q-U2, a V-phase leg composed of Q-V1 and Q-V2, and Q-W1 and Q-W2.
  • W-phase leg composed of the control circuit 200, and converts the power of the DC power supply 100 into AC power and transmits it to the AC load 300.
  • a motor is shown as an example, but other loads may be used.
  • the switching element in the inverter circuit 1000 is a voltage-driven semiconductor switching element (drive target semiconductor element), and performs an on / off operation by a voltage applied by the gate drive circuit.
  • the gate drive circuit has the same configuration as the gate drive circuit shown in FIG.
  • the gate driving circuit 1000 operates based on the driving signals (Q-U1 Signal, Q-U2 Signal, Q-V1 Signal, Q-V2 Signal, Q-W1 Signal, Q-W2 Signal) output from the control circuit 200. Then, the switching element in the inverter circuit 1000 is turned on / off to drive the motor 300.
  • the inverter circuit 1000 shown here is a general one, and a conventional inverter circuit control method (for example, a control method as described in Japanese Patent Application Laid-Open No. 2010-154582) can be applied to the operation thereof. it can.
  • the operation of each gate drive circuit that receives the drive signal from the control circuit 200 is the same as that described in the first embodiment, and a description thereof is omitted. It is driven by the voltage output from the gate drive circuit and operates as an inverter circuit.
  • inverter circuit 1000 is shown as an example of the power conversion device, the present invention is not limited to this, and any power conversion device that performs on / off drive by a gate drive circuit may be used.
  • the gate drive circuit may be mounted on the converter circuit 2000 that converts the AC voltage of the AC power source 400 as shown in FIG. 19 into a DC voltage and controls the current of the AC power source 400 to a high power factor.
  • a converter circuit 2000 includes a U-phase leg composed of Q-U1 and Q-U2, a V-phase leg composed of Q-V1 and Q-V2, and Q-W1 and Q-W2.
  • the converter circuit 2000 operates the gate drive circuit based on the drive signal output from the control circuit 500, thereby turning on / off the switching elements in the converter circuit 2000 and applying them to the reactor U, the reactor V, and the reactor W.
  • the voltage of the AC power supply 400 is adjusted to control the current of the AC power supply 400 to a high power factor, and the power of the AC power supply 400 is converted to DC power and transmitted to the DC load 600.
  • a conventional inverter circuit control method for example, a control method described in Japanese Patent Application Laid-Open No. WO2015 / 045485
  • the operation of each gate drive circuit that has received the drive signal from the control circuit 500 is the same as that shown in Embodiment 1 as in the case of the inverter circuit, and is a general operation, and thus the description thereof is omitted.
  • a gate drive circuit may be mounted on a chopper circuit 3000 that converts a DC voltage of the DC power supply 700 into a DC voltage having a different voltage value.
  • the chopper circuit 3000 includes a leg composed of Q1 and Q2, a reactor R, and a control circuit 800.
  • the chopper circuit 3000 adjusts the voltage applied to the reactor R by turning on / off the switching elements in the chopper circuit 3000 by operating the gate drive circuit based on the drive signal output from the control circuit 800.
  • the voltage is boosted from the DC power source 700 to the DC load 900 to transmit power.
  • a conventional chopper circuit control method (for example, a control method described in WO2016 / 075996) can be applied to the operation.
  • the operation of each gate drive circuit that has received the drive signal from the control circuit 800 is the same as that shown in the first embodiment, similarly to the inverter circuit, and is a general operation, and thus the description thereof is omitted.
  • FIG. 20 shows a step-up chopper circuit as an example, a step-down chopper, a step-up / step-down chopper circuit, or the like may be used.
  • any constituent element of the embodiment can be appropriately changed or omitted within the scope of the invention.

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Abstract

駆動対象半導体素子のゲートにオン電圧を印加するオン駆動素子と、前記ゲートにオフ電圧を印加するオフ駆動素子とを備えたゲート駆動回路において、前記ゲート駆動回路の出力端子間に、前記駆動対象半導体素子の入力容量に蓄積された電荷をターンオン時に回収し得る回収回路として、回収スイッチとリアクトルとコンデンサとを直列に接続し、前記オン駆動素子と前記オフ駆動素子と前記回収スイッチとを制御回路によって制御して、ゲート駆動回路の消費電力を低減したものである。

Description

ゲート駆動回路およびそのゲート駆動回路を備えた電力変換装置
　この発明は、ゲート駆動回路に関するもので、特に、電源から半導体スイッチング素子のゲートに電力の供給を行い、ゲートのオン・オフ駆動を行うゲート駆動回路に関する。
　電圧駆動型半導体スイッチング素子（駆動対象半導体素子）のゲート駆動回路は、駆動対象半導体素子のゲートにオン電圧を印加するオン駆動素子と、ゲートにオフ電圧を印加するオフ駆動素子とを備え、オン駆動素子またはオフ駆動素子の一方をオン、他方をオフとすることによって、駆動対象半導体素子のゲートをオン状態またはオフ状態に制御している。
　駆動対象半導体素子のゲートに電圧が印加された場合、ゲート電圧は、ゲートの寄生容量とゲートまでの抵抗分によって決まる時定数に従った割合で変化することから、スイッチング時に発生するノイズの低減のために、ゲートに抵抗を接続し、ゲート電流のピーク値や変化率を低減することが行われていた。
　しかし、駆動対象半導体素子のスイッチングの高周波化によってゲートの抵抗による導通損失が問題となることから、さらに、ゲート抵抗をリアクトルに置き換え、このリアクトルと駆動対象半導体素子のゲートの寄生容量とによってＬＣ共振回路を補助駆動部として構成することによって、スイッチング損失およびノイズのいずれをも低減し、加えてゲート駆動回路での導通損失を低減し、さらに制御の容易なゲート駆動回路が提案されている（特許文献１）。
　すなわち、特許文献１において提案されているゲート駆動回路は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）を半導体スイッチング素子（駆動対象半導体素子）として、第１の直流電源と第２の直流電源を直列接続して、その接続点を電源中間点として基準電位とした直流電源回路と、駆動対象半導体素子のゲートに第１の直流電源の正電圧を供給する第１の電源経路を断続するオン駆動素子と、駆動対象半導体素子のゲートに第２の直流電源の負電圧を供給する第２の電源経路を断続するオフ駆動素子とからなる駆動素子部とを備え、更にリアクトルとスイッチング素子とを直列接続した補助駆動部を電源中間点と駆動対象半導体素子のゲートとの間に設けたものである。
　そして、駆動素子部は、駆動制御部によって制御されていて、駆動制御部がオン駆動素子をオンにすると、駆動対象半導体素子のゲートには、オン状態とするのに必要なオン電圧がオン駆動素子を介して印加され、駆動制御部がオフ駆動素子をオンにすると、駆動対象半導体素子のゲートには、オフ状態とするのに必要なオフ電圧が印加される。また、駆動制御部がオン駆動素子およびオフ駆動素子のいずれもオフにすると、補助駆動部を構成するリアクトルと駆動対象半導体素子のゲートの寄生容量とにより共振回路が形成されるように構成されている。
　駆動対象半導体素子のゲートがオンしている状態、即ち、オン駆動素子がオン、オフ駆動素子がオフの状態では、リアクトルには、駆動対象半導体素子のゲート側からリアクトルに向けて電流が流れる。この状態から、オン駆動素子がターンオフすると、共振回路の共振によって、駆動対象半導体素子のゲートの寄生容量の蓄積電荷が放電しゼロとなるか、更には逆極性に充電されるように電流が流れ続ける。その結果、ゲート電圧が急速に低下し、それと共に駆動対象半導体素子の両端電圧（ソース／　ドレイン間電圧，　コレクタ／　エミッタ間電圧）　が急速に増大して、駆動素子がターンオフする。そして、駆動対象半導体素子のゲート電圧がオフ電圧に達して、駆動制御部がオフ駆動素子をターンオンすると、ゲート電圧がオフ電圧に保持されることにより、駆動対象半導体素子はオフ状態に保持される。
　一方、駆動対象半導体素子のゲートがオフしている状態、即ち、オン駆動素子がオフ、オフ駆動素子がオンの状態では、リアクトルから駆動対象半導体素子のゲート側に向けて電流が流れる。この状態から、オフ駆動素子がターンオフすると、共振回路の共振によって、駆動対象半導体素子のゲートの寄生容量の蓄積電荷が放電し更には逆極性に充電されるか、あるいは蓄積電荷がゼロの状態から充電する方向に電流が流れ続ける。その結果、ゲート電圧が急速に上昇し、それと共に駆動対象半導体素子の両端電圧が急速に低下して、駆動対象半導体素子がターンオンする。そして、駆動対象半導体素子のゲート電圧がオン電圧に達して、駆動制御部がオン駆動素子をターンオンすると、ゲート電圧がオン電圧に保持されることにより、駆動対象半導体素子は、オン状態に保持される。
　補助駆動部では、駆動対象半導体素子をターンオフさせる時には、オン駆動素子をターンオフするまでに、また、駆動対象半導体素子をターンオンさせる時には、オフ駆動素子をターンオフするまでに、共振によってゲート電圧をオフ電圧又はオン電圧まで変化させるのに必要な大きさの電流をリアクトルに流しておく必要がある。換言すれば、それ以上の電流を流す必要はないため、リアクトルに電流を流す期間を制御することにより、ゲート駆動回路での消費電力をより低減することができる。
特開２００５‐０３９９８８号公報
　しかし、特許文献１に提案されているゲート駆動回路では、補助駆動部にリアクトルが設けられ、回収電力は、リアクトルの励磁エネルギーに蓄積された後、その蓄積されたエネルギーは、すべてゲート・ソース間に逆極性に供給され、ゲート・ソース間の電位は、オン時の電圧とオフ時の電圧が必ず同一となる。また、駆動する駆動対象半導体素子のゲート・ソース間の定格電圧が正極と負極で異なる場合には、耐圧を超過する電圧がゲート・ソース間に印加され駆動対象半導体素子を故障させる恐れがある。さらに、正極と負極の定格電圧の低い方の電圧でゲートの電源電圧を規定すると、ゲート・ソース間に印加される電圧が低くなり、駆動対象半導体素子の能力（スイッチング速度、オン抵抗）を低下させる恐れがあるという問題があった。
　このため、この発明は、特許文献１に提案されている回収電力の技術を更に発展させ、ゲート駆動の電源電圧を低減することによって小型のゲート駆動回路を提供することを目的とする。
　この発明では、駆動対象半導体素子のゲートにオン電圧を印加するオン駆動素子と、前記駆動対象半導体素子の前記ゲートにオフ電圧を印加するオフ駆動素子とを備えたゲート駆動回路において、前記ゲート駆動回路の出力端子間に回収スイッチとリアクトルとコンデンサとが直列に接続され前記駆動対象半導体素子の入力容量に蓄積された電荷を前記駆動対象半導体素子のターンオン時に回収し得る回収回路、および前記オン駆動素子と前記オフ駆動素子と前記回収スイッチとを制御する制御回路を備えたことを特徴とするものである。
　この発明のゲート駆動回路では、駆動対象半導体素子のターンオン時およびターンオフ時に、出力端子間に接続された回収回路に設けたコンデンサを使用して、駆動対象半導体素子を駆動する電荷を回収および供給することができるので、オン駆動素子およびオフ駆動素子によってそれぞれ供給するゲート電源は不足分の電力をすればよく、正極側ゲート電源と負極側ゲート電源の合計電力を大幅に低減することができる。これによりゲート電源回路の小型化を実現することができる。
この発明の実施の形態１によるゲート駆動回路の構成を示すブロック図である。 この発明の実施の形態１に使用する回収回路の構成図である。 この発明の実施の形態１に使用する回収スイッチの構成図である。 この発明の実施の形態２によるゲート駆動回路の具体例を示す構成図である。 この発明の実施の形態２による動作チャート図である。 この発明の実施の形態２による動作原理図である。 この発明の実施の形態２による動作原理図である。 この発明の実施の形態２による動作原理図である。 この発明の実施の形態２による動作原理図である。 この発明の実施の形態２による動作原理図である。 この発明の実施の形態２による動作原理図である。 この発明の実施の形態２による駆動信号生成のブロック図である。 この発明の実施の形態２による駆動信号生成のブロック図である。 この発明の実施の形態２による駆動信号生成のブロック図である。 この発明の実施の形態２による駆動信号生成のブロック図である。 この発明の実施の形態２による駆動信号生成のブロック図である。 この発明の実施の形態２による駆動信号の生成を示す波形図である。 この発明の実施の形態３による動作チャート図である。 この発明の実施の形態３による動作原理図である。 この発明の実施の形態３による駆動信号生成のブロック図である。 この発明の実施の形態４によるインバータ回路の具体例を示す構成図である。 この発明の実施の形態４によるコンバータ回路の具体例を示す構成図である。 この発明の実施の形態４によるチョッパ回路の具体例を示す構成図である。
実施の形態１
　以下、この発明の実施の形態を図面に基づいて説明する。
　この発明のゲート駆動回路１００は、電圧駆動型の半導体スイッチング素子（駆動対象半導体素子）２００のゲート２０１にオン電圧を印加するオン駆動素子１０１と、駆動対象半導体素子２００のゲート２０１にオフ電圧を印加するオフ駆動素子１０２とを備えている。また、ゲート駆動回路１００の出力端子１０３ａ、１０３ｂの間には回収回路１０４が接続されている。さらに、ゲート駆動回路１００には制御回路１０５が設けられており、この制御回路１０５は、オン駆動素子１０１とオフ駆動素子１０２と回収回路１０４の動作を制御するように構成されている。
　また、回収回路１０４は、図２に示すように、正極側回収回路４１と負極側回収回路４２によって構成され、正極側回収回路４１は、正極側回収スイッチ４１１、正極側リアクトル４１２、正極側コンデンサ４１３が直列接続されて構成されている。また、負極側回収回路４２は、負極側回収スイッチ４２１、負極側リアクトル４２２、負極側コンデンサ４２３が直列接続されて構成されている。
　正極側回収スイッチ４１１は、双方向に電力伝送するスイッチである。すなわち、オン時には双方向に電力を伝送して、オフ時には両方向ともに電力を遮断するものである。例えば、図３に示すように、２つの能動半導体を逆極性として直列に接続する構成である。図３ではＩＧＢＴを表記しているが、ＭＯＳＦＥＴ、トランジスタ、サイリスタなど、入力容量を備えてオンとオフを他励式で駆動する能動半導体でも良い。
　また、負極側回収スイッチ４２１も、正極側回収スイッチ４１１と同様に双方向に電力伝送するスイッチであり、図３に示したように、２つの能動半導体を逆極性として直列に接続する構成である。
　この実施の形態１に示した構成のゲート駆動回路１００においては、駆動対象半導体素子２００がターンオンする場合には、オフ駆動素子１０２をオフとした後、負極側回収回路４２の双方向スイッチ４２１を一定期間オンとして駆動対象半導体素子２００の入力容量２０２に蓄積された電荷を負極側回収回路４２の負極側コンデンサ４２３に蓄積し、さらに正極側回収回路４１の正極側回収スイッチ４１１を一定期間オンとして正極側回収回路４１の正極側コンデンサ４１３から駆動対象半導体素子２００の入力容量２０２に電荷を供給し、最後にオン駆動素子１０１をオンとして駆動対象半導体素子２００のターンオンを維持する。
　駆動対象半導体素子２００がターンオフする場合には、正極側のオン駆動素子１０１をオフとした後、正極側回収回路４１の正極側回収スイッチ４１１を一定期間オンとして駆動対象半導体素子２００の入力容量２０２に蓄積された電荷を正極側回収回路４１の正極側コンデンサ４１３に蓄積し、さらに負極側回収回路４２の双方向スイッチ４２１を一定期間オンとして負極側回収回路４２の負極側コンデンサ４２３から駆動対象半導体素子２００の入力容量２０２に電荷を供給し、最後に負極側のオフ駆動素子１０２をオンとして駆動対象半導体素子２００のターンオフを維持する。
　このようにして、正極側回収回路４１に設けられた正極側コンデンサ４１３および負極側回収回路４２に設けられた負極側コンデンサ４２３からの電荷の供給によって、ターンオン・ターンオフの両方共に正極側の直流電源と負極側の直流電源の容量を低減することになる。
実施の形態２
　ゲート駆動回路１００の具体的な構成を図４に示す。図４は、実施の形態１に示したゲート駆動回路１００の具体的な回路構成図であり、図５は、動作チャート図である。また、図６から図１１は、図４のゲート駆動回路の動作を表した動作原理図である。
　図４においては、図１に示した駆動対象半導体素子２００を駆動対象半導体素子６、入力容量２０２を入力容量７として説明している。また、制御回路１０５を駆動信号生成回路１２として説明している。
　この図４に示すように、入力容量７を備えた電圧駆動型のスイッチング素子を駆動対象半導体素子６として、この駆動対象半導体素子６をオン・オフ駆動するために、ゲート駆動回路１００としては、正極側ゲート電源１、負極側ゲート電源２、正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、およびゲート抵抗５を備えている。
　この図４に示す正極側ドライバスイッチ３（Ｑ１）と負極側ドライバスイッチ４（Ｑ２）は、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、トランジスタ、サイリスタから構成される。正極側ドライバスイッチ３（Ｑ１）をオンすることで正極側ゲート電源１の電圧値ＶｄｃＨをＶｃｉｓｓとして入力して、駆動対象半導体素子６をオンする。また、負極側ドライバスイッチ４（Ｑ２）をオンすることで負極側ゲート電源２の電圧－ＶｄｃＬをＶｃｉｓｓとして入力して、駆動対象半導体素子６をオフする。
　ゲート抵抗５は、正極側ゲート電源１、または負極側ゲート電源２から入力容量７に電流を供給してＶｃｉｓｓをクランプする時の、限流用抵抗である。
　図１に示した回収回路１０４は、図４では、正極側回収回路８と負極側回収回路９によって構成されている。
　正極側回収回路８は、正極側回収スイッチ８１と正極側リアクトル８２、正極側タンクコンデンサ８３を直列に接続した回路から構成され、駆動対象半導体素子６のゲート側端子１０と、駆動対象半導体素子６のソース側端子１１の間に接続される。
　負極側回収回路９は、負極側回収スイッチ９１と負極側リアクトル９２、負極側タンクコンデンサ９３を直列に接続した回路から構成され、駆動対象半導体素子６のゲート側端子１０と、駆動対象半導体素子６のソース側端子１１の間に接続される。
　駆動信号生成回路１２は、駆動対象半導体素子６の駆動を開始する駆動信号Ｔｏｎに基づいて、正極側ドライバスイッチ３（Ｑ１）の駆動信号、負極側ドライバスイッチ４（Ｑ２）の駆動信号、正極側回収スイッチ８１（Ｑ３）の駆動信号、負極側回収スイッチ９１（Ｑ４）の駆動信号を出力する。
　なお、ここで、正極側ゲート電源１の電圧をＶｄｃＨ、負極側ゲート電源２の電圧をＶｄｃＬ、入力容量７に印加されるゲート電圧をＶｃｉｓｓとしている。
　図１において説明したように、正極側回収スイッチ８１は、双方向に電力伝送するスイッチである必要がある。
　すなわち、オン時には双方向に電力を伝送して、オフ時には両方向ともに電力を遮断する必要がある。例えば、図３に示したように、２つの能動半導体を逆極性として直列に接続する構成である。図３ではＩＧＢＴを表記しているが、ＭＯＳＦＥＴ、トランジスタ、サイリスタなど、入力容量を備えてオンとオフを他励式で駆動する能動半導体でも良い。
　正極側回収スイッチ８１は、双方向に電力伝送する機能を備えることで、入力容量７と正極側リアクトル８２との共振動作を利用して、入力容量７に蓄積された正極電荷を正極側タンクコンデンサ８３に回収する、または正極側タンクコンデンサ８３から入力容量７に正極電荷を蓄積する。
　負極側回収スイッチ９１も、正極側回収スイッチ８１と同様に双方向に電力伝送するスイッチである必要があり、図３のように、２つの能動半導体を逆極性として直列に接続する構成が挙げられる。負極側回収スイッチ９１は、双方向に電力伝送する機能を備えることで、入力容量７と負極側リアクトル９２との共振動作を利用して、入力容量７に蓄積された負極電荷を負極側タンクコンデンサ９３に回収する、または負極側タンクコンデンサ９３から入力容量７に負極電荷を蓄積する。
　正極側タンクコンデンサ８３の容量は、入力容量７に対して十分に大きく設定して、入力容量７と正極側リアクトル８２の共振条件に影響を与えないようにする。負極側タンクコンデンサ９３の容量も同様に、入力容量７の容量Ｃｉｓｓに対して十分に大きく設定する。
　正極側ゲート電源１の電圧値ＶｄｃＨは駆動対象半導体素子６の、オン時の電圧降下、スイッチング特性において十分な性能が確保される値に設定する。負極側ゲート電源２の電圧値ＶｄｃＬはオフ時に駆動対象半導体素子６がノイズなどでオンしきい値電圧値を超えずに、オフが維持できる値に設定する。従って、正極側ゲート電源１の電圧値ＶｄｃＨと負極側ゲート電源２の電圧値ＶｄｃＬは、正極側回収回路８と負極側回収回路９の動作に関わらずに、異なる任意の値に設定することができる。
　図５に、正極側ドライバスイッチ３（Ｑ１）のゲート信号Ｇ１、負極側ドライバスイッチ４（Ｑ２）のゲート信号Ｇ２、正極側回収スイッチ８１（Ｑ３）のゲート信号Ｇ３、負極側回収スイッチ９１（Ｑ４）のゲート信号Ｇ４の動作状態と、ゲート電圧Ｖｃｉｓｓ、正極ゲート電流ｉｄｃＨおよび負極ゲート電流ｉｄｃＬの波形を動作チャート図として示す。
　次に、図５の各モードでの各電流・電圧波形と、図６から図１１の動作原理図に従って、正極側回収回路８による駆動対象半導体素子６のスイッチング動作原理を説明する。
　図５に示すように、ゲート信号Ｇ１、Ｇ２、Ｇ３、Ｇ４がＨの場合は、それぞれのスイッチがオン、Ｌの場合は、それぞれのスイッチがオフを意味している。スイッチングの１周期をＴとした場合に、この周期Ｔの中には、時刻０から時刻ｔ１のモード１、時刻ｔ１から時刻ｔ２のモード２、時刻ｔ２から時刻ｔ３のモード３、時刻ｔ３から時刻ｔ４のモード４、時刻ｔ４から時刻ｔ５のモード５、時刻ｔ５から時刻Ｔまでのモード６の、合計６つのモードが存在する。
　モード１では、駆動対象半導体素子６をオン継続とし、モード４では、駆動対象半導体素子６をオフ継続としている。
　モード２とモード３では、駆動対象半導体素子６をオンからオフに切り替える過渡動作条件となり、モード５とモード６は、駆動対象半導体素子６をオフからオンに切り替える過渡動作条件となる。
　この実施の形態２では、正極側タンクコンデンサ８３（ＣＨ）の電圧値ＶＣＨは、式１に示す値に設定されている。負極側タンクコンデンサ９３（ＣＬ）の電圧値ＶＣＬは式２に示す値に設定されている。また、正極側ゲート電源１の電圧値ＶｄｃＨと負極側ゲート電源２の電圧値ＶｄｃＬには式３の関係が成立するものとする。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　ここで、この実施の形態２では、図４に示すゲート抵抗５（Ｒ）が、入力容量７の容量値Ｃｉｓｓと正極側リアクトル８２のリアクタンス値ＬＨまたは入力容量７の容量値ＣｉｓｓとＬＣ共振回路の２次共振系に減衰成分として影響を与える。このゲート抵抗５の抵抗値Ｒの値は極めて小さく、前記２次共振系に対しては常に振動条件を満たすものとする。さらに、共振周期や振幅値などに与える影響も小さいため、この実施の形態で示す式にはゲート抵抗５の抵抗値Ｒの値を無視して記述する。
　以下、モード１からモード４に移行する駆動対象半導体素子６のターンオフ時の動作原理について説明する。
　まずモード１にて、正極側ドライバスイッチ３（Ｑ１）がオン、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）はオフを継続する。この時、図６に示す電流経路の通りに正極側ゲート電源１からゲート抵抗５を介して入力容量７へ電流が流入する。従ってＶｃｉｓｓはＶｄｃＨにクランプされてオン状態を継続する。負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）はオフとすることで電流の通流は生じない。
　次にモード２にて、正極側回収スイッチ８１（Ｑ３）がオン、正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、負極側回収スイッチ９１（Ｑ４）はオフとなる。モード２の初期条件では、（入力容量７に印加されるゲート電圧Ｖｃｉｓｓ）＝（正極側ゲート電源１の電圧値ＶｄｃＨ）であるため、式１と式３より（入力容量７に印加されるゲート電圧Ｖｃｉｓｓ）＞（正極側タンクコンデンサ８３（ＣＨ）の電圧値ＶＣＨ）となる。従って、図７より入力容量７（Ｃｉｓｓ）から正極側タンクコンデンサ８３（ＣＨ）に図の矢印に従って、共振電流が流れる。
　モード２では正極側タンクコンデンサ８３（ＣＨ）はＶＣＨの極性に対して充電動作となる。正極側タンクコンデンサ８３（ＣＨ）は、入力容量７（Ｃｉｓs）と比べて容量が十分に大きいため、共振モデルは入力容量７（Ｃｉｓs）と正極側リアクトル８２（ＬＨ）から構成される。入力容量７（Ｃｉｓs）と正極側リアクトル８２（ＬＨ）で定まる共振周期Ｔｒ２は式４で表され、モード２の期間はこの共振周期の半周期Ｔｒ２／２とする。
Figure JPOXMLDOC01-appb-M000004
 　この時、入力容量７に印加されるゲート電圧Ｖｃｉｓｓは、（ＶｄｃＨ－ＶＣＨ）の振幅を持った電圧変化となり式５の通りとなる。なお、ｔは、時間変数である。
Figure JPOXMLDOC01-appb-M000005
 　従って、モード２の入力容量７に印加されるゲート電圧Ｖｃｉｓｓの電圧値Ｖｇ１は式６の通りの値となる。
Figure JPOXMLDOC01-appb-M000006
　次にモード３では、負極側回収スイッチ９１（Ｑ４）がオン、正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）はオフとなる。このモード３の初期条件では、（入力容量７に印加されるゲート電圧Ｖｃｉｓｓ）＝（電圧値Ｖｇ１）＝（負極側ゲート電源２の電圧値ＶｄｃＬ）であり、（電圧値Ｖｇ１）＞（負極側タンクコンデンサ９３（ＣＬ）の電圧値ＶＣＬ）を前提条件とする。このとき、図８より入力容量７（Ｃｉｓｓ）から負極側タンクコンデンサ９３（ＣＬ）に図の矢印に従って共振電流が流れる。モード３では負極側タンクコンデンサ９３はＶＣＬの極性に対して放電動作となる。負極側タンクコンデンサ９３（ＣＬ）は、入力容量７（Ｃｉｓs）と比べて容量が十分に大きいため、共振モデルは、入力容量７（Ｃｉｓs）と負極側リアクトル９２（ＬＬ）から構成される。入力容量７（Ｃｉｓs）と負極側リアクトル９２（ＬＬ）で定まる共振周期Ｔｒ３は、式７で表され、モード３の期間はこの共振周期の半周期Ｔｒ３／２とする。
Figure JPOXMLDOC01-appb-M000007
　この時、入力容量７に印加されるゲート電圧Ｖｃｉｓｓは、（Ｖｇ１―ＶＣＬ）の振幅を持った電圧変化となり、式８の通りとなる。なお、ｔは、時間変数である。
Figure JPOXMLDOC01-appb-M000008
 　従って、モード３の入力容量７に印加されるゲート電圧Ｖｃｉｓｓの電圧値Ｖｇ２は式９の通りの値となる。
Figure JPOXMLDOC01-appb-M000009
　モード４では、負極側ドライバスイッチ４（Ｑ２）がオン、正極側ドライバスイッチ３（Ｑ１）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）はオフを継続する。この時、図９に示す電流経路の通りに負極側ゲート電源２からゲート抵抗５を介して入力容量７へ電流が流入する。
　入力容量７に印加されるゲート電圧Ｖｃｉｓｓは、負極側ゲート電源２の電圧値の－ＶｄｃＬにクランプされてオフ状態を継続する。正極側ドライバスイッチ３（Ｑ１）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）は、オフとすることで電流の通流は生じない。
　このように、駆動対象半導体素子６をオン継続としていたモード１から、モード２にて正極側回収回路８を用いて入力容量７に印加されるゲート電圧Ｖｃｉｓｓを減少させ、モード３にて負極側回収回路を用いて減少させて、ゲート電圧Ｖｃｉｓｓは、負極側ゲート電源２の電圧値の－ＶｄｃＬまで減少する。式４から式９では、抵抗成分を無視した場合であり、実際にゲート抵抗と部品抵抗成分を考慮すると、電圧値Ｖｇ２＞－ＶｄｃＬとなる。この場合、入力容量７に印加されるゲート電圧ＶｃｉｓｓをＶｇ２から－ＶｄｃＬまで変化させるため、負極側ゲート電源２から供給する電力量Ｐｄｃ１は式１０で表される。ここでスイッチング周波数をｆｓｗとおく。
Figure JPOXMLDOC01-appb-M000010
　式１０より、ＶｄｃＬとＶｇ２の差電圧に相当する電力量が負極側ゲート電源２に必要な電力量となる。回収機能を持たない一般的なゲート回路では、式１１に示す通りに電圧値Ｖｇ２の値は、ＶｄｃＨのままであり、その電力量Ｐｄｃ２は、式１０よりも大きくなる。
Figure JPOXMLDOC01-appb-M000011
 　このように、ターンオフ時にモード２とモード３を設けることでターンオフ時の負極側ゲート電源２の電力量を大幅に低減することができる。
　モード４にて、負極側ドライバスイッチ４（Ｑ２）がオン、正極側ドライバスイッチ３（Ｑ１）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）がオフを継続した状態から、モード５に移行すると、負極側回収スイッチ９１（Ｑ４）がオン、正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）はオフとなる。モード５の初期条件では、入力容量７に印加されるゲート電圧Ｖｃｉｓｓ＝－ＶｄｃＬであり、ＶＣＬ＞－ＶｄｃＬが成立する。この場合、図１０の図中に矢印で示すように、入力容量７（Ｃｉｓｓ）から負極側タンクコンデンサ９３（ＣＬ）に共振電流が流れる。
　モード５では負極側タンクコンデンサ９３はＶＣＬの極性に対して充電動作となる。モード３と同様に共振モデルは、入力容量７（Ｃｉｓs）と負極側リアクトル９２（ＬＬ）から構成される。入力容量７（Ｃｉｓs）と負極側リアクトル９２（ＬＬ）で定まる共振周期Ｔｒ３は、式７と同様であり、モード５の期間もＴｒ３／２とする。この時、入力容量７に印加されるゲート電圧Ｖｃｉｓｓは、（ＶｄｃＬ－ＶＣＬ）の振幅を持った電圧変化となり式１２の通りとなる。ｔは、時間変数である。
Figure JPOXMLDOC01-appb-M000012
　従って、モード５の入力容量７に印加されるゲート電圧Ｖｃｉｓｓの電圧値Ｖｇ１は式１３の通りの値となる。
Figure JPOXMLDOC01-appb-M000013
 　この式１３のＶｄｃＬは、式６と同様である。
　次に、モード６では、正極側回収スイッチ８１（Ｑ３）がオン、正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、負極側回収スイッチ９１（Ｑ４）はオフとなる。
　モード６の初期条件では（入力容量７に印加されるゲート電圧Ｖｃｉｓｓ）＝ＶｄｃＬであり、ＶＣＨ＞ＶｄｃＬが成立する。従って、図１１の図中の矢印の方向に従って、正極側タンクコンデンサ８３（ＣＨ）から入力容量７（Ｃｉｓｓ）に共振電流が流れる。
　また、モード６では正極側タンクコンデンサ８３は、ＶＣＨの極性に対して放電動作となる。モード２と同様に、共振モデルは、入力容量７（Ｃｉｓs）と正極側リアクトル８２（ＬＨ）の間によって構成される。また、共振周期も式４と同様にてモード６の期間はＴｒ２／２とする。この時、入力容量７に印加されるゲート電圧Ｖｃｉｓｓは、（ＶＣＨ―Ｖｇ１）すなわち（ＶＣＨ－ＶｄｃＬ）の振幅を持った電圧変化となり式１４の通りとなる。ｔは時間変数である。
Figure JPOXMLDOC01-appb-M000014
 　従って、モード６におけるゲート電圧Ｖｃｉｓｓの電圧値Ｖｇ３は式１より式１５の通りの値となる。
Figure JPOXMLDOC01-appb-M000015
　次に、再びモード１にて正極側ドライバスイッチ３（Ｑ１）がオン、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）はオフを継続する。この時、図６に示す電流経路の通りに正極側ゲート電源１からゲート抵抗５を介して入力容量７へ電流が流入する。入力容量７に印加されるゲート電圧Ｖｃｉｓｓは、正極側ゲート電源１の電圧値ＶｄｃＨにクランプされてオン状態を継続する。
　このように、モード４で駆動対象半導体素子６をオフ継続としていた状態から、モード５とモード６の期間を設けて、モード５にて負極側回収回路９を用いてゲート電圧Ｖｃｉｓｓを増加させ、モード６にて正極側回収回路８を用いてゲート電圧ＶｃｉｓｓをＶｄｃＨまで増加させる。式１５は、抵抗成分を無視した場合の解析式であるが、実際にゲート抵抗、部品抵抗成分を考慮すると、Ｖｇ３＜ＶｄｃＨとなる。
　この場合、ゲート電圧ＶｃｉｓｓをＶｇ３からＶｄｃＨまで変化させるため正極側ゲート電源１から供給する電力量Ｐｄｃ１は、式１６で表される。
Figure JPOXMLDOC01-appb-M000016
　式１６より、ＶｄｃＨとＶｇ３の差電圧に相当する電力量は、正極側ゲート電源１に必要な電力量となる。回収機能を持たない一般的なゲート回路では、式１７に示す通りにＶｇ３は－ＶｄｃＬのままであり、その電力量Ｐｄｃ２は式１６よりも大きくなる。
Figure JPOXMLDOC01-appb-M000017
 このように、ターンオン時にもモード５とモード６を設けることでターンオン時の正極側ゲート電源１の電力量を大幅に低減することができる。
　さらに、この実施の形態で説明しているターンオフ時とターンオン時を合算したゲート電源の電力量Ｐｄｃ１は式１８で表される。
Figure JPOXMLDOC01-appb-M000018
 　また、回収機能を持たない一般的なゲート回路の場合、ゲート電源の電力量Ｐｄｃ２は式１９となり、ＶｄｃＨとＶｄｃＬの合計電圧で決まる電源容量を供給することとなる。
Figure JPOXMLDOC01-appb-M000019
　式１８と式１９よりこの実施の形態では、電圧値Ｖｇ２は限りなく－ＶｄｃＬに等しく、電圧値Ｖｇ３は限りなくＶｄｃＨに等しいため、式１９に示す一般的なゲート回路での電力量Ｐｄｃ２に比べてゲート電源容量を低減することができる。理想的に回路抵抗がゼロとなる場合は、Ｖｇ２＝－ＶｄｃＬ、Ｖｇ３＝ＶｄｃＨとなるので電力量Ｐｄｃ１＝０となり、ゲート電源容量はゼロとなる。
　定常動作において、正極側タンクコンデンサ８３は、モード２で充電動作、モード６で放電動作となる。モード２とモード６は同じ共振モデルであるため、共振電流の値と共振周期は共通となり、ＶＣＨの増加量と減少量は等しい。同様に、負極側タンクコンデンサ９３も、モード３で放電動作、モード５で充電動作となり、モード３とモード５は同じ共振モデルであるため、共振電流の値と共振周期は共通となり、ＶＣＬの増加量と減少量は釣り合う。従って、ＶＣＨとＶＣＬは定常的には電圧が一定値に収束する。
　ＶＣＨの収束電圧は、Ｖｇ１とＶｄｃＨの中間電圧、すなわち、次に示す式２０に収束する。この場合、モード２とモード６において印加するゲート電圧Ｖｃｉｓｓの電圧変化が等しくなり正極側タンクコンデンサ８３の充電量と放電量が等しくなる。
Figure JPOXMLDOC01-appb-M000020
　ＶＣＬの収束電圧は、Ｖｇ１と－ＶｄｃＬの中間電圧、すなわち、次に示す式２１に収束する。この場合、モード３とモード５において印加するゲート電圧Ｖｃｉｓｓの電圧変化が等しくなり負極側タンクコンデンサ９３の充電量と放電量が等しくなる。
Figure JPOXMLDOC01-appb-M000021
　なお、モード１からモード６において正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）のオン・オフの切り替えは図５に示す通りにすべて連続的に切り替える。すなわち正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）が同時にオフとなる動作モードが発生しない。またモード２とモード３での共振モデルが同一であるため、Ｔｒ２（ＣｉｓｓとＬＨで定まる共振周期）とＴｒ３（ＣｉｓｓとＬＬで定まる共振周期）は等しくなる。
　ターンオフ時に、モード２の期間をＴｒ２／２に設定することで、正極側回収スイッチ８１（Ｑ３）のターンオン時とターンオフ時にはｉＬＨはゼロ電流となるため、ゼロ電流スイッチングが成立する。同様にモード３の期間をＴｒ３／２に設定することで、負極側回収スイッチ９１（Ｑ４）のターンオン時とターンオフ時にはｉＬＬはゼロ電流となるため、ゼロ電流スイッチングが成立する。ターンオン時も同様に、モード４とモード５の期間をＴｒ３／２とＴｒ２／２にそれぞれ設定することで、正極側回収スイッチ８１（Ｑ３）のターンオン時とターンオフ時にはｉＬＨはゼロ電流となり、負極側回収スイッチ９１（Ｑ４）のターンオン時とターンオフ時にはｉＬＬはゼロ電流となる。従って、正極側回収スイッチ８１（Ｑ３）と負極側回収スイッチ９１（Ｑ４）で発生する損失は導通損失のみとなり、入力容量７（Ｃｉｓｓ）の電荷回収効率を向上させることができる。
　この実施の形態では、前記よりＶＣＬ＝０Ｖ、Ｖｇ１＝ＶｄｃＬとしており、さらに駆動対象半導体素子のゲート・ソース間電圧（ゲート電圧Ｖｃｉｓｓ）におけるオン・オフしきい値電圧（Ｖｔｈ）は０ＶからＶｄｃＬであるとする。この場合、モード２ではターンオン継続、モード３にてターンオンからターンオフに切り替わる。モード５ではターンオフからターンオンに切り替わる。モード６ではターンオンを継続する。
　この場合、オン期間はモード６、モード１、モード２の合計期間となる。オフ期間はモード４となり、オンとオフの過渡時間がモード３とモード５の期間となる。従って、駆動対象半導体素子のオン期間ＴＯＮは式２２で表される。モード１の期間をＴ１とおく。
Figure JPOXMLDOC01-appb-M000022
　次に、駆動信号生成回路１２での、正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）への駆動信号の生成過程を、図１２Ａ、図１２Ｂと図１３Ａ、図１３Ｂ、図１３Ｃを用いて説明する。図１２Ａ、図１２Ｂは、駆動対象半導体素子６のオン期間において、デューティ指令値Ｔｏｎ＊から、モード２、モード３、モード５、モード６期間を考慮したオン期間補正デューティ指令値Ｔｏｎ＊２とＴｏｎ３＊の生成を表すブロック図である。図１３Ａ、図１３Ｂ、図１３Ｃは、Ｔｏｎ＊、Ｔｏｎ２＊、Ｔｏｎ３＊から正極側ドライバスイッチ３（Ｑ１）、負極側ドライバスイッチ４（Ｑ２）、正極側回収スイッチ８１（Ｑ３）、負極側回収スイッチ９１（Ｑ４）の各駆動信号の生成を表すブロック図である。図１４は、図１３Ａ、図１３Ｂ、図１３Ｃに示したブロック図の生成過程を説明する波形図である。
　図１２Ａ、図１２Ｂでは、モード２、モード３、モード５、モード６の期間を生成するために必要なデューティ指令値Ｔｏｎ２＊とデューティ指令値Ｔｏｎ３＊を生成する構成を示している。図１２Ａでは、加算器２１にて、Ｔｏｎ＊にＴｒ２／２を加算してＴｏｎ２＊を生成することを表している。また、図１２Ｂでは、減算器２２にて、Ｔｏｎ＊からＴｒ２／２を減算してＴｏｎ３＊を生成することを表している。
　図１３Ａ、図１３Ｂ、図１３Ｃは、キャリア波形を三角波ＴＷとして、この三角波ＴＷとデューティ指令値Ｔｏｎ＊、Ｔｏｎ２＊、Ｔｏｎ３＊から、第１駆動信号Ｑ１、第２駆動信号Ｑ２、第３駆動信号Ｑ３および第４駆動信号Ｑ４のゲート信号を生成することを表すブロック図である。
　まず、図１３Ａに示すように、第１駆動信号Ｑ１は、三角波ＴＷとデューティ指令値Ｔｏｎ２＊を比較器２３に入力して生成する。図１４に示す波形図より、合計Ｔｒ２だけＴｏｎ＊１から期間が狭くなる。しかし、この実施の形態ではモード２とモード６は前述の通りオン期間であるため、式２１よりオン期間ＴＯＮはＴｏｎ＊１と等しくなる。また、第２駆動信号Ｑ２は、図１３Ｂに示すように、三角波ＴＷとデューティ指令値Ｔｏｎ３＊を比較器２４に入力して生成する。図１４の波形図より、オフ期間もＴｒ２だけＴｏｎ１＊から期間が狭くなる。
　図１３Ｂに示すように、第３駆動信号Ｑ３のオン期間すなわちモード２とモード６は、デューティ指令値Ｔｏｎ２＊と三角波ＴＷを比較器２５に入力して演算した指令値２６と、三角波ＴＷとＴｏｎ＊を比較器２７に入力して演算した指令値２８をＡＮＤ回路２９に入力して第３駆動信号Ｑ３を生成する。図１４の波形図より、デューティ指令値Ｔｏｎ２＊はＴｏｎ＊からＴｒ２だけ時間を延長したデューティ指令値であり、Ｔｏｎ２＊とＴｏｎ＊の差分を比較器２５、比較器２７、ＡＮＤ回路２９で演算することで、第３駆動信号Ｑ３のオン期間Ｔｒ２／２を算出する。
　図１３Ｃに示すように、第４駆動信号Ｑ４のオン期間すなわちモード３とモード５は、デューティ指令値Ｔｏｎ＊と三角波ＴＷを比較器３０に入力して演算した指令値３１と、三角波ＴＷとデューティ指令値Ｔｏｎ３＊を比較器３２に入力して演算した指令値３３をＡＮＤ回路３４に入力して第４駆動信号Ｑ４を生成する。図１４の波形図より、デューティ指令値Ｔｏｎ３＊はＴｏｎ＊からＴｒ２だけ時間を短縮したデューティ指令値であり、Ｔｏｎ３＊とＴｏｎ＊の差分を比較器３０、比較器３２、ＡＮＤ回路３４で演算することで、第４駆動信号Ｑ４のオン期間Ｔｒ３／２を算出する。
　このように、この実施の形態では正極側回収回路８と負極側回収回路９によって、駆動対象半導体素子６のターンオン時とターンオフ時の間の期間に、入力容量７と正極側リアクトル８２、または入力容量７と負極側リアクトル９２を用いた共振現象によってＶｃｉｓｓの電圧を増減させることで、正極側ゲート電源１と負極側ゲート電源２から供給するゲート電力を抑制する。これによってゲート電源の小型化を実現することができる。
　また、この実施の形態では、正極側ゲート電源１の電圧と負極側ゲート電源２の電圧は異なる値に設定することができ、ＶｄｃＨとＶｄｃＬは駆動対象半導体素子６にとって性能と信頼性を確保できる駆動電圧に設定することができる。これによってスイッチング特性の向上、ターンオフ時の誤動作防止を実現することができ、ゲート電源の信頼性が向上する。特に、ワイドバンドギャップ半導体素子のように、正側の定格電圧と負側の定格電圧が異なる素子においては、オフ時にマイナス側に電圧をクランプする場合およびスイッチング特性の向上について都合が良い。
　また、この実施の形態では、共振動作を行う期間は共振周期として任意に設定することができ、さらに共振動作を行う期間はデッドタイム期間に相当する。従って、デッドタイム期間と共振周期を等しくすることで、駆動対象半導体素子６のオン期間を変えることなく、ゲート電源容量の抑制を実現する。
　また、この実施の形態では、正極側回収回路８と負極側回収回路９の回路定数と、共振周期を等しくすることで、正極側タンクコンデンサ８３と負極側タンクコンデンサ９３の充放電量は定常的に等しくなる。これによって、ＶＣＨとＶＣＬは一定の値に収束するため、外部電源が不要となり、ゲート電源全体の小型化を実現する。
　ここで、この実施の形態では、正極側ゲート電源１と負極側ゲート電源２と正極側ドライバスイッチ３と負極側ドライバスイッチ４を用いたハーフブリッジインバータの構成で、駆動対象半導体素子６の入力容量７へＶｄｃＨとＶｄｃＬを出力する一般的なゲートドライバを表したが、フルブリッジインバータの構成でも良い。この場合、ＶｄｃＨとＶｄｃＬが共通の電圧となる。
実施の形態３　
　実施の形態２では、図４に示す正極側タンクコンデンサ８３と負極側タンクコンデンサ９３の電圧ＶＣＨとＶＣＬが十分に収束した場合におけるゲート電力の回収動作原理を説明したが、この実施の形態３では、起動時すなわちＶＣＨ＝ＶＣＬ＝０の場合における、正極側タンクコンデンサ８３と負極側タンクコンデンサ９３の初期充電動作について説明する。
　この実施の形態３での回路構成図は、図４と同様である。また定常的な動作原理は、実施の形態２と同様であり、定常時における動作モード、すなわちモード１、モード２、モード３、モード４、モード５、モード６の期間も実施の形態２に従っている。すなわち、この実施の形態３は、図４の回路構成と、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１３Ｃのブロック図に示した駆動システムを備えたゲート駆動回路における起動時の動作について説明する。
　図４の構成にて、ＶＣＨ＝ＶＣＬ＝０の状態で起動すると、図５で定義するモード２期間では、ゲート電圧ＶｃｉｓｓはＶｄｃＨからＶｃＨ＝０を中心に－ＶｄｃＨまで変化しようとするが、負極側ドライバスイッチに内蔵されたボディダイオードの影響で、－ＶｄｃＬにクランプされる。負極側ドライバスイッチには、ゲート電圧Ｖｃｉｓｓの負極性側の過電圧を－ＶｄｃＬにクランプする働きがある。
　モード２のゲート電圧Ｖｃｉｓｓが－ＶｄｃＬの状態でモード３に移行する。この場合、ゲート電圧Ｖｃｉｓｓ＜ＶＣＬとなるため、負極側回収回路９では負極側タンクコンデンサ９３から入力容量７に向かって共振電流が流れて、Ｖｃｉｓｓは－ＶｄｃＬからＶＣＬ＝０を中心にＶｄｃＬまで増加する。この時、駆動対象半導体素子６のターンオンしきい値電圧Ｖｔｈを超えると、モード３にてターンオンする。モード３はターンオンからターンオフに切り替わる期間であるため、前記ターンオン動作は誤動作となる。例えば、駆動対象半導体素子６を２素子直列に接続してレグを構成する場合、モード３にて駆動対象半導体素子６の対になる素子がすでにターンオンしていると、アーム短絡を引き起こしてゲート回路、または駆動対象装置を故障させて信頼性が低下する恐れがある。
　一方、ターンオフからターンオン動作についても、誤動作にてターンオフする。モード４でＶｃｉｓｓが－ＶｄｃＬの状態で、モード４に移行する。この場合、ゲート電圧Ｖｃｉｓｓ＜ＶＣＬとなり、実施の形態１で説明した通りにゲート電圧Ｖｃｉｓｓは－ＶｄｃＬからＶＣＬ＝０を中心にＶｄｃＬまで増加する。
　次に、ゲート電圧Ｖｃｉｓｓ＝ＶｄｃＬ、ＶＣＨ＝０の状態で、モード６に移行する。この場合、ゲート電圧Ｖｃｉｓｓ＞ＶＣＨ＝０となるため、ゲート電圧ＶｃｉｓｓはＶｄｃＬからＶＣＨ＝０を中心に－ＶｄｃＬまで減少する。Ｖｔｈ＞－ＶｄｃＬであることから駆動対象半導体素子６は、ターンオフとなる。
　このモード６は、ターンオン動作を継続するモードであるので、駆動対称半導体素子６のターンオフ動作は誤動作となる。この誤動作を回避するため、この実施の形態３では正極側タンクコンデンサ８３にのみＶＣＨ＝ＶｄｃＨとなるように初期充電を行う。なお、負極側タンクコンデンサ９３には初期充電を行わない。
　図１５に示す動作チャート図を用いて、ＶＣＨに対する初期充電動作を説明する。図１５において、待機時は、ターンオフ状態を維持することを前提とする。すなわち、負極側ドライバスイッチ４（Ｑ４）がターンオンを継続し、そして起動時における初期充電動作は、起動後に駆動対象半導体素子６が１回目のターンオンする場合を前提としている。このターンオン動作を開始する時間を図１５にて０とし、初期充電時間をｔｃとおく、時刻ｔｃ以降の時間の定義とモードの定義と動作原理は、すべて実施の形態２と同様である。この実施の形態では、時刻０までと０からｔｃ期間を対象としている。
　時刻０までは負極側ドライバスイッチ４（Ｑ２）がターンオンして、駆動対象半導体素子６はターンオフを継続している。
　時刻０にて正極側ドライバスイッチ３（Ｑ１）をターンオンすると同時に、正極側回収スイッチ８１（Ｑ３）をｔｃ期間だけターンオンする。負極側ドライバスイッチ４（Ｑ４）と負極側回収スイッチ９１（Ｑ４）はターンオフ継続とする。この場合、図１６中の点線矢印に示すように２つの電流経路が生じ、一つの電流経路では、正極側ゲート電源１から正極側タンクコンデンサ８３に電力が伝送される。この電流経路によって正極側タンクコンデンサ８３は充電動作となり、正極側タンクコンデンサ８３の電圧値ＶＣＨは上昇する。この電流経路では、正極側リアクトル８２と、正極側タンクコンデンサ８３の間で共振をしながら、ＶｄｃＨに収束する２次共振モデルとなる。
　減衰する抵抗成分は正極側ドライバスイッチ３と正極側回収スイッチ８１のオン抵抗、または経路の導通抵抗などを想定する。この場合、正極側タンクコンデンサ８３の電圧値ＶＣＨは、式２３で表される電圧変化をする。なお共振各周波数を式２４、共振周期を式２５に示す。
Figure JPOXMLDOC01-appb-M000023
Figure JPOXMLDOC01-appb-M000024
Figure JPOXMLDOC01-appb-M000025
 　式２２より、過渡的に正極側タンクコンデンサ８３の電圧値ＶＣＨが２ＶｄｃＨまで上昇する恐れがあるため、式２５に示す共振周期Ｔｒの１／４期間にｔｃを設定し、ＶＣＨの初期充電期間をＶｄｃＨに設定する。
Figure JPOXMLDOC01-appb-M000026
　図１６に示すもう一方の電流経路は、正極側ゲート電源１からゲート抵抗５を介して入力容量７へと電力が伝送されることを表している。従ってゲート電圧Ｖｃｉｓｓは－ＶｄｃＬからＶｄｃＨまで変化してＶｄｃＨにクランプされる。
　時刻ｔｃにて正極側回収スイッチ８１（Ｑ３）をターンオフとする。これ以降では実施の形態１と同様の動作原理にてゲート回路が動作する。
　この実施の形態３では、負極側タンクコンデンサ９３の初期充電は行わない。実施の形態２で説明した動作原理では、ＶＣＬは次式の負等式を満たすことで、モード２、モード３、モード５、モード６の共振動作を原理通りに行い、駆動対象半導体素子６のターンオンとターンオフを適切にコントロールする。
　この実施の形態で説明した正極側タンクコンデンサ８３の初期充電動作により電圧値ＶＣＨが０からＶｄｃＨまで増加すると、ＶＣＬは式２７を満たすこととなる。故にＶＣＬは初期充電を行う必要がない。
Figure JPOXMLDOC01-appb-M000027
　図１７は、正極側回収スイッチ８１（Ｑ３）の駆動信号生成のブロック図である。定常的な駆動信号生成システムは、実施の形態２と同等であり、ゲート信号３７が該当する。起動時の信号は、Ｑ３初期信号生成ブロック３５に、起動信号Ｓと正極側ドライバスイッチ３（Ｑ１）の第１駆動信号Ｑ１を入力すると、第１駆動信号Ｑ１に同期してかつｔｃ期間だけＨを出力する起動信号３６を生成する。そして前述の定常的なゲート信号３７と、起動信号Ｓ３６を選択器３８に代入する。選択器３８では起動信号Ｓに基づいて起動信号Ｓの入力が確認されると、１回目のみ起動信号Ｓ３６を第３駆動信号Ｑ３として出力して、２回目以降はすべてゲート信号３７を第３駆動信号Ｑ３として出力する。
　このようにこの実施の形態３では、電圧値ＶＣＨ＝ＶＣＬ＝０の初期状態から正極側ドライバスイッチ３をターンオンさせて起動する時に、１回だけ正極側ドライバスイッチ３のターンオン立ち上がりに同期させて正極側回収スイッチ８１をｔｃ期間だけターンオンすることで、正極側タンクコンデンサ８３を電圧値ＶＣＨ（＝ＶｄｃＨ）に初期充電する。これによって、正極側タンクコンデンサ８３が電圧値ＶＣＨ＝０の場合によって生じる駆動対象半導体素子６の誤動作を防止して、駆動対象半導体素子６を含むゲート回路全体の信頼性を向上させることができる。
実施の形態４
　前述の実施の形態１から３においては、この発明のゲート駆動回路について説明した。この実施の形態４では、この発明のゲート駆動回路を電力変換装置に適用する事例について説明する。ここでは、電力変換装置としてインバータ回路を例に取って説明する。
　図１８は、実施の形態４に係るインバータ回路１０００を示す。図１８において、インバータ回路１０００は、Ｑ－Ｕ１とＱ－Ｕ２から構成されるＵ相のレグと、Ｑ－Ｖ１とＱ－Ｖ２から構成されるＶ相のレグと、Ｑ－Ｗ１とＱ－Ｗ２から構成されるＷ相のレグ、および制御回路２００から構成され、直流電源１００の電力を交流電力に変換して、交流負荷３００に伝送する。図１８では例としてモータを記載しているが、その他の負荷でも良い。
　ここで、インバータ回路１０００内のスイッチング素子は電圧駆動型半導体スイッチング素子（駆動対象半導体素子）であり、ゲート駆動回路により印加される電圧によりオン・オフ動作を行う。ゲート駆動回路は、図４に示すゲート駆動回路と同様の構成であり、説明を省略する。
　次に、動作について説明する。インバータ回路１０００は、制御回路２００から出力される駆動信号（Ｑ－Ｕ１Ｓｉｇｎａｌ、Ｑ－Ｕ２Ｓｉｇｎａｌ、Ｑ－Ｖ１Ｓｉｇｎａｌ、Ｑ－Ｖ２Ｓｉｇｎａｌ、Ｑ－Ｗ１Ｓｉｇｎａｌ、Ｑ－Ｗ２Ｓｉｇｎａｌ）に基づいてゲート駆動回路が動作することにより、インバータ回路１０００内のスイッチング素子をオン・オフ動作させ、モータ３００を駆動させる。ここで示すインバータ回路１０００は、一般的なものであり、その動作は、従来のインバータ回路の制御方法（例えば、特開２０１０‐１５４５８２号に記載されているような制御方法）を適用することができる。また、制御回路２００より駆動信号を受信した各ゲート駆動回路の動作は、実施の形態１で示したものと同様であり、説明を省略する。ゲート駆動回路より出力された電圧によって駆動され、インバータ回路として動作する。
　ここでは、ゲート駆動回路として、図４に示したゲート駆動回路を用いる場合について示したが、図６に示したゲート駆動回路を用いても良いことは言うまでもない。
　また、電力変換装置の一例としてのインバータ回路１０００を示したが、これに限るものではなく、ゲート駆動回路によりオン・オフ駆動を行う電力変換装置であれば、どのようなものでもよい。
　例えば、図１９に示すような交流電源４００の交流電圧を直流電圧に変換して、かつ交流電源４００の電流を高力率に制御するコンバータ回路２０００に、ゲート駆動回路を搭載しても良い。
　図１９において、コンバータ回路２０００は、Ｑ－Ｕ１とＱ－Ｕ２から構成されるＵ相のレグと、Ｑ－Ｖ１とＱ－Ｖ２から構成されるＶ相のレグと、Ｑ－Ｗ１とＱ－Ｗ２から構成されるＷ相のレグと、Ｕ相のリアクトルＲＵ、Ｖ相のリアクトルＲＶ、Ｗ相のリアクトルＲＷ、および制御回路５００から構成されている。
　次に、動作について説明する。コンバータ回路２０００は、制御回路５００から出力される駆動信号に基づいてゲート駆動回路が動作する事により、コンバータ回路２０００内のスイッチング素子をオン・オフ動作させ、リアクトルＵ、リアクトルＶ、リアクトルＷに印加する電圧を調整して、交流電源４００の電流を高力率に制御し、交流電源４００の電力を直流電力に変換して、直流負荷６００に伝送する。
　その動作は、従来のインバータ回路の制御方法（例えば、特開ＷＯ２０１５／０４５４８５号に記載されているような制御方法）を適用することができる。また制御回路５００より駆動信号を受信した各ゲート駆動回路の動作は、インバータ回路と同様に実施の形態１で示したものと同様であり、一般的な動作であるため、説明を省略する。
　また、図２０に示すように、直流電源７００の直流電圧を電圧値の異なる直流電圧に変換するチョッパ回路３０００に、ゲート駆動回路を搭載しても良い。
　図２０において、チョッパ回路３０００は、Ｑ１とＱ２から構成されるレグと、リアクトルＲおよび制御回路８００から構成される。
　次に、動作について説明する。チョッパ回路３０００は、制御回路８００から出力される駆動信号に基づいてゲート駆動回路が動作する事により、チョッパ回路３０００内のスイッチング素子をオン・オフ動作させ、リアクトルＲに印加する電圧を調整して、直流電源７００から直流負荷９００に電圧を昇圧して電力を伝送する。
　その動作は、従来のチョッパ回路の制御方法（例えば、ＷＯ２０１６／０７５９９６号に記載されているような制御方法）を適用することができる。また、制御回路８００より駆動信号を受信した各ゲート駆動回路の動作は、インバータ回路と同様に、実施の形態１で示したものと同様であり、一般的な動作であるため、説明を省略する。
　図２０は、一例として昇圧型のチョッパ回路を示したが、降圧チョッパ、昇降圧チョッパ回路などでも良い。
　なお、この発明は、その発明の範囲内において、実施の形態の任意の構成要素を適宜、変更または省略することができる。

Claims (15)

  1. 　駆動対象半導体素子のゲートにオン電圧を印加するオン駆動素子と、前記駆動対象半導体素子の前記ゲートにオフ電圧を印加するオフ駆動素子とを備えたゲート駆動回路において、前記ゲート駆動回路の出力端子間に回収スイッチとリアクトルとコンデンサとが直列に接続され前記駆動対象半導体素子の入力容量に蓄積された電荷を前記駆動対象半導体素子のターンオン時に回収し得る回収回路、および前記オン駆動素子と前記オフ駆動素子と前記回収スイッチとを制御する制御回路を備えたことを特徴とするゲート駆動回路。
  2. 　前記駆動対象半導体素子にオン電圧を印加する前記オン駆動素子およびオフ電圧を印加する前記オフ駆動素子を備えた前記ゲート駆動回路が、正極側ドライバスイッチと負極側ドライバスイッチと正極側ゲート電源と負極側ゲート電源から構成されるハーフブリッジインバータ型ゲート駆動回路であって、前記回収回路が、正極側回収スイッチと正極側リアクトルと正極側コンデンサが直列接続された正極側回収回路と負極側回収スイッチと負極側リアクトルと負極側コンデンサが直列接続された負極側回収回路であって、前記ハーフブリッジインバータ型ゲート駆動回路の出力端子間に並列に接続されており、前記制御回路が、前記駆動対象半導体素子のターンオンには、前記負極側ドライバスイッチをオフとした後、前記負極側回収スイッチを一定期間オンとし、前記正極側回収スイッチを一定期間オンとして、前記正極側ドライバスイッチをオンとして前記駆動対象半導体素子のターンオンを維持し、前記駆動対象半導体素子のターンオフには、前記正極側ドライバスイッチがオフとした後、前記正極側回収スイッチを一定期間オンとし、前記負極側回収スイッチを一定期間オンとし、前記負極側ドライバスイッチをオンとして前記駆動対象半導体素子のターンオフを維持することを特徴とする請求項１に記載のゲート駆動回路。
  3. 　前記制御回路における制御が、前記駆動対象半導体素子をターンオンする場合、前記負極側ドライバスイッチがオフするタイミングと前記負極側回収スイッチのオンするタイミングとが同期し、前記負極側回収スイッチのオフするタイミングと前記正極側回収スイッチのオンするタイミングとが同期し、前記正極側回収スイッチのオフするタイミングと前記負極側ドライバスイッチがオンするタイミングとが同期するように行っていることを特徴とする請求項２に記載のゲート駆動回路。
  4. 　前記制御回路における制御が、前記駆動対象半導体素子をターンオフする場合、前記正極側ドライバスイッチがオフするタイミングと前記正極側回収スイッチのオンするタイミングとが同期し、前記正極側回収スイッチのオフするタイミングと前記負極側回収スイッチのオンするタイミングとが同期し、前記負極側回収スイッチのオフするタイミングと前記正極側ドライバスイッチがオンするタイミングとが同期するように行っていることを特徴とする請求項２に記載のゲート駆動回路。
  5. 　前記正極側回収スイッチのオンする期間と前記負極側回収スイッチのオンする期間が等しいことを特徴とする請求項２から４のいずれか１項に記載のゲート駆動回路。
  6. 　前記正極側回収スイッチのオンする期間は、前記駆動対象半導体素子の前記入力容量と前記正極側リアクトルとで定まる共振周期の半周期とし、前記負極側回収スイッチのオンする期間は、前記駆動対象半導体素子の前記入力容量と前記負極側リアクトルとで定まる共振周期の半周期としていることを特徴とする請求項２から５のいずれか１項に記載のゲート駆動回路。
  7. 　前記ゲート駆動回路の起動時において、前記正極側ドライバスイッチと前記正極側回収スイッチを同時に一定期間オンとし、前記負極側ドライバスイッチと前記負極側回収スイッチはオフとして、前記正極側コンデンサに前記正極側ゲート電源から初期充電を行うことを特徴とする請求項２から６のいずれか１項に記載のゲート駆動回路。
  8. 　前記正極側ドライバスイッチと前記正極側回収スイッチを同時にオンする期間を、前記正極側リアクトルと前記駆動対象半導体素子の前記入力容量で決まる共振周期の１／４倍にすることを特徴とする請求項７に記載のゲート駆動回路。
  9. 　前記正極側ゲート電源の電圧と前記負極側ゲート電源の電圧が異なる電圧に設定されていることを特徴とする請求項２から８のいずれか１項に記載のゲート駆動回路。
  10. 　キャリア波形を三角波として、前記正極側ドライバスイッチでは入力オンデューティから前記正極側回収回路のオン期間に相当するデューティを減算したデューティ指令値と前記キャリア波形を比較して前記正極側ドライバスイッチのオン期間を決定し、前記負極側ドライバスイッチでは、前記入力オンデューティに前記正極側回収回路のオン期間に相当するデューティを加算したデューティ指令値と前記キャリア波形を比較して前記負極側ドライバスイッチのオン期間を決定するようにしたことを特徴する請求項２から９のいずれか１項に記載のゲート駆動回路。
  11. 　前記正極側回収回路と前記負極側回収回路のオン期間に相当するデューティは等しいことを特徴とする請求項１０に記載のゲート駆動回路。
  12. 　前記正極側回収回路のオン期間は、前記入力オンデューティから正極側回収回路のオン期間に相当するデューティを加算したデューティ指令値と前記キャリア波形の前記デューティ指令値が大きい期間だけ出力する第１の比較結果と、前記入力オンデューティと前記キャリア波形の前記キャリア波形が大きい期間だけ出力する第２の比較結果の論理和から導出されることを特徴とする請求項１０に記載のゲート駆動回路。
  13. 　前記負極側回収回路のオン期間は、前記入力オンデューティと前記キャリア波形の前記入力オンデューティが大きい期間だけ出力する第１の比較結果と、前記入力オンデューティに負極側回収回路のオン期間に相当するデューティを減算したデューティ指令値と前記キャリア波形の前記キャリア波形が大きい期間だけ出力する第２の比較結果の論理和から演算することを特徴とする請求項１０に記載のゲート駆動回路。
  14. 　前記駆動対象半導体素子がワイドバンドギャップ半導体素子であることを特徴とする請求項１または２に記載のゲート駆動回路。
  15. 　ゲート駆動回路により駆動する少なくとも１つのスイッチング素子を備え、前記ゲート駆動回路が請求項１から１４のいずれか１項に記載のゲート駆動回路であること特徴とするゲート駆動回路を備えた電力変換装置。
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