JP6813781B2 - ゲート駆動回路及び電源回路 - Google Patents

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Description

本発明は、ゲート駆動回路及び電源回路に関する。
トランスと、スイッチングトランジスタと、電源制御部とを有する電源回路が知られている（特許文献１参照）。トランスの１次側コイルは、交流電源の入力交流電圧を整流して平滑化された電源端子に接続される。スイッチングトランジスタは、１次側コイルの他端子にドレイン端子が接続され、ソース端子が電流値検出用の第１抵抗を介して接地側電源端子に接続される。電源制御部は、スイッチングトランジスタのゲート端子に接続され、予め定める発振周波数でスイッチングトランジスタをオンオフ制御する。また、電源制御部は、第１の帰還部に入力された出力部の電圧が入力され、さらに、電流値検出用の第１抵抗に生じる電圧が入力されるとともに、それらの電圧に応じてスイッチングトランジスタのオン時間とオフ時間との比率を制御する。これにより、電源制御部は、スイッチングトランジスタに流れる電流と電圧のオンとオフの時間を制御し、かつ、交流電源からの電圧振幅に応じてスイッチングトランジスタの動作状態をクロック動作と定電流動作に切り替える。
また、整流部と、スイッチ部と、変圧部と、起動部と、駆動部と、出力部と、制御部とを有する電源供給装置の初期起動回路が知られている（特許文献２参照）。整流部は、入力電圧を整流する。スイッチ部は、整流部の出力が印加されてスイッチングする。変圧部は、スイッチ部でスイッチングされた電圧を主巻線から補助巻線と２次巻線に誘起させる。起動部は、スイッチ部と変圧部との間に構成され、変圧部の主巻線を介して印加される電圧が分配される分配手段によりスイッチ部を起動させる。駆動部は、変圧部の補助巻線からの電圧が入力され、スイッチ部を制御する。出力部は、変圧部の２次巻線からの出力を整流して平滑にされた出力電圧を発生し、出力電圧を感知する。制御部は、出力部で感知された信号を入力し、スイッチ部をスイッチングする。これにより、電源供給装置の初期起動回路は、消費電力が低減され、過電圧又は過電流に対して安定的に動作される。
特開２０１２−２２１９９１号公報 特開平１０−３２３０３０号公報
特許文献１では、フリップフロップがトランジスタのゲート電圧を生成する。特許文献２では、制御部がトランジスタのゲート電圧を生成する。しかし、それらは、適切なゲート電圧を生成することが困難である。
１つの側面では、本発明の目的は、ゲート電圧の立ち上がりと立ち下がりを別々に制御することができるゲート駆動回路及び電源回路を提供することである。
ゲート駆動回路は、第１のトランジスタと、前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路と、前記第１の制御回路が出力するゲート電圧のオーバーシュートを抑制し、前記第２の制御回路が出力するゲート電圧のアンダーシュートを抑制しない保護回路とを有し、前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続される。
また、ゲート駆動回路は、第１のトランジスタと、前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路とを有し、前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続され、前記第１のトランジスタのドレイン電圧に同期して、ゲート電圧を生成する。
１つの側面では、ゲート電圧の立ち上がりと立ち下がりを別々に制御することができる。
図１は、第１の実施形態による電源回路の構成例を示す図である。 図２は、トランスの構成例を示す図である。 図３（Ａ）は１次側制御ＩＣの構成例を示す概念図であり、図３（Ｂ）は１次側制御ＩＣの動作を説明するための電圧波形図である。 図４は、ゲート電圧を示す図である。 図５は、波形整形回路の構成例を示す図である。 図６は、２次側制御ＩＣの構成例を示す図である。 図７は、２次側制御ＩＣの動作を説明するための波形図である。 図８は、第２の実施形態による電源回路の構成例を示す図である。 図９は、第１の実施形態による電源回路の機能構成例を示す図である。
（第１の実施形態）
図１は第１の実施形態による電源回路の構成例を示す図であり、図９は第１の実施形態による電源回路の機能構成例を示す図である。本実施形態による電源回路は、フライバック方式の交流（ＡＣ）／直流（ＤＣ）スイッチング電源回路であり、例えば１００Ｖの交流電圧を５Ｖの直流電圧に変換する。交流電源１０１は、図９の交流電源５０１に対応し、家庭用コンセント等の商用電源であり、例えば１００Ｖ又は２４０Ｖの交流電圧を供給する。交流電圧は、例えば５０Ｈｚ又は６０Ｈｚである。抵抗Ｒ４５及びインダクタＬ９の直列接続回路は、交流電源１０１の第１の端子とダイオードＤ３のアノードとの間に接続される。インダクタＬ８は、交流電源１０１の第２の端子とダイオードＤ４のアノードとの間に接続される。抵抗Ｒ４５及びインダクタＬ８，Ｌ９は、図９の交流フィルタ５０２に対応し、ノイズを除去するフィルタ回路及び高調波成分を除去する波形整形回路である。また、抵抗Ｒ４５は、大電流が流れると切断されるヒューズ回路でもある。
ダイオードＤ５は、アノードが基準電位ノードに接続され、カソードがダイオードＤ３のアノードに接続される。基準電位ノードは、例えばグランド電位ノードである。ダイオードＤ３のカソードは、サイリスタＳＣＲのアノードに接続される。ダイオードＤ６は、アノードが基準電位ノードに接続され、カソードがダイオードＤ４のアノードに接続される。ダイオードＤ４のカソードは、サイリスタＳＣＲのアノードに接続される。ダイオードＤ３〜Ｄ６は、全波整流回路であり、交流電圧を全波整流し、その全波整流した電圧をサイリスタＳＣＲのアノードに出力する。ダイオードＤ３〜Ｄ６は、図９の平滑回路５０３に対応する。
抵抗Ｒ４８は、サイリスタＳＣＲのアノードとカソードの間に接続される。サイリスタＳＣＲのゲートは、ノード１２２に接続される。サイリスタＳＣＲは、ノード１２２の電圧に応じて、オン／オフする。電源回路の起動時には、交流電源１０１が交流電圧の供給を開始し、サイリスタＳＣＲがオフ状態である。その場合、サイリスタＳＣＲには電流が流れず、抵抗Ｒ４８に電流が流れ、容量Ｃ１及びＣ７に徐々に電荷が蓄積される。これにより、電源回路の起動時の突入電流を防止することができる。抵抗Ｒ４８及びサイリスタＳＣＲは、図９の突入電流防止回路５０４に対応する。
容量Ｃ１は、サイリスタＳＣＲのカソードと基準電位ノードとの間に接続される。インダクタＬ４は、サイリスタＳＣＲのカソードとノード１２１との間に接続される。容量Ｃ７は、ノード１２１と基準電位ノードとの間に接続される。容量Ｃ１，Ｃ７及びインダクタＬ４は、図９のスイッチングノイズ除去フィルタ５０５に対応し、スイッチングノイズを除去する。
分圧回路１０６は、図９の第１のスイッチ用駆動回路の起動／停止回路５０９に対応し、抵抗Ｒ２、Ｒ６及びＲ７を有する。抵抗Ｒ２は、ノード１２１とノード１２２との間に接続される。抵抗Ｒ６は、ノード１２２とノード１２３との間に接続される。抵抗Ｒ７は、ノード１２３と基準電位ノードとの間に接続される。分圧回路１０６では、ノード１２１の電圧を分圧した電圧が、ノード１２２及び１２３から出力される。
容量Ｃ１及びＣ７に電荷が蓄積されると、ノード１２２の電圧が上昇し、サイリスタＳＣＲがオンする。電源回路の起動後は、サイリスタＳＣＲがオンし、オン抵抗が低いサイリスタＳＣＲに電流が流れる。
トランス１１３は、図９のトランス５０６に対応し、１次巻線Ｌ１と、２次巻線Ｌ２と、２次巻線（補助巻線）Ｌ３と、２次巻線（補助巻線）Ｌ７と、コア１１７とを有する。図２に示すように、トランス１１３では、１次巻線Ｌ１、２次巻線Ｌ２、２次巻線Ｌ３及び２次巻線Ｌ７は、コア１１７に巻かれる。１次巻線Ｌ１、２次巻線Ｌ２、２次巻線Ｌ３及び２次巻線Ｌ７に示される黒点は、巻線の巻き始めを表す印である。１次巻線Ｌ１の巻き始めは下側であり、２次巻線Ｌ２、Ｌ３及びＬ７の巻き始めは上側である。例えば、１次巻線Ｌ１の巻数は１００回であり、２次巻線Ｌ２の巻数は１０回であり、２次巻線Ｌ３及びＬ７の巻数は７回である。
１次巻線Ｌ１は、ノード１２１とトランジスタ１１１のドレインとの間に接続される。トランジスタ１１１は、図９の第１のスイッチ５１４に対応し、例えば窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。ＨＥＭＴは、高耐圧及び高速スイッチングの利点がある。ダイオードＤ５１は、アノードがトランジスタ１１１のソースに接続され、カソードがトランジスタ１１１のドレインに接続される。抵抗Ｒ１は、図９の第１のスイッチ用電流検出回路５１５に対応し、トランジスタ１１１のソースと基準電位ノードとの間に接続される。２次巻線Ｌ３は、ダイオードＤ１のアノードと基準電位ノードとの間に接続される。ダイオードＤ１のカソードは、ノード１２２に接続される。ダイオードＤ１は、２次巻線Ｌ３に直列に接続される。容量Ｃ２は、ノード１２２と基準電位ノードとの間に接続される。ノード１２２は、１次側制御ＩＣ（集積回路）１０２ａの電源端子ＶＣＣに接続される。
２次巻線Ｌ７は、ダイオードＤ１３のアノードと基準電位ノードとの間に接続される。容量Ｃ３は、ダイオードＤ１３のカソードと基準電位ノードとの間に接続される。抵抗Ｒ５は、ダイオードＤ１３のカソードとフォトトランジスタ１１６のコレクタとの間に接続される。
次に、フライバック方式のトランス１１３の動作を説明する。１次側制御ＩＣ１０２ａは、図９の第１のスイッチ用駆動回路５１２に対応し、駆動回路であり、波形整形及び保護回路１０４を介して、トランジスタ１１１のゲートに対して、交流電源１０１の周波数（５０Ｈｚ又は６０Ｈｚ）よりも高い周波数のパルスを出力する。すると、トランジスタ１１１は、オン状態とオフ状態を交互に繰り返す。トランジスタ１１１がオンすると、１次巻線Ｌ１に電流が流れ、磁束が発生し、コア１１７が磁化され、コア１１７にエネルギーが蓄積される。トランジスタ１１１がオフすると、コア１１７に蓄積されたエネルギーが開放され、２次巻線Ｌ２、Ｌ３及びＬ７は電力を出力する。
２次巻線Ｌ２は、出力端子１１４とダイオードＤ１２のカソードとの間に接続される。ダイオードＤ１２のアノードは、基準電位ノードに接続される。ダイオードＤ１２は、図９の第２のスイッチ用第２の保護回路５２２に対応する。出力端子１１４は、図９の出力端子５２４に対応する。容量Ｃ８は、出力端子１１４と基準電位ノードとの間に接続される。２次巻線Ｌ２にはパルス電圧が発生し、容量Ｃ８は、そのパルス電圧を平滑化し、出力端子１１４には、直流電圧が印加される。同様に、２次巻線Ｌ３にはパルス電圧が発生し、容量Ｃ２は、そのパルス電圧を平滑化し、ノード１２２には直流電圧が印加される。同様に、２次巻線Ｌ７にはパルス電圧が発生し、容量Ｃ３は、そのパルス電圧を平滑化し、フォトトランジスタ１１６のコレクタには直流電圧が印加される。
例えば、交流電源１０１の交流電圧が１００Ｖの場合、ノード１２１は約１４１Ｖになり、２次巻線Ｌ２には３０〜４０Ｖのパルス電圧が発生し、２次巻線Ｌ３及びＬ７には８〜１１Ｖのパルス電圧が発生する。出力端子１１４の目標電圧は、５Ｖの直流電圧である。
ダイオードＤ１２の電圧降下による損失を低減するため、トランジスタ１１２を設ける。トランジスタ１１２は、例えば窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ）であり、ドレインがダイオードＤ１２のカソードに接続され、ソースがダイオードＤ１２のアノードに接続される。すなわち、トランジスタ１１２は、ダイオードＤ１２に並列に接続される。トランジスタ１１２は、図９の第２のスイッチ５２１に対応する。
まず、２次側制御ＩＣ１０３ａのための回路について説明する。ツェナーダイオードＤ７ａのアノードは、トランジスタ１１２のドレインに接続される。抵抗Ｒ１２ａは、ツェナーダイオードＤ７ａのカソードと２次側制御ＩＣ１０３ａの電源端子ＶＤＤとの間に接続される。容量Ｃ９ａは、２次側制御ＩＣ１０３ａの電源端子ＶＤＤと基準電位ノードとの間に接続される。２次側制御ＩＣ１０３ａのグランド端子ＧＮＤは、基準電位ノードに接続される。これにより、２次側制御ＩＣ１０３ａの電源端子ＶＤＤには、電源電圧が印加される。ツェナーダイオードＤ７ａ、抵抗Ｒ１２ａ及び容量Ｃ９ａは、図９の第２のスイッチ駆動回路用電源回路５１８に対応する。
抵抗Ｒ１１ａは、図９のトランス電圧検出回路５１７に対応し、トランジスタ１１２のドレインと２次側制御ＩＣ１０３ａの検出端子ＶＤＳとの間に接続される。２次側制御ＩＣ１０３ａは、図９の第２のスイッチ用駆動回路５１９に対応し、検出端子ＶＤＳに流れる電流に対応する電圧が閾値より高くなると、出力端子ＧＡＴＥからハイレベルを出力し、検出端子ＶＤＳに流れる電流に対応する電圧が閾値より低くなると、出力端子ＧＡＴＥからローレベルを出力する。具体的には、２次側制御ＩＣ１０３ａは、トランジスタ１１２のドレイン電圧が閾値より高くなると、出力端子ＧＡＴＥからハイレベルを出力し、トランジスタ１１２のドレイン電流が０になると、出力端子ＧＡＴＥからローレベルを出力する。２次側制御ＩＣ１０３ａの出力端子ＧＡＴＥは、波形整形回路１０５ａ、ダイオードＤ９及び保護回路１１９を介して、トランジスタ１１２のゲートにパルス電圧を出力する。波形整形回路１０５ａ、ダイオードＤ９及び保護回路１１９は、図９の第２のスイッチ用第１の保護回路５２０に対応する。
波形整形回路１０５ａは、２次側制御ＩＣ１０３ａの出力端子ＧＡＴＥとダイオードＤ９のアノードとの間に接続される。ダイオードＤ９のカソードは、トランジスタ１１２のゲートに接続される。保護回路１１９は、ダイオードＤ９のカソードに接続される。保護回路１１９は、ダイオードＤ２６，Ｄ２７及び容量Ｃ２６を有する。ダイオードＤ２６は、アノードがトランジスタ１１２のゲートに接続され、カソードがダイオードＤ２７のアノードに接続される。容量Ｃ２６は、ダイオードＤ２７のカソードと基準電位ノードとの間に接続される。
波形整形回路１０５ａは、図５に示すように、ダイオードＤ３１ａ、抵抗Ｒ３１ａ，Ｒ３２ａ、及び容量Ｃ３１ａ，Ｃ３２ａを有する。ダイオードＤ３１ａのアノードは、２次側制御ＩＣ１０３ａの出力端子ＧＡＴＥに接続される。抵抗Ｒ３１ａは、ダイオードＤ３１ａのカソードとダイオードＤ９のアノードとの間に接続される。容量Ｃ３１ａは、２次側制御ＩＣ１０３ａの出力端子ＧＡＴＥとダイオードＤ９のアノードとの間に接続される。容量Ｃ３２ａは、ダイオードＤ９のアノードと基準電位ノードとの間に接続される。抵抗Ｒ３２ａは、容量Ｃ３２ａに並列に接続される。
ダイオードＤ９は、２次側制御ＩＣ１０３ａの出力端子ＧＡＴＥからトランジスタ１１２のゲートに向けて電流が流れる。すなわち、ダイオードＤ９は、トランジスタ１１２のゲート電圧の立ち上がり時に電流が流れ、トランジスタ１１２のゲート電圧の立ち下がり時に電流が流れない。その結果、２次側制御ＩＣ１０３ａは、トランジスタ１１２のゲート電圧をローレベルからハイレベルに遷移させる機能を有する。波形整形回路１０５ａは、トランジスタ１１２を高速にオンさせるために、２次側制御ＩＣ１０３ａが出力するゲート電圧の立ち上がりエッジを急峻に整形する。すなわち、波形整形回路１０５ａは、図４に示すように、トランジスタ１１２のゲート電圧の立ち上がりエッジ４０１を急峻に整形する。保護回路１１９は、トランジスタ１１２を保護するため、図４に示すように、２次側制御ＩＣ１０３ａが出力するゲート電圧のオーバーシュート４０３を抑制する。
次に、２次側制御ＩＣ１０３ｂのための回路について説明する。ツェナーダイオードＤ７ｂのアノードは、トランジスタ１１２のドレインに接続される。抵抗Ｒ１２ｂは、ツェナーダイオードＤ７ｂのカソードと２次側制御ＩＣ１０３ｂの電源端子ＶＤＤとの間に接続される。容量Ｃ９ｂは、２次側制御ＩＣ１０３ｂの電源端子ＶＤＤと基準電位ノードとの間に接続される。２次側制御ＩＣ１０３ｂのグランド端子ＧＮＤは、基準電位ノードに接続される。これにより、２次側制御ＩＣ１０３ｂの電源端子ＶＤＤには、電源電圧が印加される。ツェナーダイオードＤ７ｂ、抵抗Ｒ１２ｂ及び容量Ｃ９ｂは、図９の第２のスイッチ駆動回路用電源回路５１８に対応する。
抵抗Ｒ１１ｂは、図９のトランス電圧検出回路５１７に対応し、トランジスタ１１２のドレインと２次側制御ＩＣ１０３ｂの検出端子ＶＤＳとの間に接続される。２次側制御ＩＣ１０３ｂは、図９の第２のスイッチ用駆動回路５１９に対応し、検出端子ＶＤＳに流れる電流に対応する電圧が閾値より高くなると、出力端子ＧＡＴＥからハイレベルを出力し、検出端子ＶＤＳに流れる電流に対応する電圧が閾値より低くなると、出力端子ＧＡＴＥからローレベルを出力する。具体的には、２次側制御ＩＣ１０３ａは、トランジスタ１１２のドレイン電圧が閾値より高くなると、出力端子ＧＡＴＥからハイレベルを出力し、トランジスタ１１２のドレイン電流が０になると、出力端子ＧＡＴＥからローレベルを出力する。２次側制御ＩＣ１０３ｂの出力端子ＧＡＴＥは、波形整形回路１０５ｂ及びダイオードＤ１１を介して、トランジスタ１１２のゲートにパルス電圧を出力する。波形整形回路１０５ｂ及びダイオードＤ１１は、図９の第２のスイッチ用第１の保護回路５２０に対応する。
波形整形回路１０５ｂは、２次側制御ＩＣ１０３ｂの出力端子ＧＡＴＥとダイオードＤ１１のカソードとの間に接続される。ダイオードＤ１１のアノードは、トランジスタ１１２のゲートに接続される。
波形整形回路１０５ｂは、図５に示すように、ダイオードＤ３１ｂ、抵抗Ｒ３１ｂ，Ｒ３２ｂ、及び容量Ｃ３１ｂ，Ｃ３２ｂを有する。ダイオードＤ３１ｂのカソードは、２次側制御ＩＣ１０３ｂの出力端子ＧＡＴＥに接続される。抵抗Ｒ３１ｂは、ダイオードＤ３１ｂのアノードとダイオードＤ１１のカソードとの間に接続される。容量Ｃ３１ｂは、２次側制御ＩＣ１０３ｂの出力端子ＧＡＴＥとダイオードＤ１１のカソードとの間に接続される。容量Ｃ３２ｂは、ダイオードＤ１１のカソードと基準電位ノードとの間に接続される。抵抗Ｒ３２ｂは、容量Ｃ３２ｂに並列に接続される。
ダイオードＤ１１は、トランジスタ１１２のゲートから２次側制御ＩＣ１０３ｂの出力端子ＧＡＴＥに向けて電流が流れる。すなわち、ダイオードＤ１１は、トランジスタ１１２のゲート電圧の立ち上がり時に電流が流れず、トランジスタ１１２のゲート電圧の立ち下がり時に電流が流れる。その結果、２次側制御ＩＣ１０３ｂは、トランジスタ１１２のゲート電圧をハイレベルからローレベルに遷移させる機能を有する。波形整形回路１０５ｂは、トランジスタ１１２を高速にオフさせるために、２次側制御ＩＣ１０３ｂが出力するゲート電圧の立ち下がりエッジを急峻に整形する。すなわち、波形整形回路１０５ｂは、図４に示すように、トランジスタ１１２のゲート電圧の立ち下がりエッジ４０２を急峻に整形する。
２次側制御ＩＣ１０３ａには、トランジスタ１１２のゲート電圧の立ち上がり時のオーバーシュート４０３（図４）を抑制するための保護回路１１９が設けられる。これに対し、２次側制御ＩＣ１０３ｂには、トランジスタ１１２のゲート電圧の立ち下がり時のアンダーシュート４０４（図４）を抑制するための保護回路が設けられない。その結果、トランジスタ１１２のゲート電圧は、オーバーシュート４０３が抑制され、アンダーシュート４０４が抑制されない。保護回路１１９は、トランジスタ１１２を保護するため、オーバーシュート４０３を抑制することが好ましい。これに対し、トランジスタ１１２がＨＥＭＴである場合、トランジスタ１１２の閾値電圧は低いため、トランジスタ１１２を確実にオフさせるためには、アンダーシュート４０４を抑制しないことが好ましい。
また、２次側制御ＩＣ１０３ａには、トランジスタ１１２のゲート電圧の立ち上がりエッジ４０１（図４）を整形するための波形整形回路１０５ａが設けられる。これに対し、２次側制御ＩＣ１０３ｂには、トランジスタ１１２のゲート電圧の立ち下がりエッジ４０２（図４）を整形するための波形整形回路１０５ｂが設けられる。立ち上がりエッジ４０１と立ち下がりエッジ４０２は、形状が異なるため、波形整形回路１０５ａ及び１０５ｂの回路定数が異なる。以下、その理由を説明する。
トランジスタ１１２は、オン状態では、ドレインとソースの間の電圧が低くなり、ゲート容量が小さくなる。これに対し、トランジスタ１１２は、オフ状態では、ドレインとソースの間の電圧が高くなり、ゲート容量が大きくなる。このように、トランジスタ１１２のオン状態とオフ状態では、ゲート容量が異なるため、寄生インダクタにより、トランジスタ１１２のゲート電圧の立ち上がりエッジ４０１と立ち下がりエッジ４０２の形状が相互に異なる。また、トランジスタ１１２のオン状態とオフ状態では、ゲート容量が異なるため、立ち上がりエッジ４０１時の共振によるリンギングと、立ち下がりエッジ４０２時の共振によるリンギングが異なる。その結果、立ち上がりエッジ４０１と立ち下がりエッジ４０２の形状は、相互に異なる。そのため、立ち上がりエッジ４０１を整形する波形整形回路１０５ａと、立ち下がりエッジ４０２を整形する波形整形回路１０５ｂは、回路定数が異なる。波形整形回路１０５ａは、立ち上がりエッジ４０１に適した波形整形を行う。波形整形回路１０５ｂは、立ち下がりエッジ４０２に適した波形整形を行う。
２次側制御ＩＣ１０３ａ及び１０３ｂは、トランジスタ１１２のゲートに対して並列に接続される。また、２次側制御ＩＣ１０３ａ及び１０３ｂは、共に、検出端子ＶＤＳを基に、トランジスタ１１２のドレイン電圧に同期して、ゲート電圧を生成する。これにより、２次側制御ＩＣ１０３ａ及び１０３ｂが生成するゲート電圧は、相互に同期していることになる。
上記では、２個の２次側制御ＩＣ１０３ａ及び１０３ｂを用いてゲート電圧を生成する例を説明した。ここで、１個の２次側制御ＩＣを用いてゲート電圧を生成する場合を説明する。その場合、１個の２次側制御ＩＣとトランジスタ１１２のゲートの間には、ダイオードＤ９，Ｄ１１と、波形整形回路１０５ａと、保護回路１１９が設けられる。２次側制御ＩＣは、ゲート電圧の立ち上がりエッジ４０１と立ち下がりエッジ４０２の両方を生成する。保護回路１１９は、ゲート電圧のオーバーシュート４０３のみならず、アンダーシュート４０４も抑制してしまう課題がある。波形整形回路１０５ａは、ゲート電圧の立ち上がりエッジ４０１と立ち下がりエッジ４０２の両方を同じ回路定数で整形するので、立ち上がりエッジ４０１の傾きと立ち下がりエッジ４０２の傾きが異なってしまう課題がある。
本実施形態によれば、２個の２次側制御ＩＣ１０３ａ及び１０３ｂを設けることにより、オーバーシュート４０３を抑制し、アンダーシュート４０４を残すことができる。また、波形整形回路１０５ａは、立ち上がりエッジ４０１に適した波形整形を行い、波形整形回路１０５ｂは、立ち下がりエッジ４０２に適した波形整形を行うことができる。
図６は２次側制御ＩＣ１０３ａの構成例を示す図であり、図７は２次側制御ＩＣ１０３ａの動作を説明するための波形図である。２次側制御ＩＣ１０３ｂも２次側制御ＩＣ１０３ａと同様の構成を有する。以下、２次側制御ＩＣ１０３ａの構成を例に説明する。２次側制御ＩＣ１０３ａは、電流検出器６０１と、比較器６０２と、内部電源生成部６０３と、増幅器６０４とを有する。
電圧Ｖ２Ｃは、トランジスタ１１２のドレイン電圧を示す。図１のツェナーダイオードＤ７ａ、抵抗Ｒ１２ａ及び容量Ｃ９ａは、電圧Ｖ２Ｃを平滑化し、リップル電圧を含む直流電圧を２次側制御ＩＣ１０３ａの電源端子ＶＤＤに出力する。内部電源生成部６０３は、差動増幅器６１９と、直流電源６２０と、トランジスタ６２１と、抵抗６２２，６２３とを有し、電源端子ＶＤＤの直流電圧を基に内部電源電圧を生成する。
電流検出器６０１は、可変抵抗６１１，６１２と、差動増幅器６１５と、電流源６１３，６１４とを有する。差動増幅器６１５は、検出端子ＶＤＳに流れる電流に対応する電圧を増幅する。
比較器６０２は、比較器６１６と、直流電源６１７と、抵抗６１８とを有する。比較器６１６は、差動増幅器６１５の出力電圧が直流電源６１７のリファレンス電圧より高い場合にはハイレベルを出力し、差動増幅器６１５の出力電圧が直流電源６１７のリファレンス電圧より低い場合にはローレベルを出力する。増幅器６０４は、比較器６０２の出力電圧を増幅して出力端子ＧＡＴＥに出力する。
図７の電流ＩＤＳは、トランジスタ１１２のドレインからソースに流れる電流である。出力端子ＧＡＴＥがローレベルからハイレベルになると、トランジスタ１１２がオンし、電流ＩＤＳが流れ、電流ＩＤＳは時間と共に減衰する。電流ＩＤＳが０になると、差動増幅器６１５の非反転入力端子の電圧が０になり、出力端子ＧＡＴＥがローレベルになる。
以上のように、２次側制御ＩＣ１０３ａは、トランジスタ１１２のドレイン電圧Ｖ２Ｃが閾値より高くなると、出力端子ＧＡＴＥからハイレベルを出力し、トランジスタ１１２のドレイン電流ＩＤＳが０になると、出力端子ＧＡＴＥからローレベルを出力する。
図１において、トランジスタ１１２は、ゲートがハイレベルになるとオンし、ゲートがローレベルになるとオフする。トランジスタ１１２がオンすることにより、ダイオードＤ１２による損失を低減することができる。
トランジスタ１１２がＨＥＭＴである場合、トランジスタ１１２はスイッチング速度が速いため、ｄＶ／ｄｔが大きくなり、基板配線及びトランス１１３の漏れ磁束に伴う漏れインダクタンスによって生じる寄生インダクタンスによるスパイク電圧が大きくなる。スナバ回路１０８は、出力端子１１４とトランジスタ１１２のドレインとの間に接続され、トランジスタ１１２のスイッチング時のスパイク電圧（４００Ｖ〜１ｋＶ）を抑制する保護回路である。スナバ回路１０８は、図９の第２のサージ電圧防止回路５１６に対応し、容量Ｃ６と、抵抗Ｒ１７と、ダイオードＤ１０を有する。容量Ｃ６は、出力端子１１４とダイオードＤ１０のカソードとの間に接続される。抵抗Ｒ１７は、容量Ｃ６に並列に接続される。ダイオードＤ１０のアノードは、トランジスタ１１２のドレインに接続される。容量Ｃ６は、トランジスタ１１２のスイッチング時のスパイク電圧（高電圧）を吸収するように充電する。トランジスタ１１２のオフ期間では、容量Ｃ６は、抵抗Ｒ１７に対して放電する。
バイアス回路１１８は、出力端子１１４とフォトカプラ１０９との間に接続される。フォトカプラ１０９は、発光ダイオード１１５とフォトトランジスタ１１６とを有する。フォトトランジスタ１１６のエミッタは、基準電位ノードに接続される。抵抗Ｒ５は、ダイオードＤ１３のカソードとフォトトランジスタ１１６のコレクタとの間に接続される。バイアス回路１１８及びフォトカプラ１０９は、図９の帰還回路５２３に対応する。
次に、バイアス回路１１８の構成を説明する。ツェナーダイオード１１０は、電圧リファレンス回路であり、アノードが基準電位ノードに接続される。抵抗Ｒ３は、出力端子１１４とノード１３１との間に接続される。抵抗Ｒ１０は、ノード１３１とツェナーダイオード１１０のリファレンス端子との間に接続される。抵抗Ｒ４は、ツェナーダイオード１１０のリファレンス端子と基準電位ノードとの間に接続される。抵抗Ｒ２０は、出力端子１１４と発光ダイオード１１５のアノードとの間に接続される。抵抗Ｒ１８は、発光ダイオード１１５のアノードとカソードとの間に接続される。抵抗Ｒ１９は、発光ダイオード１１５のカソードとツェナーダイオード１１０のカソードとの間に接続される。容量Ｃ１２と抵抗Ｒ２１の直列接続回路は、ツェナーダイオード１１０のカソードとノード１３１との間に接続される。
出力端子１１４の電圧が上昇すると、発光ダイオード１１５が発する光が強くなり、フォトトランジスタ１１６に流れる電流が大きくなる。その場合、１次側制御ＩＣ１０２ａは、トランジスタ１１１のゲートパルスのデューティ比を小さくする。ゲートパルスのデューティ比は、ゲートパルスの周期に対するゲートパルスのハイレベル期間の比である。具体的には、出力端子１１４の電圧が目標電圧５Ｖより高い場合、１次側制御ＩＣ１０２ａは、トランジスタ１１１のゲートパルスのデューティ比を小さくする。これにより、出力端子１１４の電圧が降下する。
逆に、出力端子１１４の電圧が下降すると、発光ダイオード１１５が発する光が弱くなり、フォトトランジスタ１１６に流れる電流が小さくなる。その場合、１次側制御ＩＣ１０２ａは、トランジスタ１１１のゲートパルスのデューティ比を大きくする。具体的には、出力端子１１４の電圧が目標電圧５Ｖより低い場合、１次側制御ＩＣ１０２ａは、トランジスタ１１１のゲートパルスのデューティ比を大きくする。これにより、出力端子１１４の電圧が上昇する。出力端子１１４の電圧は、目標電圧５Ｖの一定値を維持する。
１次側制御ＩＣ１０２ａの電源端子ＶＣＣは、ノード１２２に接続される。電源回路の起動時には、２次巻線Ｌ３は電力を出力せず、ノード１２１から抵抗Ｒ２を介して容量Ｃ２に電流が流れ、容量Ｃ２が充電される。容量Ｃ２は、１次側制御ＩＣ１０２ａの電源端子ＶＣＣに電源電圧を供給し、１次側制御ＩＣ１０２ａは動作可能になる。
電源回路の起動後、２次巻線Ｌ３は電力を出力し、２次巻線Ｌ３からダイオードＤ１を介して容量Ｃ２に電流が流れ、容量Ｃ２が充電される。容量Ｃ２は、１次側制御ＩＣ１０２ａの電源端子ＶＣＣに電源電圧を供給し、１次側制御ＩＣ１０２ａは動作可能になる。抵抗Ｒ２、２次巻線Ｌ３、ダイオードＤ１及び容量Ｃ２は、図９の第１のスイッチ用バイアス供給回路５０８に対応する。
１次側制御ＩＣ１０２ａのイネーブル端子ＥＮは、ノード１２３に接続される。抵抗Ｒ８は、図９の第１のスイッチ用クロック周波数決定用回路５１１に対応し、１次側制御ＩＣ１０２ａの周波数制御端子ＦＲと基準電位ノードとの間に接続される。ツェナーダイオードＤ８は、アノードが１次側制御ＩＣ１０２ａの電流帰還端子ＩＦＢに接続され、カソードがフォトトランジスタ１１６のコレクタに接続される。波形整形及び保護回路１０４は、図９の第１のスイッチ用保護回路５１３に対応し、ダイオードＤ９，Ｄ１１、波形整形１０５ａ及び保護回路１１９と同様の構成を有する。その場合、ダイオードＤ１１は、ダイオードＤ９に並列に接続される。波形整形及び保護回路１０４は、１次側制御ＩＣ１０２ａの出力端子ＧＡＴＥとトランジスタ１１１のゲートとの間に接続される。１次側制御ＩＣ１０２ａの電流検出端子ＩＳは、トランジスタ１１１のソースに接続される。１次側制御ＩＣ１０２ａのグランド端子ＧＮＤは、基準電位ノードに接続される。図９において、第１のスイッチ駆動回路用外部クロック供給回路５１０は、第１のスイッチ用駆動回路５１２にクロック信号を供給する。
図３（Ａ）は１次側制御ＩＣ１０２ａの構成例を示す概念図であり、図３（Ｂ）は１次側制御ＩＣ１０２ａの動作を説明するための電圧波形図である。１次側制御ＩＣ１０２ａは、発振回路３０１と、電流電圧変換回路３０２と、比較器３０３と、パルス幅変調（ＰＷＭ）回路３０４とを有する。発振回路３０１は、周波数制御端子ＦＲを介して抵抗Ｒ８に接続され、抵抗Ｒ８の値に応じた周波数のランプ波電圧（のこぎり波電圧）３１１を生成する。抵抗Ｒ８は、１次側制御ＩＣ１０２ａの外部に設けられる抵抗である。抵抗Ｒ８を変えることにより、発振回路３０１が生成するランプ波電圧３１１の周波数を変えることができる。
例えば、トランジスタ１１１がＨＥＭＴである場合には、トランジスタ１１１が高速動作するので、抵抗Ｒ８により、ランプ波電圧３１１の周波数を高くすることができる。また、トランジスタ１１１がＭＯＳ電界効果トランジスタである場合には、トランジスタ１１１が低速動作するので、抵抗Ｒ８により、ランプ波電圧３１１の周波数を低くすることができる。
電流電圧変換回路３０２は、ツェナーダイオードＤ８を介してフォトトランジスタ１１６に流れる電流を電圧３１２に変換する。比較器３０３は、ランプ波電圧３１１が電圧３１２より高い場合にはハイレベルを出力し、ランプ波電圧３１１が電圧３１２より低い場合にはローレベルを出力する。ＰＷＭ回路３０４は、イネーブル端子ＥＮの電圧が閾値より高い場合にイネーブル状態になり、比較器３０３の出力パルスに応じたデューティ比のゲートパルスを出力端子ＧＡＴＥから出力する。また、ＰＷＭ回路３０４は、電流検出端子ＩＳを基にトランジスタ１１１の過電流を検出すると、動作を停止する。出力端子ＧＡＴＥは、そのゲートパルスを、波形整形及び保護回路１０４を介してトランジスタ１１１のゲートに出力する。トランジスタ１１１は、ゲートパルスがハイレベルの場合にオンし、ゲートパルスがローレベルの場合にオフする。
比較器３０３の出力パルスのローレベル期間は、トランジスタ１１１のオン期間に対応する。比較器３０３の出力パルスのハイレベル期間は、トランジスタ１１１のオフ期間に対応する。ＰＷＭ回路３０４は、ゲートパルスの周波数を一定にし、ゲートパルスのデューティ比を制御する。具体的には、ＰＷＭ回路３０４は、比較器３０３の出力パルスのローレベル期間が長いほど、ゲートパルスのデューティ比を大きくし、比較器３０３の出力パルスのローレベル期間が短いほど、ゲートパルスのデューティ比を小さくする。
以上のように、１次側制御ＩＣ１０２ａは、出力端子１１４の電圧が目標電圧５Ｖより高い場合には、トランジスタ１１１のゲートパルスのデューティ比を小さくする。これにより、出力端子１１４の電圧は降下する。また、１次側制御ＩＣ１０２ａは、出力端子１１４の電圧が目標電圧５Ｖより低い場合には、トランジスタ１１１のゲートパルスのデューティ比を大きくする。これにより、出力端子１１４の電圧は、上昇する。出力端子１１４の電圧は、目標電圧５Ｖの一定値になる。出力端子１１４には、負荷が接続される。電源回路は、その負荷に対して、５Ｖの直流電源電圧を供給することができる。
ここで、１次側制御ＩＣ１０２ａとして、周波数制御端子ＦＲを有さない１次側制御ＩＣについて説明する。そのような１次側制御ＩＣは、発振回路の発振周波数が固定（例えば５０ｋＨｚの低周波数）であり、ＭＯＳ電界効果トランジスタを駆動することができても、ＨＥＭＴを高速駆動することができない。トランジスタ１１１としてＨＥＭＴのような高速トランジスタを用いる場合には、本実施形態のように、周波数制御端子ＦＲを有する１次側制御ＩＣ１０２ａを設ける必要がある。１次側制御ＩＣ１０２ａは、抵抗Ｒ８により、高周波数のゲートパルスを生成することができるので、トランジスタ１１１を高速スイッチングさせることができる。
トランジスタ１１１及び１１２は、ＨＥＭＴのような高速トランジスタが好ましく、電力増幅率が１になる最大発振周波数ｆｍａｘ及び電流増幅率が１になる遮断周波数ｆｔが高ければ高いほど好ましい。具体的にはスイッチングさせたい周波数の７倍波（矩形波がほぼ再現できる周波数成分）以上とすることが好ましい。また、トランジスタ１１１及び１１２は、電力増幅率が１になる最大発振周波数ｆｍａｘ及び電流増幅率が１になる遮断周波数ｆｔが１０ＭＨｚ以上であることが好ましい。
１次側制御ＩＣ１０２ａの電源端子ＶＣＣには、抵抗Ｒ２、容量Ｃ２、ダイオードＤ１及び２次巻線Ｌ３を接続することにより、起動時及び起動後に電源電圧を１次側制御ＩＣ１０２ａの電源端子ＶＣＣに供給することができる。また、１次側制御ＩＣ１０２ａのイネーブル端子ＥＮに分圧抵抗１０６を接続することにより、１次側制御ＩＣ１０２ａをイネーブル状態にすることができる。
トランジスタ１１１がＨＥＭＴである場合、トランジスタ１１１はスイッチング速度が速いため、ｄＶ／ｄｔが大きくなり、基板配線及びトランス１１３の漏れ磁束に伴う漏れインダクタンスによって生じる寄生インダクタンスによるスパイク電圧が大きくなる。スナバ回路１０７は、ノード１２１とトランジスタ１１１のドレインとの間に接続され、トランジスタ１１１のスイッチング時のスパイク電圧（４００Ｖ〜１ｋＶ）を抑制する保護回路である。スナバ回路１０７は、図９の第１のサージ電圧防止回路５０７に対応し、容量Ｃ５と、抵抗Ｒ９と、ツェナーダイオードＤ２を有する。容量Ｃ５は、ノード１２１とツェナーダイオードＤ２のカソードとの間に接続される。抵抗Ｒ９は、容量Ｃ５に並列に接続される。ツェナーダイオードＤ２のアノードは、トランジスタ１１１のドレインに接続される。容量Ｃ５は、トランジスタ１１１のスイッチング時のスパイク電圧（高電圧）を吸収するように充電する。トランジスタ１１１のオフ期間では、容量Ｃ５は、抵抗Ｒ９に対して放電する。
本実施形態によれば、２個の２次側制御ＩＣ１０３ａ及び１０３ｂを設けることにより、トランジスタ１１２のゲート電圧の立ち上がりと立ち下がりを別々に制御することができる。具体的には、２個の２次側制御ＩＣ１０３ａ及び１０３ｂを設けることにより、オーバーシュート４０３を抑制し、アンダーシュート４０４を残すことができる。また、波形整形回路１０５ａは、立ち上がりエッジ４０１に適した波形整形を行い、波形整形回路１０５ｂは、立ち下がりエッジ４０２に適した波形整形を行うことができる。
（第２の実施形態）
図８は、第２の実施形態による電源回路の構成例を示す図である。図８の電源回路は、図１の電源回路に対して、１次側制御ＩＣ１０２ｂ、波形整形回路８０１ａ，８０１ｂ、保護回路８０２、外部クロック生成回路８０３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。外部クロック生成回路８０３は、クロック信号を生成し、１次側制御ＩＣ１０２ａ及び１０２ｂのクロック端子ＣＬＫにクロック信号を供給する。
１次側制御ＩＣ１０２ａの出力端子ＧＡＴＥは、波形整形回路８０１ａ、ダイオードＤ４１及び保護回路８０２を介して、トランジスタ１１１のゲートにパルス電圧を出力する。波形整形回路８０１ａは、波形整形回路１０５ａと同様の構成を有し、１次側制御ＩＣ１０２ａの出力端子ＧＡＴＥとダイオードＤ４１のアノードとの間に接続される。ダイオードＤ４１のカソードは、トランジスタ１１１のゲートに接続される。保護回路８０２は、保護回路１１９と同様の構成を有し、ダイオードＤ４１のカソードに接続される。
ダイオードＤ４１は、１次側制御ＩＣ１０２ａの出力端子ＧＡＴＥからトランジスタ１１１のゲートに向けて電流が流れる。すなわち、ダイオードＤ４１は、トランジスタ１１１のゲート電圧の立ち上がり時に電流が流れ、トランジスタ１１１のゲート電圧の立ち下がり時に電流が流れない。その結果、１次側制御ＩＣ１０２ａは、トランジスタ１１１のゲート電圧をローレベルからハイレベルに遷移させる機能を有する。波形整形回路８０１ａは、トランジスタ１１１を高速にオンさせるために、１次側制御ＩＣ１０２ａが出力するゲート電圧の立ち上がりエッジを急峻に整形する。すなわち、波形整形回路８０１ａは、図４に示すように、トランジスタ１１１のゲート電圧の立ち上がりエッジ４０１を急峻に整形する。保護回路８０２は、トランジスタ１１１を保護するため、図４に示すように、１次側制御ＩＣ１０２ａが出力するゲート電圧のオーバーシュート４０３を抑制する。
次に、１次側制御ＩＣ１０２ｂのための回路について説明する。１次側制御ＩＣ１０２ｂは、１次側制御ＩＣ１０２ａに対し、同様の構成を有し、同様の動作を行う。ダイオードＤ１７は、アノードがダイオードＤ１のアノードに接続され、カソードがノード１２２に接続される。容量Ｃ１５は、ダイオードＤ１７のカソードと基準電位ノードとの間に接続される。１次側制御ＩＣ１０２ｂの電源端子ＶＣＣは、ノード１２２に接続され、１次側制御ＩＣ１０２ａの電源端子ＶＣＣと同様に、電源電圧の供給を受ける。
抵抗Ｒ１３は、ノード１２２と１次側制御ＩＣ１０２ｂのイネーブル端子ＥＮとの間に接続される。抵抗Ｒ２２は、１次側制御ＩＣ１０２ｂのイネーブル端子ＥＮと基準電位ノードとの間に接続される。
抵抗Ｒ２３は、１次側制御ＩＣ１０２ｂの周波数制御端子ＦＲと基準電位ノードとの間に接続される。抵抗Ｒ２３により、１次側制御ＩＣ１０２ｂ内の発振回路３０１（図３（Ａ））の発振周波数が決まる。
ツェナーダイオードＤ１８は、アノードが１次側制御ＩＣ１０２ｂの電流帰還端子ＩＦＢに接続され、カソードがフォトトランジスタ１１６のコレクタに接続される。抵抗Ｒ２４は、ダイオードＤ１３のカソードとツェナーダイオードＤ１８のカソードとの間に接続される。１次側制御ＩＣ１０２ｂのグランド端子は、基準電位ノードに接続される。１次側制御ＩＣ１０２ｂの電流検出端子ＩＳは、トランジスタ１１１のソースに接続される。
１次側制御ＩＣ１０２ｂの出力端子ＧＡＴＥは、波形整形回路８０１ｂ及びダイオードＤ４２を介して、トランジスタ１１１のゲートにパルス電圧を出力する。波形整形回路８０１ｂは、波形整形回路１０５ｂと同様の構成を有し、１次側制御ＩＣ１０２ｂの出力端子ＧＡＴＥとダイオードＤ４２のカソードとの間に接続される。ダイオードＤ４２のアノードは、トランジスタ１１１のゲートに接続される。
ダイオードＤ４２は、トランジスタ１１１のゲートから１次側制御ＩＣ１０２ｂの出力端子ＧＡＴＥに向けて電流が流れる。すなわち、ダイオードＤ４２は、トランジスタ１１１のゲート電圧の立ち上がり時に電流が流れず、トランジスタ１１１のゲート電圧の立ち下がり時に電流が流れる。その結果、１次側制御ＩＣ１０２ｂは、トランジスタ１１１のゲート電圧をハイレベルからローレベルに遷移させる機能を有する。波形整形回路８０１ｂは、トランジスタ１１１を高速にオフさせるために、１次側制御ＩＣ１０２ｂが出力するゲート電圧の立ち下がりエッジを急峻に整形する。すなわち、波形整形回路８０１ｂは、図４に示すように、トランジスタ１１１のゲート電圧の立ち下がりエッジ４０２を急峻に整形する。
１次側制御ＩＣ１０２ａには、トランジスタ１１１のゲート電圧の立ち上がり時のオーバーシュート４０３を抑制するための保護回路８０２が設けられる。これに対し、１次側制御ＩＣ１０２ｂには、トランジスタ１１１のゲート電圧の立ち下がり時のアンダーシュート４０４を抑制するための保護回路が設けられない。その結果、トランジスタ１１１のゲート電圧は、オーバーシュート４０３が抑制され、アンダーシュート４０４が抑制されない。保護回路８０２は、トランジスタ１１１を保護するため、オーバーシュート４０３を抑制することが好ましい。これに対し、トランジスタ１１１がＨＥＭＴである場合、トランジスタ１１１の閾値電圧は低いため、トランジスタ１１１を確実にオフさせるためには、アンダーシュート４０４を抑制しないことが好ましい。
また、１次側制御ＩＣ１０２ａには、トランジスタ１１１のゲート電圧の立ち上がりエッジ４０１を整形するための波形整形回路８０１ａが設けられる。これに対し、１次側制御ＩＣ１０２ｂには、トランジスタ１１１のゲート電圧の立ち下がりエッジ４０２を整形するための波形整形回路８０１ｂが設けられる。立ち上がりエッジ４０１と立ち下がりエッジ４０２は、形状が異なるため、波形整形回路８０１ａ及び８０１ｂの回路定数が異なる。波形整形回路８０１ａは、立ち上がりエッジ４０１に適した波形整形を行う。波形整形回路８０１ｂは、立ち下がりエッジ４０２に適した波形整形を行う。
１次側制御ＩＣ１０２ａ及び１０２ｂは、トランジスタ１１１のゲートに対して並列に接続される。また、１次側制御ＩＣ１０２ａ及び１０２ｂのクロック端子ＣＬＫは、共に、外部クロック生成回路８０３に接続される。１次側制御ＩＣ１０２ａ及び１０２ｂは、共に、外部クロック生成回路８０３のクロック信号に同期して、出力端子ＧＡＴＥからゲート電圧を出力する。これにより、１次側制御ＩＣ１０２ａ及び１０２ｂが生成するゲート電圧は、相互に同期していることになる。
本実施形態によれば、２個の１次側制御ＩＣ１０２ａ及び１０２ｂを設けることにより、トランジスタ１１１のゲート電圧の立ち上がりと立ち下がりを別々に制御することができる。具体的には、２個の１次側制御ＩＣ１０２ａ及び１０２ｂを設けることにより、オーバーシュート４０３を抑制し、アンダーシュート４０４を残すことができる。また、波形整形回路８０１ａは、立ち上がりエッジ４０１に適した波形整形を行い、波形整形回路８０１ｂは、立ち下がりエッジ４０２に適した波形整形を行うことができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０１ 交流電源
１０２ａ １次側制御ＩＣ
１０３ａ，１０３ｂ ２次側制御ＩＣ
１０４ 波形整形及び保護回路
１０５ａ，１０５ｂ 波形整形回路
１０６ 分圧回路
１０７，１０８ スナバ回路
１０９ フォトカプラ
１１０ ツェナーダイオード
１１１，１１２ トランジスタ
１１３ トランス
１１４ 出力端子
１１５ 発光ダイオード
１１６ フォトトランジスタ
１１７ コア
１１８ バイアス回路
１１９ 保護回路

Claims (9)

  1. 第１のトランジスタと、
    前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、
    前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路と、
    前記第１の制御回路が出力するゲート電圧のオーバーシュートを抑制し、前記第２の制御回路が出力するゲート電圧のアンダーシュートを抑制しない保護回路とを有し、
    前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続されることを特徴とするゲート駆動回路。
  2. 第１のトランジスタと、
    前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、
    前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路とを有し、
    前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続され、前記第１のトランジスタのドレイン電圧に同期して、ゲート電圧を生成することを特徴とするゲート駆動回路。
  3. さらに、アノードが前記第１の制御回路の出力端子側に接続され、カソードが前記第１のトランジスタのゲート側に接続される第１のダイオードと、
    アノードが前記第１のトランジスタのゲート側に接続され、カソードが前記第２の制御回路の出力端子側に接続される第２のダイオードとを有することを特徴とする請求項１又は２に記載のゲート駆動回路。
  4. さらに、前記第１の制御回路が出力するゲート電圧の立ち上がりエッジを整形する第１の整形回路と、
    前記第２の制御回路が出力するゲート電圧の立ち下がりエッジを整形する第２の整形回路とを有することを特徴とする請求項１〜３のいずれか１項に記載のゲート駆動回路。
  5. さらに、前記第１の制御回路及び前記第２の制御回路に接続されるクロック生成回路を有することを特徴とする請求項１に記載のゲート駆動回路。
  6. １次巻線及び２次巻線を含むトランスと、
    前記２次巻線に接続される第１のダイオードと、
    前記第１のダイオードに並列に接続される第１のトランジスタと、
    前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、
    前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路と、
    前記第１の制御回路が出力するゲート電圧のオーバーシュートを抑制し、前記第２の制御回路が出力するゲート電圧のアンダーシュートを抑制しない保護回路とを有し、
    前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続されることを特徴とする電源回路。
  7. １次巻線及び２次巻線を含むトランスと、
    前記２次巻線に接続される第１のダイオードと、
    前記第１のダイオードに並列に接続される第１のトランジスタと、
    前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、
    前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路とを有し、
    前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続され、前記第１のトランジスタのドレイン電圧に同期して、ゲート電圧を生成することを特徴とする電源回路。
  8. １次巻線及び２次巻線を含むトランスと、
    前記１次巻線に接続される第１のトランジスタと、
    前記第１のトランジスタのゲート電圧をローレベルからハイレベルに遷移させる第１の制御回路と、
    前記第１のトランジスタのゲート電圧をハイレベルからローレベルに遷移させる第２の制御回路と、
    前記第１の制御回路が出力するゲート電圧のオーバーシュートを抑制し、前記第２の制御回路が出力するゲート電圧のアンダーシュートを抑制しない保護回路とを有し、
    前記第１の制御回路及び前記第２の制御回路は、前記第１のトランジスタのゲートに対して並列に接続されることを特徴とする電源回路。
  9. さらに、前記第１の制御回路及び前記第２の制御回路に接続されるクロック生成回路を有することを特徴とする請求項８に記載の電源回路。
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