JP4730498B2 - スイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は擬似共振動作を行なうフライバック方式のスイッチング電源装置、特に重負荷時でのスイッチング周波数の低下を抑制でき且つトランスの巻線数の削減が可能なスイッチング電源装置に属する。
【０００２】
【従来の技術】
従来から一般的に広く使用されているフライバック方式のスイッチング電源装置の一例を図６に示す。図６に示すスイッチング電源装置は、交流電源に接続される整流回路又はバッテリ（電池）等で構成された直流電源(1)と、１次巻線(2a)及び２次巻線(2b)を有するトランス(2)と、スイッチング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、整流ダイオード(4)及び平滑コンデンサ(5)を有する整流平滑回路(6)と、トランス(2)に設けられた第３の巻線(7)と、ＭＯＳ-ＦＥＴ(3)をオン・オフ制御する制御回路(8)とを備えている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)は直流電源(1)に対して直列に接続される。整流平滑回路(6)は、トランス(2)の２次巻線(2b)に接続され、電圧ＶOの直流電力を負荷(9)に供給する。第３の巻線(7)は、整流ダイオード(10)及び平滑コンデンサ(11)を介して制御回路(8)の電源端子(VCC)に接続される。直流電源(1)の陽極端子と制御回路(8)の電源端子(VCC)との間には起動抵抗(12)が接続され、起動時に直流電源(1)から起動抵抗(12)を介して制御回路(8)の電源端子(VCC)に電圧を印加し、このときに制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与される出力信号によりＭＯＳ-ＦＥＴ(3)をオン状態にする。トランス(2)の第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間には、トランス(2)の第３の巻線(7)の電流がゼロ、即ち電流が流れていないときにゼロ電流検出信号ＶZCDを出力するゼロ電流検出回路(13)が接続されている。制御回路(8)は、第３の巻線(7)に発生する電圧により駆動され且つＭＯＳ-ＦＥＴ(3)のゲート端子にオン・オフ信号ＶGを付与する。また、制御回路(8)は負荷(9)の電圧ＶOが目標値より低いときはオン・オフ信号ＶGのオン幅を広くし、逆に目標値より高いときはオン・オフ信号ＶGのオン幅を狭くすることにより、トランス(2)の２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供給される直流出力電圧ＶOのレベルを一定に保持する。更に、制御回路(8)はゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力されたときにオン・オフ信号ＶGの電圧レベルを低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換えてＭＯＳ-ＦＥＴ(3)をオン状態にする。
【０００３】
図６に示すスイッチング電源装置の動作は以下の通りである。直流電源(1)から起動抵抗(12)を介して制御回路(8)の電源端子(VCC)に電圧が印加されると、制御回路(8)が駆動されて高い電圧(Ｈ)レベルのオン信号ＶGが出力され、ＭＯＳ-ＦＥＴ(3)が導通状態となる。これにより、トランス(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加されると共に、第３の巻線(7)に電圧が発生する。第３の巻線(7)に発生した電圧は、整流ダイオード(10)及び平滑コンデンサ(11)を介して制御回路(8)の電源端子(VCC)に印加され、起動時以降は第３の巻線(7)に発生する電圧により制御回路(8)が駆動される。
【０００４】
制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与され、トランス(2)の励磁インダクタンス（図示せず）とＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の寄生容量（図示せず）による擬似共振動作でＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が図７(Ａ)に示すように正弦波状に降下して０Ｖになると、ＭＯＳ-ＦＥＴ(3)がオン状態となる。このとき、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して流れるＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1が図７(Ｂ)に示すように直線的に上昇し、トランス(2)にエネルギが蓄積される。一方、整流平滑回路(6)を構成する整流ダイオード(4)には逆方向の電圧が印加されて非導通状態となるから、図７(Ｃ)に示すように整流ダイオード(4)には電流Ｉ2が流れず、トランス(2)の２次巻線(2b)へのエネルギの伝達は行なわれない。
【０００５】
次に、制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・オフ信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態になると、図７(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やかに上昇すると共にドレイン電流Ｉ1が図７(Ｂ)に示すようにゼロとなる。これにより、トランス(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオード(4)に順方向の電圧が印加されて導通状態となり、トランス(2)に蓄積されたエネルギが２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供給される。このため、図７(Ｃ)に示すように整流ダイオード(4)に直線的に減少する電流Ｉ2が流れる。そして、整流ダイオード(4)に流れる電流Ｉ2がゼロになると、トランス(2)の第３の巻線(7)に流れる電流もゼロとなるから、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力され、制御回路(8)のゼロ電流検出端子(ZCD)に付与される。これにより、制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・オフ信号ＶGの電圧レベルが低い電圧(Ｌ)から高い電圧(Ｈ)レベルとなり、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。
【０００６】
ここで、負荷(9)のインピーダンスが高い軽負荷状態の場合は、制御回路(8)から出力されるオン・オフ信号ＶGのオン幅が狭くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が短くなり、ドレイン電流Ｉ1の最大値が図７(Ｂ)に示すように低くなる。このため、トランス(2)に蓄積されるエネルギが小さく、比較的短期間でトランス(2)のリセットが終了するので、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図７(Ａ)に示すように短くなり、トランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図７(Ｃ)に示すように短期間でゼロとなる。逆に、負荷(9)のインピーダンスが低い重負荷状態の場合は、制御回路(8)から出力されるオン・オフ信号ＶGのオン幅が広くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くなり、ドレイン電流Ｉ1の最大値が図８(Ｂ)に示すように高くなる。このため、トランス(2)に蓄積されるエネルギが大きくなると共にリセット期間が長くなるので、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図８(Ａ)に示すように長くなり、トランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図８(Ｃ)に示すように比較的長期間に亘って流れ続ける。
【０００７】
【発明が解決しようとする課題】
図５に示す従来のフライバック方式のスイッチング電源装置では、負荷(9)が重くなるほどＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下するため、トランス(2)及び平滑コンデンサ(5)が大型となる問題点があった。この問題点を解決するために、例えば特開平６−１８９５４５号公報の図１に開示されるスイッチング電源装置では、トランス(2)に補助巻線(2d)を設け、この補助巻線(2d)の一端側に接続された抵抗(34)と補助巻線(2d)の他端側との間に接続されたコンデンサ(36)と、コンデンサ(36)の両端の電圧であってＭＯＳＦＥＴ(4)がオフ期間中の向きの電圧を選択的に取り出すダイオード(38)と、ダイオード(38)によって取り出される電圧が所定値以上になったときにオンし、それによってＭＯＳＦＥＴ(4)を強制的にオンさせるスイッチ回路(40)とを設けることにより、重負荷時での発振周波数の低下を抑制しているが、ＭＯＳＦＥＴ(4)を駆動するためのバイアス巻線(2c)とは別個に発振周波数制御用の補助巻線(2d)を設ける必要があり、トランス(2)の巻線数が増加する欠点がある。
【０００８】
そこで、本発明では重負荷時でのスイッチング周波数の低下を抑制できると共にトランスの巻線数を削減できるスイッチング電源装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるスイッチング電源装置は、直流電源(1)と、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及びスイッチング素子(3)と、トランス(2)の２次巻線(2b)に接続された整流平滑回路(6)と、トランス(2)に設けられた第３の巻線(7)と、第３の巻線(7)より駆動用電力が供給され且つスイッチング素子(3)の制御端子にオン・オフ信号(VG)を付与する制御回路(8)とを備えている。本発明のスイッチング電源装置では、トランス(2)の第３の巻線(7)と制御回路(8)のゼロ電流検出端子との間に接続され且つトランス(2)に電流が流れないときにゼロ電流検出信号(VZCD)を出力するゼロ電流検出手段(13)と、スイッチング素子(3)のオフ時間を検出してスイッチング素子(3)のオフ時間に比例する電圧を出力するオフ時間検出手段(14)と、オフ時間検出手段(14)が検出するオフ時間が最大オフ時間以上となったときにゼロ電流検出手段(13)の出力に関わらずゼロ電流検出信号(VZCD)を出力する周波数クランプ手段(15)とを備える。周波数クランプ手段(15)は、最大オフ時間を規定する基準電圧を発生する基準電圧発生手段(18)と、基準電圧発生手段(18)の基準電圧とオフ時間検出手段(14)の出力電圧とを比較する比較手段(19)とを有する。比較手段(19)は、オフ時間検出手段(14)の出力電圧レベルが基準電圧発生手段(18)の基準電圧レベル以上となったときにゼロ電流検出信号(VZCD)を制御回路(8)のゼロ電流検出端子に付与し、制御回路(8)はゼロ電流検出手段(13)又は周波数クランプ手段(15)がゼロ電流検出信号(VZCD)を出力したときにスイッチング素子(3)の制御端子にオン信号(VG)を付与する。
【００１０】
重負荷時において、ゼロ電流検出手段(13)からゼロ電流検出信号(VZCD)が出力される前にオフ時間検出手段(14)により検出されるオフ時間が最大オフ時間以上になると、周波数クランプ手段(15)からゼロ電流検出信号(VZCD)が出力される。これにより、制御回路(8)からスイッチング素子(3)の制御端子にオン信号(VG)が付与されるため、重負荷時に比較的速い時間でスイッチング素子(3)がオン状態となり、スイッチング周波数の低下を抑制することができる。また、スイッチング周波数制御用の補助巻線が不要となるため、トランス(2)の巻線数の削減が可能となる。
【００１１】
本発明の一実施の形態では、ゼロ電流検出手段(13)はトランス(2)の第３の巻線(7)と制御回路(8)のゼロ電流検出端子(ZCD)との間に接続され、オフ時間検出手段(14)はスイッチング素子(3)のオフ時間に比例する電圧を出力し、周波数クランプ手段(15)は、最大オフ時間を規定する基準電圧を発生する基準電圧発生手段(18)と、基準電圧発生手段(18)の基準電圧とオフ時間検出手段(14)の出力電圧とを比較する比較手段(19)とを有し、比較手段(19)はオフ時間検出手段(14)の出力電圧レベルが基準電圧発生手段(18)の基準電圧レベル以上となったときにゼロ電流検出信号(VZCD)を制御回路(8)のゼロ電流検出端子(ZCD)に付与する。
【００１２】
本発明の一実施の形態でのオフ時間検出手段(14)は、トランス(2)の第３の巻線(7)と並列に接続された抵抗(16)及びコンデンサ(17)で構成され、コンデンサ(17)の充電電圧を出力する。また、制御回路(8)から出力されるオン・オフ信号(VG)のオフ期間を計数し且つ該計数値に比例する電圧を出力するカウンタ手段でオフ時間検出手段(14)を構成してもよい。
【００１３】
【発明の実施の形態】
以下、本発明によるスイッチング電源装置の一実施の形態を図１〜図５に基づいて説明する。但し、これらの図面では図６〜図８と実質的に同一の箇所には同一の符号を付し、その説明を省略する。
本実施の形態のスイッチング電源装置は、図１に示すように、トランス(2)に電流が流れていないときにゼロ電流検出信号ＶZCDを出力するゼロ電流検出手段としてのゼロ電流検出回路(13)と、ＭＯＳ-ＦＥＴ(3)のオフ時間を検出するオフ時間検出手段としてのオフ時間検出回路(14)と、オフ時間検出回路(14)により検出されたオフ時間が最大オフ時間以上となったときにゼロ電流検出回路(13)の出力に関わらずゼロ電流検出信号ＶZCDを出力する周波数クランプ手段としての周波数クランプ回路(15)とをトランス(2)の第３の巻線(7)と制御回路(8)との間に設け、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1を電圧に変換して制御回路(8)の電流検出端子(CS)に出力する電流検出用抵抗(20)をＭＯＳ-ＦＥＴ(3)と直列に接続したものである。ゼロ電流検出回路(13)は、トランス(2)の第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間に接続される。オフ時間検出回路(14)は、トランス(2)の第３の巻線(7)と並列に接続され、ＭＯＳ-ＦＥＴ(3)のオフ時間に比例する電圧を出力する。周波数クランプ回路(15)は、最大オフ時間を規定する基準電圧を発生する基準電圧発生手段としての基準電源(18)と、基準電源(18)の基準電圧とオフ時間検出回路(14)の出力電圧とを比較する比較手段としての比較器(19)とを有する。比較器(19)は、オフ時間検出回路(14)の出力電圧レベルが基準電源(18)の基準電圧レベル以上となったときに電流を引込み、接地電位のゼロ電流検出信号ＶZCDを制御回路(8)のゼロ電流検出端子(ZCD)に付与する。その他の構成は、図６に示す従来のスイッチング電源装置と略同様である。
【００１４】
図２は、図１の回路構成の詳細を示したものである。図２に示すように、オフ時間検出回路(14)は、抵抗(16)とコンデンサ(17)との直列接続回路で構成され、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の第３の巻線(7)に発生する電圧ＶRGにより抵抗(16)の抵抗値とコンデンサ(17)の静電容量で決定される時定数でコンデンサ(17)が充電される。これにより、ＭＯＳ-ＦＥＴ(3)のオフ時間に比例するコンデンサ(17)の充電電圧がオフ時間検出回路(14)を構成する抵抗(16)及びコンデンサ(17)の接続点Ａから出力される。また、周波数クランプ回路(15)は、コンデンサ(17)と並列に接続された放電用ダイオード(21)と、コレクタ端子が制御回路(8)のゼロ電流検出端子(ZCD)に接続され且つエミッタ端子が接地された出力トランジスタ(22)と、出力トランジスタ(22)のベース端子に接続されたノイズ除去用の抵抗(23)及びコンデンサ(24)と、コンデンサ(24)と放電用ダイオード(21)のカソード端子との間に接続されたツェナダイオード(25)とで構成されている。これにより、周波数クランプ回路(15)は、オフ時間検出回路(14)を構成する抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZ以上となったときに出力トランジスタ(22)をオン状態にして制御回路(8)のゼロ電流検出端子(ZCD)に入力されるゼロ電流検出信号ＶZCDの電圧を接地電位にする。
【００１５】
図３に示すように、制御回路(8)は、整流平滑回路(6)の平滑コンデンサ(5)の電圧ＶOが帰還信号入力端子(FB)を介して印加される基準端子(26a)及び電流検出端子(CS)を介して電流検出用抵抗(20)に接続された比較端子(26b)を有し且つ比較端子(26b)の電圧レベルが基準端子(26a)の電圧レベルを超えたときに高い電圧(Ｈ)レベルの出力信号を発生する電流検出回路(26)と、電源端子(VCC)に接続され且つ電源端子(VCC)の電圧が最低動作電圧より低いときに高い電圧(Ｈ)レベルの出力信号を発生する低電圧検出回路(27)と、ゼロ電流検出端子(ZCD)に入力されるゼロ電流検出信号ＶZCDが基準電源(28a)の基準電圧レベルより低いときに低い電圧(Ｌ)レベルの出力信号を発生する比較器(28)と、リセット端子(R)が比較器(28)の出力端子に接続されると共にセット端子(S)が電流検出回路(26)の出力端子に接続されたＲ-Ｓフリップフロップ(29)と、低電圧検出回路(27)の出力とＲ-Ｓフリップフロップ(29)の出力との論理和を出力するＯＲゲート(30)と、ＯＲゲート(30)の出力信号の反転信号をオン・オフ信号ＶGとしてＭＯＳ-ＦＥＴ(3)のゲート端子に出力するインバータ（反転器）(31)とを備えている。
【００１６】
図２に示す構成において、直流電源(1)から直流電力が供給され制御回路(8)が起動されると共にＭＯＳ-ＦＥＴ(3)が導通状態になると、トランス(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加されると共に第３の巻線(7)に電圧が発生する。第３の巻線(7)に発生した電圧は、整流ダイオード(10)及び平滑コンデンサ(11)を介して制御回路(8)の電源端子(VCC)に印加され、電源端子(VCC)の電圧が最低動作電圧以上になると低電圧検出回路(27)から低い電圧(Ｌ)レベルの出力信号が出力される。制御回路(8)の起動後、トランス(2)の励磁インダクタンス（図示せず）とＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の寄生容量（図示せず）により図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が擬似共振動作で正弦波状に降下して０Ｖになると、ＭＯＳ-ＦＥＴ(3)がオン状態となる。一方、ゼロ電流検出回路(13)からはゼロ電流検出信号ＶZCDが出力され、制御回路(8)の比較器(28)からＲ-Ｓフリップフロップ(29)のリセット端子(R)に低い電圧(Ｌ)レベルの出力信号が付与される。電流検出回路(26)は、制御回路(8)の電流検出端子(CS)を介して比較端子(26b)に入力される電流検出用抵抗(20)の検出電圧のレベルが制御回路(8)の帰還信号入力端子(FB)を介して基準端子(26a)に入力されるフィードバック電圧のレベルを超えるまでは低い電圧(Ｌ)レベルの出力信号を発生するので、Ｒ-Ｓフリップフロップ(29)のセット端子(S)には低い電圧(Ｌ)レベルの出力信号が入力され、Ｒ-Ｓフリップフロップ(29)はリセット状態を保持する。したがって、Ｒ-Ｓフリップフロップ(29)の出力端子(Q)から低い電圧(Ｌ)レベルの出力信号が発生し、ＯＲゲート(30)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが継続して付与されるので、ＭＯＳ-ＦＥＴ(3)はオン状態を保持する。
【００１７】
ＭＯＳ-ＦＥＴ(3)がオン状態のときは、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して電流が流れるので、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1が図４(Ｂ)に示すように直線的に上昇し、トランス(2)にエネルギが蓄積される。また、整流平滑回路(6)を構成する整流ダイオード(4)には逆方向の電圧が印加されて非導通状態となるから、図４(Ｃ)に示すように整流ダイオード(4)には電流Ｉ2が流れず、トランス(2)の２次巻線(2b)へのエネルギの伝達は行なわれない。一方、制御回路(8)の電流検出端子(CS)を介して電流検出回路(26)の比較端子(26b)に入力される電流検出用抵抗(20)の検出電圧のレベルが制御回路(8)の帰還信号入力端子(FB)から電流検出回路(26)の基準端子(26a)に入力されるフィードバック電圧により生成される基準電圧のレベルを超えると、電流検出回路(26)からＲ-Ｓフリップフロップ(29)のセット端子(S)に高い電圧(Ｈ)レベルの出力信号が付与され、Ｒ-Ｓフリップフロップ(29)がセット状態となるので、Ｒ-Ｓフリップフロップ(29)の出力端子(Q)から高い電圧(Ｈ)レベルの出力信号が発生する。これにより、ＯＲゲート(30)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオン・オフ信号ＶGが付与され、ＭＯＳ-ＦＥＴ(3)がオフ状態となる。
【００１８】
ＭＯＳ-ＦＥＴ(3)がオフ状態になると、図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やかに上昇すると共にドレイン電流Ｉ1が図４(Ｂ)に示すようにゼロとなる。これにより、制御回路(8)内の電流検出回路(26)からＲ-Ｓフリップフロップ(29)のセット端子(S)に付与される出力信号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。このとき、トランス(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオード(4)に順方向の電圧が印加されて導通状態となるので、図４(Ｃ)に示すように整流ダイオード(4)に直線的に減少する電流Ｉ2が流れ、トランス(2)に蓄積されたエネルギが２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供給される。一方、トランス(2)の第３の巻線(7)には、図４(Ｄ)に示すようにＭＯＳ-ＦＥＴ(3)のオフ期間中に正極性となる電圧ＶRGが発生する。
【００１９】
トランス(2)の第３の巻線(7)に発生する電圧ＶRGにより、オフ時間検出回路(14)内の抵抗(16)の抵抗値とコンデンサ(17)の静電容量により決定される時定数でコンデンサ(17)が充電され、抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が上昇する。接続点Ａの電圧が出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZ以上になると、出力トランジスタ(22)がオン状態となり、制御回路(8)のゼロ電流検出端子(ZCD)の電圧が接地電位となる。このとき、制御回路(8)内の電流検出回路(26)及び低電圧検出回路(27)の出力信号の電圧レベルは共に低(Ｌ)レベルであるから、ＯＲゲート(30)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与され、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。
【００２０】
ここで、負荷(9)のインピーダンスが高い軽負荷状態の場合は、負荷(9)の電圧ＶOが高くなると共に電流検出回路(26)の基準端子(26a)の電圧が低くなるため、制御回路(8)から出力されるオン信号ＶGのパルス幅が狭くなり、ＭＯＳ-ＦＥＴ(3)のオン期間が短くなる。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1の最大値が図４(Ｂ)に示すように低くなり、トランス(2)に蓄積されるエネルギが小さくなると共にリセット期間が短くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図４(Ａ)に示すように短くなり、トランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図４(Ｃ)に示すように短期間でゼロとなる。したがって、軽負荷時では、オフ時間検出回路(14)内の抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZを超える前にトランス(2)の蓄積エネルギの放出が完了するので、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力され、ＭＯＳ-ＦＥＴ(3)がオン状態に切り換わる。このため、軽負荷時はトランス(2)の２次側の整流ダイオード(4)の電流Ｉ2がゼロとなったときにＭＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動作が行なわれる。
【００２１】
逆に、負荷(9)のインピーダンスが低い重負荷状態の場合は、負荷(9)の電圧ＶOが低くなり、制御回路(8)から出力されるオン・オフ信号ＶGのパルス幅が広くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くなる。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1の最大値が図５(Ｂ)に示すように高くなり、トランス(2)に蓄積されるエネルギが大きくなると共にリセット期間が長くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図５(Ａ)に示すように長くなる。したがって、重負荷時では、トランス(2)の蓄積エネルギの放出が完了してゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力される前に、オン時間検出回路(14)内の抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZを超え、出力トランジスタ(22)がオン状態となるので、図５(Ｃ)に示すようにトランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2がゼロとなる前にＭＯＳ-ＦＥＴ(3)が強制的にオン状態に切り換えられる。これにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が短縮されてスイッチング周波数が最低値に固定されるので、重負荷時でのスイッチング周波数の減少を抑えることができる。これと同時に、ＭＯＳ-ＦＥＴ(3)のオン期間も短縮されるので、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1及び整流ダイオード(4)に流れる電流Ｉ2の最大値がそれぞれ図５(Ｂ)及び(Ｃ)に示すように抑えられる。なお、スイッチング周波数の最低値はＭＯＳ-ＦＥＴ(3)の最大オフ時間により決定されるため、例えばオフ時間検出回路(14)を構成する抵抗(16)の抵抗値及びコンデンサ(17)の静電容量の何れか一方又は双方を適宜選択することにより、スイッチング周波数の最低値を設定することが可能である。
【００２２】
本実施の形態では、重負荷時において、オフ時間検出回路(14)内のコンデンサ(17)が抵抗(16)の抵抗値とコンデンサ(17)の静電容量により決定される時定数でトランス(2)の第３の巻線(7)に発生する電圧ＶRGにより充電され、コンデンサ(17)の充電電圧が周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶB E＋ＶZを超えたとき、周波数クランプ回路(15)から接地電位の出力を発生する。これにより、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力される前に制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与されるため、重負荷時に比較的速い時間でＭＯＳ-ＦＥＴ(3)がオン状態となり、スイッチング周波数の低下を抑制することができる。同時に、重負荷時の入力側及び出力側の電流Ｉ1,Ｉ2の最大値を抑えることができるため、スイッチング電源装置の電力損失の低減を図ることが可能である。また、スイッチング周波数制御用の補助巻線が不要となるため、トランス(2)の巻線数の削減が可能となる。更に、軽負荷時はトランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2がゼロとなったときにＭＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動作が行なわれるので、スイッチングの際に発生するノイズ及びスイッチング損失を低減することができる。
【００２３】
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施形態では抵抗(16)及びコンデンサ(17)の直列接続回路で構成されたオフ時間検出回路(14)をトランス(2)の第３の巻線(7)と並列に接続し、抵抗(16)及びコンデンサ(17)の接続点Ａの電圧を周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZと比較する形態を示したが、例えば制御回路(8)から出力されるオン・オフ信号ＶGのオフ期間を計数し且つその計数値に比例する電圧を出力するカウンタ回路でオフ時間検出回路(14)を構成し、カウンタ回路の出力電圧を周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZと比較してもよい。また、上記の実施形態ではゼロ電流検出回路(13)をトランス(2)の第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間に接続した形態を示したが、トランス(2)に電流が流れていないことを検出できればトランス(2)の２次巻線(2b)又は１次巻線(2a)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間にゼロ電流検出回路(13)を接続してもよい。また、上記の実施形態ではオフ時間検出回路(14)を構成する抵抗(16)の抵抗値及びコンデンサ(17)の静電容量の何れか一方又は双方を適宜選択することによりスイッチング周波数の最低値を設定する形態を示したが、周波数クランプ回路(15)内のツェナダイオード(25)のツェナ電圧ＶZを適宜選択することによってもスイッチング周波数の最低値を設定することが可能である。更に、上記の実施形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用した形態を示したが、バイポーラトランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又はサイリスタ等もスイッチング素子として使用することが可能である。
【００２４】
【発明の効果】
本発明によれば、重負荷時にゼロ電流検出回路の出力信号により比較的速い時間でスイッチング素子をオン状態に切り換え、スイッチング周波数の低下を抑制することができるので、トランス及び平滑コンデンサの小型化が可能となる。また、重負荷時に入力側及び出力側に流れる電流の最大値を抑えることができるので、スイッチング電源装置の電力損失を低減することが可能である。また、スイッチング周波数制御用の補助巻線を別個に設ける必要がないため、トランスの巻線数を削減できる利点がある。更に、軽負荷時においてトランスの２次側電流がゼロとなったときにスイッチング素子がオン状態となる通常の擬似共振動作を行なうことにより、スイッチングの際に発生するノイズ及びスイッチング損失を低減することが可能となる。
【図面の簡単な説明】
【図１】 本発明によるスイッチング電源装置の一実施の形態を示す電気回路図
【図２】 図１の回路の詳細な構成を示す電気回路図
【図３】 図１の制御回路の内部構成を示す回路ブロック図
【図４】 軽負荷時における図２の各部の電圧及び電流を示す波形図
【図５】 重負荷時における図２の各部の電圧及び電流を示す波形図
【図６】 従来のスイッチング電源装置を示す電気回路図
【図７】 軽負荷時における図６の各部の電圧及び電流を示す波形図
【図８】 重負荷時における図６の各部の電圧及び電流を示す波形図
【符号の説明】
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次巻線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ（スイッチング素子）、 (4)・・整流ダイオード、 (5)・・平滑コンデンサ、 (6)・・整流平滑回路、 (7)・・第３の巻線、 (8)・・制御回路、 (9)・・負荷、 (10)・・整流ダイオード、 (11)・・平滑コンデンサ、 (12)・・起動抵抗、 (13)・・ゼロ電流検出回路（ゼロ電流検出手段）、 (14)・・オフ時間検出回路（オフ時間検出手段）、 (15)・・周波数クランプ回路（周波数クランプ手段）、 (16)・・抵抗、 (17)・・コンデンサ、 (18)・・基準電源（基準電圧発生手段）、 (19)・・比較器（比較手段）、 (20)・・電流検出用抵抗、 (21)・・放電用ダイオード、 (22)・・出力トランジスタ、 (23)・・抵抗、 (24)・・コンデンサ、 (25)・・ツェナダイオード、 (26)・・電流検出回路、 (26a)・・基準端子、 (26b)・・比較端子、 (27)・・低電圧検出回路、 (28)・・比較器、 (28a)・・基準電源、 (29)・・Ｒ-Ｓフリップフロップ、 (30)・・ＯＲゲート、 (31)・・インバータ
【発明の属する技術分野】
本発明は擬似共振動作を行なうフライバック方式のスイッチング電源装置、特に重負荷時でのスイッチング周波数の低下を抑制でき且つトランスの巻線数の削減が可能なスイッチング電源装置に属する。
【０００２】
【従来の技術】
従来から一般的に広く使用されているフライバック方式のスイッチング電源装置の一例を図６に示す。図６に示すスイッチング電源装置は、交流電源に接続される整流回路又はバッテリ（電池）等で構成された直流電源(1)と、１次巻線(2a)及び２次巻線(2b)を有するトランス(2)と、スイッチング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、整流ダイオード(4)及び平滑コンデンサ(5)を有する整流平滑回路(6)と、トランス(2)に設けられた第３の巻線(7)と、ＭＯＳ-ＦＥＴ(3)をオン・オフ制御する制御回路(8)とを備えている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)は直流電源(1)に対して直列に接続される。整流平滑回路(6)は、トランス(2)の２次巻線(2b)に接続され、電圧ＶOの直流電力を負荷(9)に供給する。第３の巻線(7)は、整流ダイオード(10)及び平滑コンデンサ(11)を介して制御回路(8)の電源端子(VCC)に接続される。直流電源(1)の陽極端子と制御回路(8)の電源端子(VCC)との間には起動抵抗(12)が接続され、起動時に直流電源(1)から起動抵抗(12)を介して制御回路(8)の電源端子(VCC)に電圧を印加し、このときに制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与される出力信号によりＭＯＳ-ＦＥＴ(3)をオン状態にする。トランス(2)の第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間には、トランス(2)の第３の巻線(7)の電流がゼロ、即ち電流が流れていないときにゼロ電流検出信号ＶZCDを出力するゼロ電流検出回路(13)が接続されている。制御回路(8)は、第３の巻線(7)に発生する電圧により駆動され且つＭＯＳ-ＦＥＴ(3)のゲート端子にオン・オフ信号ＶGを付与する。また、制御回路(8)は負荷(9)の電圧ＶOが目標値より低いときはオン・オフ信号ＶGのオン幅を広くし、逆に目標値より高いときはオン・オフ信号ＶGのオン幅を狭くすることにより、トランス(2)の２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供給される直流出力電圧ＶOのレベルを一定に保持する。更に、制御回路(8)はゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力されたときにオン・オフ信号ＶGの電圧レベルを低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換えてＭＯＳ-ＦＥＴ(3)をオン状態にする。
【０００３】
図６に示すスイッチング電源装置の動作は以下の通りである。直流電源(1)から起動抵抗(12)を介して制御回路(8)の電源端子(VCC)に電圧が印加されると、制御回路(8)が駆動されて高い電圧(Ｈ)レベルのオン信号ＶGが出力され、ＭＯＳ-ＦＥＴ(3)が導通状態となる。これにより、トランス(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加されると共に、第３の巻線(7)に電圧が発生する。第３の巻線(7)に発生した電圧は、整流ダイオード(10)及び平滑コンデンサ(11)を介して制御回路(8)の電源端子(VCC)に印加され、起動時以降は第３の巻線(7)に発生する電圧により制御回路(8)が駆動される。
【０００４】
制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与され、トランス(2)の励磁インダクタンス（図示せず）とＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の寄生容量（図示せず）による擬似共振動作でＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が図７(Ａ)に示すように正弦波状に降下して０Ｖになると、ＭＯＳ-ＦＥＴ(3)がオン状態となる。このとき、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して流れるＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1が図７(Ｂ)に示すように直線的に上昇し、トランス(2)にエネルギが蓄積される。一方、整流平滑回路(6)を構成する整流ダイオード(4)には逆方向の電圧が印加されて非導通状態となるから、図７(Ｃ)に示すように整流ダイオード(4)には電流Ｉ2が流れず、トランス(2)の２次巻線(2b)へのエネルギの伝達は行なわれない。
【０００５】
次に、制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・オフ信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態になると、図７(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やかに上昇すると共にドレイン電流Ｉ1が図７(Ｂ)に示すようにゼロとなる。これにより、トランス(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオード(4)に順方向の電圧が印加されて導通状態となり、トランス(2)に蓄積されたエネルギが２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供給される。このため、図７(Ｃ)に示すように整流ダイオード(4)に直線的に減少する電流Ｉ2が流れる。そして、整流ダイオード(4)に流れる電流Ｉ2がゼロになると、トランス(2)の第３の巻線(7)に流れる電流もゼロとなるから、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力され、制御回路(8)のゼロ電流検出端子(ZCD)に付与される。これにより、制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・オフ信号ＶGの電圧レベルが低い電圧(Ｌ)から高い電圧(Ｈ)レベルとなり、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。
【０００６】
ここで、負荷(9)のインピーダンスが高い軽負荷状態の場合は、制御回路(8)から出力されるオン・オフ信号ＶGのオン幅が狭くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が短くなり、ドレイン電流Ｉ1の最大値が図７(Ｂ)に示すように低くなる。このため、トランス(2)に蓄積されるエネルギが小さく、比較的短期間でトランス(2)のリセットが終了するので、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図７(Ａ)に示すように短くなり、トランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図７(Ｃ)に示すように短期間でゼロとなる。逆に、負荷(9)のインピーダンスが低い重負荷状態の場合は、制御回路(8)から出力されるオン・オフ信号ＶGのオン幅が広くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くなり、ドレイン電流Ｉ1の最大値が図８(Ｂ)に示すように高くなる。このため、トランス(2)に蓄積されるエネルギが大きくなると共にリセット期間が長くなるので、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図８(Ａ)に示すように長くなり、トランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図８(Ｃ)に示すように比較的長期間に亘って流れ続ける。
【０００７】
【発明が解決しようとする課題】
図５に示す従来のフライバック方式のスイッチング電源装置では、負荷(9)が重くなるほどＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下するため、トランス(2)及び平滑コンデンサ(5)が大型となる問題点があった。この問題点を解決するために、例えば特開平６−１８９５４５号公報の図１に開示されるスイッチング電源装置では、トランス(2)に補助巻線(2d)を設け、この補助巻線(2d)の一端側に接続された抵抗(34)と補助巻線(2d)の他端側との間に接続されたコンデンサ(36)と、コンデンサ(36)の両端の電圧であってＭＯＳＦＥＴ(4)がオフ期間中の向きの電圧を選択的に取り出すダイオード(38)と、ダイオード(38)によって取り出される電圧が所定値以上になったときにオンし、それによってＭＯＳＦＥＴ(4)を強制的にオンさせるスイッチ回路(40)とを設けることにより、重負荷時での発振周波数の低下を抑制しているが、ＭＯＳＦＥＴ(4)を駆動するためのバイアス巻線(2c)とは別個に発振周波数制御用の補助巻線(2d)を設ける必要があり、トランス(2)の巻線数が増加する欠点がある。
【０００８】
そこで、本発明では重負荷時でのスイッチング周波数の低下を抑制できると共にトランスの巻線数を削減できるスイッチング電源装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるスイッチング電源装置は、直流電源(1)と、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及びスイッチング素子(3)と、トランス(2)の２次巻線(2b)に接続された整流平滑回路(6)と、トランス(2)に設けられた第３の巻線(7)と、第３の巻線(7)より駆動用電力が供給され且つスイッチング素子(3)の制御端子にオン・オフ信号(VG)を付与する制御回路(8)とを備えている。本発明のスイッチング電源装置では、トランス(2)の第３の巻線(7)と制御回路(8)のゼロ電流検出端子との間に接続され且つトランス(2)に電流が流れないときにゼロ電流検出信号(VZCD)を出力するゼロ電流検出手段(13)と、スイッチング素子(3)のオフ時間を検出してスイッチング素子(3)のオフ時間に比例する電圧を出力するオフ時間検出手段(14)と、オフ時間検出手段(14)が検出するオフ時間が最大オフ時間以上となったときにゼロ電流検出手段(13)の出力に関わらずゼロ電流検出信号(VZCD)を出力する周波数クランプ手段(15)とを備える。周波数クランプ手段(15)は、最大オフ時間を規定する基準電圧を発生する基準電圧発生手段(18)と、基準電圧発生手段(18)の基準電圧とオフ時間検出手段(14)の出力電圧とを比較する比較手段(19)とを有する。比較手段(19)は、オフ時間検出手段(14)の出力電圧レベルが基準電圧発生手段(18)の基準電圧レベル以上となったときにゼロ電流検出信号(VZCD)を制御回路(8)のゼロ電流検出端子に付与し、制御回路(8)はゼロ電流検出手段(13)又は周波数クランプ手段(15)がゼロ電流検出信号(VZCD)を出力したときにスイッチング素子(3)の制御端子にオン信号(VG)を付与する。
【００１０】
重負荷時において、ゼロ電流検出手段(13)からゼロ電流検出信号(VZCD)が出力される前にオフ時間検出手段(14)により検出されるオフ時間が最大オフ時間以上になると、周波数クランプ手段(15)からゼロ電流検出信号(VZCD)が出力される。これにより、制御回路(8)からスイッチング素子(3)の制御端子にオン信号(VG)が付与されるため、重負荷時に比較的速い時間でスイッチング素子(3)がオン状態となり、スイッチング周波数の低下を抑制することができる。また、スイッチング周波数制御用の補助巻線が不要となるため、トランス(2)の巻線数の削減が可能となる。
【００１１】
本発明の一実施の形態では、ゼロ電流検出手段(13)はトランス(2)の第３の巻線(7)と制御回路(8)のゼロ電流検出端子(ZCD)との間に接続され、オフ時間検出手段(14)はスイッチング素子(3)のオフ時間に比例する電圧を出力し、周波数クランプ手段(15)は、最大オフ時間を規定する基準電圧を発生する基準電圧発生手段(18)と、基準電圧発生手段(18)の基準電圧とオフ時間検出手段(14)の出力電圧とを比較する比較手段(19)とを有し、比較手段(19)はオフ時間検出手段(14)の出力電圧レベルが基準電圧発生手段(18)の基準電圧レベル以上となったときにゼロ電流検出信号(VZCD)を制御回路(8)のゼロ電流検出端子(ZCD)に付与する。
【００１２】
本発明の一実施の形態でのオフ時間検出手段(14)は、トランス(2)の第３の巻線(7)と並列に接続された抵抗(16)及びコンデンサ(17)で構成され、コンデンサ(17)の充電電圧を出力する。また、制御回路(8)から出力されるオン・オフ信号(VG)のオフ期間を計数し且つ該計数値に比例する電圧を出力するカウンタ手段でオフ時間検出手段(14)を構成してもよい。
【００１３】
【発明の実施の形態】
以下、本発明によるスイッチング電源装置の一実施の形態を図１〜図５に基づいて説明する。但し、これらの図面では図６〜図８と実質的に同一の箇所には同一の符号を付し、その説明を省略する。
本実施の形態のスイッチング電源装置は、図１に示すように、トランス(2)に電流が流れていないときにゼロ電流検出信号ＶZCDを出力するゼロ電流検出手段としてのゼロ電流検出回路(13)と、ＭＯＳ-ＦＥＴ(3)のオフ時間を検出するオフ時間検出手段としてのオフ時間検出回路(14)と、オフ時間検出回路(14)により検出されたオフ時間が最大オフ時間以上となったときにゼロ電流検出回路(13)の出力に関わらずゼロ電流検出信号ＶZCDを出力する周波数クランプ手段としての周波数クランプ回路(15)とをトランス(2)の第３の巻線(7)と制御回路(8)との間に設け、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1を電圧に変換して制御回路(8)の電流検出端子(CS)に出力する電流検出用抵抗(20)をＭＯＳ-ＦＥＴ(3)と直列に接続したものである。ゼロ電流検出回路(13)は、トランス(2)の第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間に接続される。オフ時間検出回路(14)は、トランス(2)の第３の巻線(7)と並列に接続され、ＭＯＳ-ＦＥＴ(3)のオフ時間に比例する電圧を出力する。周波数クランプ回路(15)は、最大オフ時間を規定する基準電圧を発生する基準電圧発生手段としての基準電源(18)と、基準電源(18)の基準電圧とオフ時間検出回路(14)の出力電圧とを比較する比較手段としての比較器(19)とを有する。比較器(19)は、オフ時間検出回路(14)の出力電圧レベルが基準電源(18)の基準電圧レベル以上となったときに電流を引込み、接地電位のゼロ電流検出信号ＶZCDを制御回路(8)のゼロ電流検出端子(ZCD)に付与する。その他の構成は、図６に示す従来のスイッチング電源装置と略同様である。
【００１４】
図２は、図１の回路構成の詳細を示したものである。図２に示すように、オフ時間検出回路(14)は、抵抗(16)とコンデンサ(17)との直列接続回路で構成され、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の第３の巻線(7)に発生する電圧ＶRGにより抵抗(16)の抵抗値とコンデンサ(17)の静電容量で決定される時定数でコンデンサ(17)が充電される。これにより、ＭＯＳ-ＦＥＴ(3)のオフ時間に比例するコンデンサ(17)の充電電圧がオフ時間検出回路(14)を構成する抵抗(16)及びコンデンサ(17)の接続点Ａから出力される。また、周波数クランプ回路(15)は、コンデンサ(17)と並列に接続された放電用ダイオード(21)と、コレクタ端子が制御回路(8)のゼロ電流検出端子(ZCD)に接続され且つエミッタ端子が接地された出力トランジスタ(22)と、出力トランジスタ(22)のベース端子に接続されたノイズ除去用の抵抗(23)及びコンデンサ(24)と、コンデンサ(24)と放電用ダイオード(21)のカソード端子との間に接続されたツェナダイオード(25)とで構成されている。これにより、周波数クランプ回路(15)は、オフ時間検出回路(14)を構成する抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZ以上となったときに出力トランジスタ(22)をオン状態にして制御回路(8)のゼロ電流検出端子(ZCD)に入力されるゼロ電流検出信号ＶZCDの電圧を接地電位にする。
【００１５】
図３に示すように、制御回路(8)は、整流平滑回路(6)の平滑コンデンサ(5)の電圧ＶOが帰還信号入力端子(FB)を介して印加される基準端子(26a)及び電流検出端子(CS)を介して電流検出用抵抗(20)に接続された比較端子(26b)を有し且つ比較端子(26b)の電圧レベルが基準端子(26a)の電圧レベルを超えたときに高い電圧(Ｈ)レベルの出力信号を発生する電流検出回路(26)と、電源端子(VCC)に接続され且つ電源端子(VCC)の電圧が最低動作電圧より低いときに高い電圧(Ｈ)レベルの出力信号を発生する低電圧検出回路(27)と、ゼロ電流検出端子(ZCD)に入力されるゼロ電流検出信号ＶZCDが基準電源(28a)の基準電圧レベルより低いときに低い電圧(Ｌ)レベルの出力信号を発生する比較器(28)と、リセット端子(R)が比較器(28)の出力端子に接続されると共にセット端子(S)が電流検出回路(26)の出力端子に接続されたＲ-Ｓフリップフロップ(29)と、低電圧検出回路(27)の出力とＲ-Ｓフリップフロップ(29)の出力との論理和を出力するＯＲゲート(30)と、ＯＲゲート(30)の出力信号の反転信号をオン・オフ信号ＶGとしてＭＯＳ-ＦＥＴ(3)のゲート端子に出力するインバータ（反転器）(31)とを備えている。
【００１６】
図２に示す構成において、直流電源(1)から直流電力が供給され制御回路(8)が起動されると共にＭＯＳ-ＦＥＴ(3)が導通状態になると、トランス(2)の１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加されると共に第３の巻線(7)に電圧が発生する。第３の巻線(7)に発生した電圧は、整流ダイオード(10)及び平滑コンデンサ(11)を介して制御回路(8)の電源端子(VCC)に印加され、電源端子(VCC)の電圧が最低動作電圧以上になると低電圧検出回路(27)から低い電圧(Ｌ)レベルの出力信号が出力される。制御回路(8)の起動後、トランス(2)の励磁インダクタンス（図示せず）とＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の寄生容量（図示せず）により図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が擬似共振動作で正弦波状に降下して０Ｖになると、ＭＯＳ-ＦＥＴ(3)がオン状態となる。一方、ゼロ電流検出回路(13)からはゼロ電流検出信号ＶZCDが出力され、制御回路(8)の比較器(28)からＲ-Ｓフリップフロップ(29)のリセット端子(R)に低い電圧(Ｌ)レベルの出力信号が付与される。電流検出回路(26)は、制御回路(8)の電流検出端子(CS)を介して比較端子(26b)に入力される電流検出用抵抗(20)の検出電圧のレベルが制御回路(8)の帰還信号入力端子(FB)を介して基準端子(26a)に入力されるフィードバック電圧のレベルを超えるまでは低い電圧(Ｌ)レベルの出力信号を発生するので、Ｒ-Ｓフリップフロップ(29)のセット端子(S)には低い電圧(Ｌ)レベルの出力信号が入力され、Ｒ-Ｓフリップフロップ(29)はリセット状態を保持する。したがって、Ｒ-Ｓフリップフロップ(29)の出力端子(Q)から低い電圧(Ｌ)レベルの出力信号が発生し、ＯＲゲート(30)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが継続して付与されるので、ＭＯＳ-ＦＥＴ(3)はオン状態を保持する。
【００１７】
ＭＯＳ-ＦＥＴ(3)がオン状態のときは、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して電流が流れるので、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1が図４(Ｂ)に示すように直線的に上昇し、トランス(2)にエネルギが蓄積される。また、整流平滑回路(6)を構成する整流ダイオード(4)には逆方向の電圧が印加されて非導通状態となるから、図４(Ｃ)に示すように整流ダイオード(4)には電流Ｉ2が流れず、トランス(2)の２次巻線(2b)へのエネルギの伝達は行なわれない。一方、制御回路(8)の電流検出端子(CS)を介して電流検出回路(26)の比較端子(26b)に入力される電流検出用抵抗(20)の検出電圧のレベルが制御回路(8)の帰還信号入力端子(FB)から電流検出回路(26)の基準端子(26a)に入力されるフィードバック電圧により生成される基準電圧のレベルを超えると、電流検出回路(26)からＲ-Ｓフリップフロップ(29)のセット端子(S)に高い電圧(Ｈ)レベルの出力信号が付与され、Ｒ-Ｓフリップフロップ(29)がセット状態となるので、Ｒ-Ｓフリップフロップ(29)の出力端子(Q)から高い電圧(Ｈ)レベルの出力信号が発生する。これにより、ＯＲゲート(30)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオン・オフ信号ＶGが付与され、ＭＯＳ-ＦＥＴ(3)がオフ状態となる。
【００１８】
ＭＯＳ-ＦＥＴ(3)がオフ状態になると、図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やかに上昇すると共にドレイン電流Ｉ1が図４(Ｂ)に示すようにゼロとなる。これにより、制御回路(8)内の電流検出回路(26)からＲ-Ｓフリップフロップ(29)のセット端子(S)に付与される出力信号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。このとき、トランス(2)の２次巻線(2b)から整流平滑回路(6)の整流ダイオード(4)に順方向の電圧が印加されて導通状態となるので、図４(Ｃ)に示すように整流ダイオード(4)に直線的に減少する電流Ｉ2が流れ、トランス(2)に蓄積されたエネルギが２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供給される。一方、トランス(2)の第３の巻線(7)には、図４(Ｄ)に示すようにＭＯＳ-ＦＥＴ(3)のオフ期間中に正極性となる電圧ＶRGが発生する。
【００１９】
トランス(2)の第３の巻線(7)に発生する電圧ＶRGにより、オフ時間検出回路(14)内の抵抗(16)の抵抗値とコンデンサ(17)の静電容量により決定される時定数でコンデンサ(17)が充電され、抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が上昇する。接続点Ａの電圧が出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZ以上になると、出力トランジスタ(22)がオン状態となり、制御回路(8)のゼロ電流検出端子(ZCD)の電圧が接地電位となる。このとき、制御回路(8)内の電流検出回路(26)及び低電圧検出回路(27)の出力信号の電圧レベルは共に低(Ｌ)レベルであるから、ＯＲゲート(30)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与され、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。
【００２０】
ここで、負荷(9)のインピーダンスが高い軽負荷状態の場合は、負荷(9)の電圧ＶOが高くなると共に電流検出回路(26)の基準端子(26a)の電圧が低くなるため、制御回路(8)から出力されるオン信号ＶGのパルス幅が狭くなり、ＭＯＳ-ＦＥＴ(3)のオン期間が短くなる。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1の最大値が図４(Ｂ)に示すように低くなり、トランス(2)に蓄積されるエネルギが小さくなると共にリセット期間が短くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図４(Ａ)に示すように短くなり、トランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図４(Ｃ)に示すように短期間でゼロとなる。したがって、軽負荷時では、オフ時間検出回路(14)内の抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZを超える前にトランス(2)の蓄積エネルギの放出が完了するので、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力され、ＭＯＳ-ＦＥＴ(3)がオン状態に切り換わる。このため、軽負荷時はトランス(2)の２次側の整流ダイオード(4)の電流Ｉ2がゼロとなったときにＭＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動作が行なわれる。
【００２１】
逆に、負荷(9)のインピーダンスが低い重負荷状態の場合は、負荷(9)の電圧ＶOが低くなり、制御回路(8)から出力されるオン・オフ信号ＶGのパルス幅が広くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くなる。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1の最大値が図５(Ｂ)に示すように高くなり、トランス(2)に蓄積されるエネルギが大きくなると共にリセット期間が長くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベルの期間が図５(Ａ)に示すように長くなる。したがって、重負荷時では、トランス(2)の蓄積エネルギの放出が完了してゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力される前に、オン時間検出回路(14)内の抵抗(16)及びコンデンサ(17)の接続点Ａの電圧が周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZを超え、出力トランジスタ(22)がオン状態となるので、図５(Ｃ)に示すようにトランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2がゼロとなる前にＭＯＳ-ＦＥＴ(3)が強制的にオン状態に切り換えられる。これにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が短縮されてスイッチング周波数が最低値に固定されるので、重負荷時でのスイッチング周波数の減少を抑えることができる。これと同時に、ＭＯＳ-ＦＥＴ(3)のオン期間も短縮されるので、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1及び整流ダイオード(4)に流れる電流Ｉ2の最大値がそれぞれ図５(Ｂ)及び(Ｃ)に示すように抑えられる。なお、スイッチング周波数の最低値はＭＯＳ-ＦＥＴ(3)の最大オフ時間により決定されるため、例えばオフ時間検出回路(14)を構成する抵抗(16)の抵抗値及びコンデンサ(17)の静電容量の何れか一方又は双方を適宜選択することにより、スイッチング周波数の最低値を設定することが可能である。
【００２２】
本実施の形態では、重負荷時において、オフ時間検出回路(14)内のコンデンサ(17)が抵抗(16)の抵抗値とコンデンサ(17)の静電容量により決定される時定数でトランス(2)の第３の巻線(7)に発生する電圧ＶRGにより充電され、コンデンサ(17)の充電電圧が周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶB E＋ＶZを超えたとき、周波数クランプ回路(15)から接地電位の出力を発生する。これにより、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCDが出力される前に制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与されるため、重負荷時に比較的速い時間でＭＯＳ-ＦＥＴ(3)がオン状態となり、スイッチング周波数の低下を抑制することができる。同時に、重負荷時の入力側及び出力側の電流Ｉ1,Ｉ2の最大値を抑えることができるため、スイッチング電源装置の電力損失の低減を図ることが可能である。また、スイッチング周波数制御用の補助巻線が不要となるため、トランス(2)の巻線数の削減が可能となる。更に、軽負荷時はトランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2がゼロとなったときにＭＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動作が行なわれるので、スイッチングの際に発生するノイズ及びスイッチング損失を低減することができる。
【００２３】
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施形態では抵抗(16)及びコンデンサ(17)の直列接続回路で構成されたオフ時間検出回路(14)をトランス(2)の第３の巻線(7)と並列に接続し、抵抗(16)及びコンデンサ(17)の接続点Ａの電圧を周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZと比較する形態を示したが、例えば制御回路(8)から出力されるオン・オフ信号ＶGのオフ期間を計数し且つその計数値に比例する電圧を出力するカウンタ回路でオフ時間検出回路(14)を構成し、カウンタ回路の出力電圧を周波数クランプ回路(15)内の出力トランジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZと比較してもよい。また、上記の実施形態ではゼロ電流検出回路(13)をトランス(2)の第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間に接続した形態を示したが、トランス(2)に電流が流れていないことを検出できればトランス(2)の２次巻線(2b)又は１次巻線(2a)の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間にゼロ電流検出回路(13)を接続してもよい。また、上記の実施形態ではオフ時間検出回路(14)を構成する抵抗(16)の抵抗値及びコンデンサ(17)の静電容量の何れか一方又は双方を適宜選択することによりスイッチング周波数の最低値を設定する形態を示したが、周波数クランプ回路(15)内のツェナダイオード(25)のツェナ電圧ＶZを適宜選択することによってもスイッチング周波数の最低値を設定することが可能である。更に、上記の実施形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用した形態を示したが、バイポーラトランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又はサイリスタ等もスイッチング素子として使用することが可能である。
【００２４】
【発明の効果】
本発明によれば、重負荷時にゼロ電流検出回路の出力信号により比較的速い時間でスイッチング素子をオン状態に切り換え、スイッチング周波数の低下を抑制することができるので、トランス及び平滑コンデンサの小型化が可能となる。また、重負荷時に入力側及び出力側に流れる電流の最大値を抑えることができるので、スイッチング電源装置の電力損失を低減することが可能である。また、スイッチング周波数制御用の補助巻線を別個に設ける必要がないため、トランスの巻線数を削減できる利点がある。更に、軽負荷時においてトランスの２次側電流がゼロとなったときにスイッチング素子がオン状態となる通常の擬似共振動作を行なうことにより、スイッチングの際に発生するノイズ及びスイッチング損失を低減することが可能となる。
【図面の簡単な説明】
【図１】 本発明によるスイッチング電源装置の一実施の形態を示す電気回路図
【図２】 図１の回路の詳細な構成を示す電気回路図
【図３】 図１の制御回路の内部構成を示す回路ブロック図
【図４】 軽負荷時における図２の各部の電圧及び電流を示す波形図
【図５】 重負荷時における図２の各部の電圧及び電流を示す波形図
【図６】 従来のスイッチング電源装置を示す電気回路図
【図７】 軽負荷時における図６の各部の電圧及び電流を示す波形図
【図８】 重負荷時における図６の各部の電圧及び電流を示す波形図
【符号の説明】
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次巻線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ（スイッチング素子）、 (4)・・整流ダイオード、 (5)・・平滑コンデンサ、 (6)・・整流平滑回路、 (7)・・第３の巻線、 (8)・・制御回路、 (9)・・負荷、 (10)・・整流ダイオード、 (11)・・平滑コンデンサ、 (12)・・起動抵抗、 (13)・・ゼロ電流検出回路（ゼロ電流検出手段）、 (14)・・オフ時間検出回路（オフ時間検出手段）、 (15)・・周波数クランプ回路（周波数クランプ手段）、 (16)・・抵抗、 (17)・・コンデンサ、 (18)・・基準電源（基準電圧発生手段）、 (19)・・比較器（比較手段）、 (20)・・電流検出用抵抗、 (21)・・放電用ダイオード、 (22)・・出力トランジスタ、 (23)・・抵抗、 (24)・・コンデンサ、 (25)・・ツェナダイオード、 (26)・・電流検出回路、 (26a)・・基準端子、 (26b)・・比較端子、 (27)・・低電圧検出回路、 (28)・・比較器、 (28a)・・基準電源、 (29)・・Ｒ-Ｓフリップフロップ、 (30)・・ＯＲゲート、 (31)・・インバータ
Claims (3)
- 直流電源と、該直流電源に対して直列に接続されたトランスの１次巻線及びスイッチング素子と、前記トランスの２次巻線に接続された整流平滑回路と、前記トランスに設けられた第３の巻線と、該第３の巻線より駆動用電力が供給され且つ前記スイッチング素子の制御端子にオン・オフ信号を付与する制御回路とを備えたスイッチング電源装置において、
前記トランスの第３の巻線と前記制御回路のゼロ電流検出端子との間に接続され且つ前記トランスに電流が流れないときにゼロ電流検出信号を出力するゼロ電流検出手段と、
前記スイッチング素子のオフ時間を検出して該スイッチング素子のオフ時間に比例する電圧を出力するオフ時間検出手段と、
該オフ時間検出手段が検出する前記オフ時間が最大オフ時間以上となったときに前記ゼロ電流検出手段の出力に関わらずゼロ電流検出信号を出力する周波数クランプ手段とを備え、
前記周波数クランプ手段は、前記最大オフ時間を規定する基準電圧を発生する基準電圧発生手段と、該基準電圧発生手段の基準電圧と前記オフ時間検出手段の出力電圧とを比較する比較手段とを有し、
該比較手段は、前記オフ時間検出手段の出力電圧レベルが前記基準電圧発生手段の基準電圧レベル以上となったときに前記ゼロ電流検出信号を前記制御回路のゼロ電流検出端子に付与し、
前記制御回路は、前記ゼロ電流検出手段又は前記周波数クランプ手段が前記ゼロ電流検出信号を出力したときに前記スイッチング素子の制御端子にオン信号を付与することを特徴とするスイッチング電源装置。 - 前記オフ時間検出手段は、前記トランスの第３の巻線に並列に接続された抵抗及びコンデンサで構成され、該コンデンサの充電電圧を出力する請求項１に記載のスイッチング電源装置。
- 前記オフ時間検出手段は、前記制御回路から出力されるオン・オフ信号のオフ期間を計数し且つ該計数値に比例する電圧を出力するカウンタ手段で構成される請求項１に記載のスイッチング電源装置。
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