JP6886107B2 - 電源回路 - Google Patents

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Description

本発明は、電源回路に関する。
トランスと、スイッチングトランジスタと、電源制御部とを有する電源回路が知られている（特許文献１参照）。トランスの１次側コイルは、交流電源の入力交流電圧を整流して平滑化された電源端子に接続される。スイッチングトランジスタは、１次側コイルの他端子にドレイン端子が接続され、ソース端子が電流値検出用の第１抵抗を介して接地側電源端子に接続される。電源制御部は、スイッチングトランジスタのゲート端子に接続され、予め定める発振周波数でスイッチングトランジスタをオンオフ制御する。また、電源制御部は、第１の帰還部に入力された出力部の電圧が入力され、さらに、電流値検出用の第１抵抗に生じる電圧が入力されるとともに、それらの電圧に応じてスイッチングトランジスタのオン時間とオフ時間との比率を制御する。これにより、電源制御部は、スイッチングトランジスタに流れる電流と電圧のオンとオフの時間を制御し、かつ、交流電源からの電圧振幅に応じてスイッチングトランジスタの動作状態をクロック動作と定電流動作に切り替える。
また、整流部と、スイッチ部と、変圧部と、起動部と、駆動部と、出力部と、制御部とを有する電源供給装置の初期起動回路が知られている（特許文献２参照）。整流部は、入力電圧を整流する。スイッチ部は、整流部の出力が印加されてスイッチングする。変圧部は、スイッチ部でスイッチングされた電圧を主巻線から補助巻線と２次巻線に誘起させる。起動部は、スイッチ部と変圧部との間に構成され、変圧部の主巻線を介して印加される電圧が分配される分配手段によりスイッチ部を起動させる。駆動部は、変圧部の補助巻線からの電圧が入力され、スイッチ部を制御する。出力部は、変圧部の２次巻線からの出力を整流して平滑にされた出力電圧を発生し、出力電圧を感知する。制御部は、出力部で感知された信号を入力し、スイッチ部をスイッチングする。これにより、電源供給装置の初期起動回路は、消費電力が低減され、過電圧又は過電流に対して安定的に動作される。
特開２０１２−２２１９９１号公報 特開平１０−３２３０３０号公報
特許文献１では、発振周波数が固定であるため、スイッチングトランジスタのスイッチング周波数が固定されてしまう。近年、コイルやトランスなどの磁気部品を利用している電源のサイズを軽量かつ小さくすることが望まれている。それを実現するためには、スイッチングトランジスタのスイッチング速度の高速化が必要である。しかし、従来のシリコン半導体を用いた回路では、発振周波数が低く、固定であるため、スイッチングトランジスタのスイッチング速度を変えることが困難である。
また、制御ＩＣ（集積回路）は、スイッチングトランジスタのゲート電圧を制御する。その制御ＩＣ（集積回路）の電源端子には、電源電圧を供給する必要がある。しかし、従来の方法では、電源回路の起動時には、安定した電源電圧を供給するために、特別な補助電源を別系統で構成していた。このため、電源回路の起動のために他の電源を起動しなければならず、電源を構成する部品の数が増えるだけでなく、補助電源のために消費電力が増大して、電源全体としての電力変換効率が改善できないという問題がある。また、特別な補助電源を設けなければ、安定した電源電圧が生成されないため、制御ＩＣの電源端子に、電源電圧を供給することが困難である。
１つの側面では、本発明の目的は、起動時及び起動後に駆動回路に電源電圧を供給することができる電源回路を提供することである。
電源回路は、１次巻線と第１の２次巻線と第２の２次巻線とを含むトランスと、前記第１の２次巻線に直列に接続される第１のダイオードと、電圧が供給され、前記１次巻線に接続される第１のノードと、交流電圧を整流し、前記整流した電圧を前記第１のノードに供給する整流回路と、前記第１の２次巻線及び前記第１のダイオードの直列接続回路に接続される第２のノードと、前記第２のノードと基準電位ノードとの間に接続される第１の容量と、前記第１のノードと前記第２のノードとの間に接続される第１の抵抗と、前記第２の２次巻線に接続される第２の容量と、前記１次巻線に接続される第１のトランジスタと、電源端子が前記第２のノードに接続され、前記第２の容量の電圧に応じて、前記第１のトランジスタを駆動する第１の駆動回路と、前記第１の駆動回路のイネーブル端子に接続される第３のノードと、前記第２のノードと前記第３のノードとの間に接続される第２の抵抗と、前記第３のノードと基準電位ノードとの間に接続される第３の抵抗と、前記第２の２次巻線に接続される第２のダイオードと、前記第２のダイオードに並列に接続される第２のトランジスタと、前記第２のトランジスタを駆動する第２の駆動回路と、前記第２のトランジスタのスパイク電圧を抑制する第１のスナバ回路とを有し、前記第２の容量は、出力端子と基準電位ノードとの間に接続される。
１つの側面では、起動時及び起動後に駆動回路に電源電圧を供給することができる。
図１は、第１の実施形態による電源回路の構成例を示す図である。 図２は、トランスの構成例を示す図である。 図３（Ａ）は１次側制御ＩＣの構成例を示す概念図であり、図３（Ｂ）は１次側制御ＩＣの動作を説明するための電圧波形図である。 図４は、第２の実施形態による電源回路の構成例を示す図である。 図５は、第１の実施形態による電源回路の機能構成例を示す図である。
（第１の実施形態）
図１は第１の実施形態による電源回路の構成例を示す図であり、図５は第１の実施形態による電源回路の機能構成例を示す図である。本実施形態による電源回路は、フライバック方式の交流（ＡＣ）／直流（ＤＣ）スイッチング電源回路であり、例えば１００Ｖの交流電圧を５Ｖの直流電圧に変換する。交流電源１０１は、図５の交流電源５０１に対応し、家庭用コンセント等の商用電源であり、例えば１００Ｖ又は２４０Ｖの交流電圧を供給する。交流電圧は、例えば５０Ｈｚ又は６０Ｈｚである。抵抗Ｒ４５及びインダクタＬ９の直列接続回路は、交流電源１０１の第１の端子とダイオードＤ３のアノードとの間に接続される。インダクタＬ８は、交流電源１０１の第２の端子とダイオードＤ４のアノードとの間に接続される。抵抗Ｒ４５及びインダクタＬ８，Ｌ９は、図５の交流フィルタ５０２に対応し、ノイズを除去するフィルタ回路及び高調波成分を除去する波形整形回路に対応する。また、抵抗Ｒ４５は、大電流が流れると切断されるヒューズ回路でもある。
ダイオードＤ５は、アノードが基準電位ノードに接続され、カソードがダイオードＤ３のアノードに接続される。基準電位ノードは、例えばグランド電位ノードである。ダイオードＤ３のカソードは、サイリスタＳＣＲのアノードに接続される。ダイオードＤ６は、アノードが基準電位ノードに接続され、カソードがダイオードＤ４のアノードに接続される。ダイオードＤ４のカソードは、サイリスタＳＣＲのアノードに接続される。ダイオードＤ３〜Ｄ６は、全波整流回路であり、交流電圧を全波整流し、その全波整流した電圧をサイリスタＳＣＲのアノードに出力する。ダイオードＤ３〜Ｄ６は、図５の平滑回路５０３に対応する。
抵抗Ｒ４８は、サイリスタＳＣＲのアノードとカソードの間に接続される。サイリスタＳＣＲのゲートは、ノード１２２に接続される。サイリスタＳＣＲは、ノード１２２の電圧に応じて、オン／オフする。電源回路の起動時には、交流電源１０１が交流電圧の供給を開始し、サイリスタＳＣＲがオフ状態である。その場合、サイリスタＳＣＲには電流が流れず、抵抗Ｒ４８に電流が流れ、容量Ｃ１及びＣ７に徐々に電荷が蓄積される。これにより、電源回路の起動時の突入電流を防止することができる。抵抗Ｒ４８及びサイリスタＳＣＲは、図５の突入電流防止回路５０４に対応する。
容量Ｃ１は、サイリスタＳＣＲのカソードと基準電位ノードとの間に接続される。インダクタＬ４は、サイリスタＳＣＲのカソードとノード１２１との間に接続される。容量Ｃ７は、ノード１２１と基準電位ノードとの間に接続される。容量Ｃ１，Ｃ７及びインダクタＬ４は、図５のスイッチングノイズ除去フィルタ５０５に対応し、スイッチングノイズを除去する。
分圧回路１０６は、図５の第１のスイッチ用駆動回路の起動／停止回路５０９に対応し、抵抗Ｒ２、Ｒ６及びＲ７を有する。抵抗Ｒ２は、ノード１２１とノード１２２との間に接続される。抵抗Ｒ６は、ノード１２２とノード１２３との間に接続される。抵抗Ｒ７は、ノード１２３と基準電位ノードとの間に接続される。分圧回路１０６では、ノード１２１の電圧を分圧した電圧が、ノード１２２及び１２３から出力される。
容量Ｃ１及びＣ７に電荷が蓄積されると、ノード１２２の電圧が上昇し、サイリスタＳＣＲがオンする。電源回路の起動後は、サイリスタＳＣＲがオンし、オン抵抗が低いサイリスタＳＣＲに電流が流れる。
トランス１１３は、図５のトランス５０６に対応し、１次巻線Ｌ１と、２次巻線Ｌ２と、２次巻線（補助巻線）Ｌ３と、コア１１７とを有する。図２に示すように、トランス１１３では、１次巻線Ｌ１、２次巻線Ｌ２及び２次巻線Ｌ３は、コア１１７に巻かれる。１次巻線Ｌ１、２次巻線Ｌ２及び２次巻線Ｌ３に示される黒点は、巻線の巻き始めを表す印である。１次巻線Ｌ１の巻き始めは下側であり、２次巻線Ｌ２及びＬ３の巻き始めは上側である。例えば、１次巻線Ｌ１の巻数は１００回であり、２次巻線Ｌ２の巻数は１０回であり、２次巻線Ｌ３の巻数は７回である。
１次巻線Ｌ１は、ノード１２１とトランジスタ１１１のドレインとの間に接続される。トランジスタ１１１は、図５の第１のスイッチ５１４に対応し、例えば窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。ＨＥＭＴは、高耐圧及び高速スイッチングの利点がある。ダイオードＤ５１は、アノードがトランジスタ１１１のソースに接続され、カソードがトランジスタ１１１のドレインに接続される。抵抗Ｒ１は、図５の第１のスイッチ用電流検出回路５１５に対応し、トランジスタ１１１のソースと基準電位ノードとの間に接続される。２次巻線Ｌ３は、ダイオードＤ１のアノードと基準電位ノードとの間に接続される。ダイオードＤ１のカソードは、ノード１２２に接続される。ダイオードＤ１は、２次巻線Ｌ３に直列に接続される。容量Ｃ２は、ノード１２２と基準電位ノードとの間に接続される。ノード１２２は、１次側制御ＩＣ（集積回路）１０２の電源端子ＶＣＣに接続される。
次に、フライバック方式のトランス１１３の動作を説明する。１次側制御ＩＣ１０２は、図５の第１のスイッチ用駆動回路５１２に対応し、波形整形及び保護回路１０４を介して、トランジスタ１１１のゲートに対して、交流電源１０１の周波数（５０Ｈｚ又は６０Ｈｚ）よりも高い周波数のパルスを出力する。すると、トランジスタ１１１は、オン状態とオフ状態を交互に繰り返す。トランジスタ１１１がオンすると、１次巻線Ｌ１に電流が流れ、磁束が発生し、コア１１７が磁化され、コア１１７にエネルギーが蓄積される。トランジスタ１１１がオフすると、コア１１７に蓄積されたエネルギーが開放され、２次巻線Ｌ２及びＬ３は電力を出力する。
２次巻線Ｌ２は、出力端子１１４とダイオードＤ１２のカソードとの間に接続される。ダイオードＤ１２のアノードは、基準電位ノードに接続される。ダイオードＤ１２は、図５の第２のスイッチ用第２の保護回路５２２に対応する。出力端子１１４は、図５の出力端子５２４に対応する。容量Ｃ８は、出力端子１１４と基準電位ノードとの間に接続される。２次巻線Ｌ２にはパルス電圧が発生し、容量Ｃ８は、そのパルス電圧を平滑化し、出力端子１１４には、直流電圧が印加される。同様に、２次巻線Ｌ３にはパルス電圧が発生し、容量Ｃ２は、そのパルス電圧を平滑化し、ノード１２２には直流電圧が印加される。
例えば、交流電源１０１の交流電圧が１００Ｖの場合、ノード１２１は約１４１Ｖになり、２次巻線Ｌ２には３０〜４０Ｖのパルス電圧が発生し、２次巻線Ｌ３には８〜１１Ｖのパルス電圧が発生する。出力端子１１４の目標電圧は、５Ｖの直流電圧である。
ダイオードＤ１２の電圧降下による損失を低減するため、トランジスタ１１２を設ける。トランジスタ１１２は、例えば窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ）であり、ドレインがダイオードＤ１２のカソードに接続され、ソースがダイオードＤ１２のアノードに接続される。すなわち、トランジスタ１１２は、ダイオードＤ１２に並列に接続される。トランジスタ１１２は、図５の第２のスイッチ５２１に対応する。
ツェナーダイオードＤ７のアノードは、ダイオードＤ１２のカソードに接続される。抵抗Ｒ１２は、ツェナーダイオードＤ７のカソードと２次側制御ＩＣ１０３の電源端子ＶＣＣとの間に接続される。容量Ｃ９は、２次側制御ＩＣ１０３の電源端子ＶＣＣと基準電位ノードとの間に接続される。２次側制御ＩＣ１０３のグランド端子ＧＮＤは、基準電位ノードに接続される。これにより、２次側制御ＩＣ１０３の電源端子ＶＣＣには、電源電圧が印加される。ツェナーダイオードＤ７、抵抗Ｒ１２及び容量Ｃ９は、図５の第２のスイッチ駆動回路用電源回路５１８に対応する。
抵抗Ｒ１１は、図５のトランス電圧検出回路５１７に対応し、ダイオードＤ１２のカソードと２次側制御ＩＣ１０３の検出端子ＩＮとの間に接続される。２次側制御ＩＣ１０３は、図５の第２のスイッチ用駆動回路５１９に対応し、検出端子ＩＮの電圧が閾値より高い場合には、出力端子ＯＵＴからハイレベルを出力し、検出端子ＩＮの電圧が閾値より低い場合には、出力端子ＯＵＴからローレベルを出力する。２次側制御ＩＣ１０３の出力端子ＯＵＴは、波形整形及び保護回路１０５を介して、トランジスタ１１２のゲートにパルス電圧を出力する。
波形整形及び保護回路１０５は、図５の第２のスイッチ用第１の保護回路５２０に対応し、２次側制御ＩＣ１０３の出力端子ＯＵＴとトランジスタ１１２のゲートとの間に接続される。波形整形及び保護回路１０５は、トランジスタ１１２を高速動作させるために、２次側制御ＩＣ１０３の出力パルス電圧のエッジを急峻にする。また、波形整形及び保護回路１０５は、トランジスタ１１２を保護するため、２次側制御ＩＣ１０３の出力パルス電圧のオーバーシュート及びアンダーシュートを抑制する。波形整形及び保護回路１０５は、ダイオードＤ９，Ｄ２６，Ｄ２７と、ツェナーダイオードＤ１１と、抵抗Ｒ１３と、容量Ｃ２６とを有する。ダイオードＤ９のアノードは、２次側制御ＩＣ１０３の出力端子ＯＵＴに接続される。ツェナーダイオードＤ１１は、アノードがダイオードＤ９のカソードに接続され、カソードがダイオードＤ９のアノードに接続される。抵抗Ｒ１３は、ダイオードＤ９のカソードとトランジスタ１１２のゲートとの間に接続される。ダイオードＤ２６は、アノードがトランジスタ１１２のゲートに接続され、カソードがダイオードＤ２７のアノードに接続される。容量Ｃ２６は、ダイオードＤ２７のカソードと基準電位ノードとの間に接続される。
トランジスタ１１２は、ゲートがハイレベルになるとオンし、ゲートがローレベルになるとオフする。トランジスタ１１２がオンすることにより、ダイオードＤ１２による損失を低減することができる。
トランジスタ１１２がＨＥＭＴである場合、トランジスタ１１２はスイッチング速度が速いため、ｄＶ／ｄｔが大きくなり、基板配線及びトランス１１３の漏れ磁束に伴う漏れインダクタンスによって生じる寄生インダクタンスによるスパイク電圧が大きくなる。スナバ回路１０８は、出力端子１１４とトランジスタ１１２のドレインとの間に接続され、トランジスタ１１２のスイッチング時のスパイク電圧（４００Ｖ〜１ｋＶ）を抑制する保護回路である。スナバ回路１０８は、図５の第２のサージ電圧防止回路５１６に対応し、容量Ｃ６と、抵抗Ｒ１７と、ダイオードＤ１０を有する。容量Ｃ６は、出力端子１１４とダイオードＤ１０のカソードとの間に接続される。抵抗Ｒ１７は、容量Ｃ６に並列に接続される。ダイオードＤ１０のアノードは、トランジスタ１１２のドレインに接続される。容量Ｃ６は、トランジスタ１１２のスイッチング時のスパイク電圧（高電圧）を吸収するように充電する。トランジスタ１１２のオフ期間では、容量Ｃ６は、抵抗Ｒ１７に対して放電する。
バイアス回路１１８は、出力端子１１４とフォトカプラ１０９との間に接続される。フォトカプラ１０９は、発光ダイオード１１５とフォトトランジスタ１１６とを有する。フォトトランジスタ１１６のエミッタは、基準電位ノードに接続される。抵抗Ｒ５は、ノード１２２とフォトトランジスタ１１６のコレクタとの間に接続される。バイアス回路１１８及びフォトカプラ１０９は、図５の帰還回路５２３に対応する。
次に、バイアス回路１１８の構成を説明する。ツェナーダイオード１１０は、電圧リファレンス回路であり、アノードが基準電位ノードに接続される。抵抗Ｒ３は、出力端子１１４とノード１３１との間に接続される。抵抗Ｒ１０は、ノード１３１とツェナーダイオード１１０のリファレンス端子との間に接続される。抵抗Ｒ４は、ツェナーダイオード１１０のリファレンス端子と基準電位ノードとの間に接続される。抵抗Ｒ２０は、出力端子１１４と発光ダイオード１１５のアノードとの間に接続される。抵抗Ｒ１８は、発光ダイオード１１５のアノードとカソードとの間に接続される。抵抗Ｒ１９は、発光ダイオード１１５のカソードとツェナーダイオード１１０のカソードとの間に接続される。容量Ｃ１２と抵抗Ｒ２１の直列接続回路は、ツェナーダイオード１１０のカソードとノード１３１との間に接続される。
出力端子１１４の電圧が上昇すると、発光ダイオード１１５が発する光が強くなり、フォトトランジスタ１１６に流れる電流が大きくなる。その場合、１次側制御ＩＣ１０２は、トランジスタ１１１のゲートパルスのデューティ比を小さくする。ゲートパルスのデューティ比は、ゲートパルスの周期に対するゲートパルスのハイレベル期間の比である。具体的には、出力端子１１４の電圧が目標電圧５Ｖより高い場合、１次側制御ＩＣ１０２は、トランジスタ１１１のゲートパルスのデューティ比を小さくする。これにより、出力端子１１４の電圧が降下する。
逆に、出力端子１１４の電圧が下降すると、発光ダイオード１１５が発する光が弱くなり、フォトトランジスタ１１６に流れる電流が小さくなる。その場合、１次側制御ＩＣ１０２は、トランジスタ１１１のゲートパルスのデューティ比を大きくする。具体的には、出力端子１１４の電圧が目標電圧５Ｖより低い場合、１次側制御ＩＣ１０２は、トランジスタ１１１のゲートパルスのデューティ比を大きくする。これにより、出力端子１１４の電圧が上昇する。出力端子１１４の電圧は、目標電圧５Ｖの一定値を維持する。
１次側制御ＩＣ１０２の電源端子ＶＣＣは、ノード１２２に接続される。電源回路の起動時には、２次巻線Ｌ３は電力を出力せず、ノード１２１から抵抗Ｒ２を介して容量Ｃ２に電流が流れ、容量Ｃ２が充電される。容量Ｃ２は、１次側制御ＩＣ１０２の電源端子ＶＣＣに電源電圧を供給し、１次側制御ＩＣ１０２は動作可能になる。
電源回路の起動後、２次巻線Ｌ３は電力を出力し、２次巻線Ｌ３からダイオードＤ１を介して容量Ｃ２に電流が流れ、容量Ｃ２が充電される。容量Ｃ２は、１次側制御ＩＣ１０２の電源端子ＶＣＣに電源電圧を供給し、１次側制御ＩＣ１０２は動作可能になる。抵抗Ｒ２、２次巻線Ｌ３、ダイオードＤ１及び容量Ｃ２は、図５の第１のスイッチ用バイアス供給回路５０８に対応する。
１次側制御ＩＣ１０２のイネーブル端子ＥＮは、ノード１２３に接続される。抵抗Ｒ８は、図５の第１のスイッチ用クロック周波数決定用回路５１１に対応し、１次側制御ＩＣ１０２の周波数制御端子ＦＲと基準電位ノードとの間に接続される。ツェナーダイオードＤ８は、アノードが１次側制御ＩＣ１０２の電流帰還端子ＩＦＢに接続され、カソードがフォトトランジスタ１１６のコレクタに接続される。波形整形及び保護回路１０４は、波形整形及び保護回路１０５と同様の構成を有し、１次側制御ＩＣ１０２の出力端子ＧＡＴＥとトランジスタ１１１のゲートとの間に接続される。波形整形及び保護回路１０４は、図５の第１のスイッチ用保護回路５１３に対応する。１次側制御ＩＣ１０２の電流検出端子ＩＳは、トランジスタ１１１のソースに接続される。１次側制御ＩＣ１０２のグランド端子ＧＮＤは、基準電位ノードに接続される。図５において、第１のスイッチ駆動回路用外部クロック供給回路５１０は、第１のスイッチ用駆動回路５１２にクロック信号を供給する。
図３（Ａ）は１次側制御ＩＣ１０２の構成例を示す概念図であり、図３（Ｂ）は１次側制御ＩＣ１０２の動作を説明するための電圧波形図である。１次側制御ＩＣ１０２は、発振回路３０１と、電流電圧変換回路３０２と、比較器３０３と、パルス幅変調（ＰＷＭ）回路３０４とを有する。発振回路３０１は、周波数制御端子ＦＲを介して抵抗Ｒ８に接続され、抵抗Ｒ８の値に応じた周波数のランプ波電圧（のこぎり波電圧）３１１を生成する。抵抗Ｒ８は、１次側制御ＩＣ１０２の外部に設けられる抵抗である。抵抗Ｒ８を変えることにより、発振回路３０１が生成するランプ波電圧３１１の周波数を変えることができる。
例えば、トランジスタ１１１がＨＥＭＴである場合には、トランジスタ１１１が高速動作するので、抵抗Ｒ８により、ランプ波電圧３１１の周波数を高くすることができる。また、トランジスタ１１１がＭＯＳ電界効果トランジスタである場合には、トランジスタ１１１が低速動作するので、抵抗Ｒ８により、ランプ波電圧３１１の周波数を低くすることができる。
電流電圧変換回路３０２は、ツェナーダイオードＤ８を介してフォトトランジスタ１１６に流れる電流を電圧３１２に変換する。比較器３０３は、ランプ波電圧３１１が電圧３１２より高い場合にはハイレベルを出力し、ランプ波電圧３１１が電圧３１２より低い場合にはローレベルを出力する。ＰＷＭ回路３０４は、イネーブル端子ＥＮの電圧が閾値より高い場合にイネーブル状態になり、比較器３０３の出力パルスに応じたデューティ比のゲートパルスを出力端子ＧＡＴＥから出力する。また、ＰＷＭ回路３０４は、電流検出端子ＩＳを基にトランジスタ１１１の過電流を検出すると、動作を停止する。出力端子ＧＡＴＥは、そのゲートパルスを、波形整形及び保護回路１０４を介してトランジスタ１１１のゲートに出力する。トランジスタ１１１は、ゲートパルスがハイレベルの場合にオンし、ゲートパルスがローレベルの場合にオフする。
比較器３０３の出力パルスのローレベル期間は、トランジスタ１１１のオン期間に対応する。比較器３０３の出力パルスのハイレベル期間は、トランジスタ１１１のオフ期間に対応する。ＰＷＭ回路３０４は、ゲートパルスの周波数を一定にし、ゲートパルスのデューティ比を制御する。具体的には、ＰＷＭ回路３０４は、比較器３０３の出力パルスのローレベル期間が長いほど、ゲートパルスのデューティ比を大きくし、比較器３０３の出力パルスのローレベル期間が短いほど、ゲートパルスのデューティ比を小さくする。
以上のように、１次側制御ＩＣ１０２は、出力端子１１４の電圧が目標電圧５Ｖより高い場合には、トランジスタ１１１のゲートパルスのデューティ比を小さくする。これにより、出力端子１１４の電圧は降下する。また、１次側制御ＩＣ１０２は、出力端子１１４の電圧が目標電圧５Ｖより低い場合には、トランジスタ１１１のゲートパルスのデューティ比を大きくする。これにより、出力端子１１４の電圧は、上昇する。出力端子１１４の電圧は、目標電圧５Ｖの一定値になる。出力端子１１４には、負荷が接続される。電源回路は、その負荷に対して、５Ｖの直流電源電圧を供給することができる。
ここで、１次側制御ＩＣ１０２として、周波数制御端子ＦＲを有さない１次側制御ＩＣについて説明する。そのような１次側制御ＩＣは、発振回路の発振周波数が固定（例えば５０ｋＨｚの低周波数）であり、ＭＯＳ電界効果トランジスタを駆動することができても、ＨＥＭＴを高速駆動することができない。トランジスタ１１１としてＨＥＭＴのような高速トランジスタを用いる場合には、本実施形態のように、周波数制御端子ＦＲを有する１次側制御ＩＣ１０２を設ける必要がある。１次側制御ＩＣ１０２は、抵抗Ｒ８により、高周波数のゲートパルスを生成することができるので、トランジスタ１１１を高速スイッチングさせることができる。
トランジスタ１１１及び１１２は、ＨＥＭＴのような高速トランジスタが好ましく、電力増幅率が１になる最大発振周波数ｆｍａｘ及び電流増幅率が１になる遮断周波数ｆｔが高ければ高いほど好ましい。具体的にはスイッチングさせたい周波数の７倍波（矩形波がほぼ再現できる周波数成分）以上とすることが好ましい。また、トランジスタ１１１及び１１２は、電力増幅率が１になる最大発振周波数ｆｍａｘ及び電流増幅率が１になる遮断周波数ｆｔが１０ＭＨｚ以上であることが好ましい。
１次側制御ＩＣ１０２の電源端子ＶＣＣには、抵抗Ｒ２、容量Ｃ２、ダイオードＤ１及び２次巻線Ｌ３を接続することにより、起動時及び起動後に電源電圧を１次側制御ＩＣ１０２の電源端子ＶＣＣに供給することができる。また、１次側制御ＩＣ１０２のイネーブル端子ＥＮに分圧抵抗１０６を接続することにより、１次側制御ＩＣ１０２をイネーブル状態にすることができる。
トランジスタ１１１がＨＥＭＴである場合、トランジスタ１１１はスイッチング速度が速いため、ｄＶ／ｄｔが大きくなり、基板配線及びトランス１１３の漏れ磁束に伴う漏れインダクタンスによって生じる寄生インダクタンスによるスパイク電圧が大きくなる。スナバ回路１０７は、ノード１２１とトランジスタ１１１のドレインとの間に接続され、トランジスタ１１１のスイッチング時のスパイク電圧（４００Ｖ〜１ｋＶ）を抑制する保護回路である。スナバ回路１０７は、図５の第１のサージ電圧防止回路５０７に対応し、容量Ｃ５と、抵抗Ｒ９と、ツェナーダイオードＤ２を有する。容量Ｃ５は、ノード１２１とツェナーダイオードＤ２のカソードとの間に接続される。抵抗Ｒ９は、容量Ｃ５に並列に接続される。ツェナーダイオードＤ２のアノードは、トランジスタ１１１のドレインに接続される。容量Ｃ５は、トランジスタ１１１のスイッチング時のスパイク電圧（高電圧）を吸収するように充電する。トランジスタ１１１のオフ期間では、容量Ｃ５は、抵抗Ｒ９に対して放電する。
（第２の実施形態）
図４は、第２の実施形態による電源回路の構成例を示す図である。本実施形態による電源回路は、フォワード方式の交流（ＡＣ）／直流（ＤＣ）スイッチング電源回路である。以下、本実施形態が第１の実施形態と異なる点を説明する。図１のトランス１１３は、フライバック方式であるので、黒点で示すように、１次巻線Ｌ１の巻き始めは下側であり、２次巻線Ｌ２及びＬ３の巻き始めは上側である。これに対し、図４のトランス１１３は、フォワード方式であるので、黒点で示すように、１次巻線Ｌ１及び２次巻線Ｌ２の巻き始めは下側であり、２次巻線Ｌ３の巻き始めは上側である。
次に、フォワード方式のトランス１１３の動作を説明する。トランジスタ１１１がオンすると、１次巻線Ｌ１に電流が流れ、電磁誘導により、２次巻線Ｌ２は電力を出力する。トランジスタ１１１がオフすると、１次巻線Ｌ１に電流が流れず、２次巻線Ｌ２は電力を出力しない。
１次側制御ＩＣ４０１は、図１の１次側制御ＩＣ１０２の代わりに設けられる。１次側制御ＩＣ４０１の電源端子ＶＣＣは、図１と同様に、ノード１２２に接続される。１次側制御ＩＣ４０１の周波数制御端子ＦＲは、図１と同様に、抵抗Ｒ８に接続される。１次側制御ＩＣ４０１の出力端子ＧＡＴＥは、図１と同様に、波形整形及び保護回路１０４を介して、トランジスタ１１１のゲートに接続される。１次側制御ＩＣ４０１のグランド端子ＧＮＤは、図１と同様に、基準電位ノードに接続される。
分圧回路１０６は、抵抗Ｒ２の他に、抵抗Ｒ２２、Ｒ１５及びＲ１６を有する。抵抗Ｒ２２は、ノード１２２とノード４１１との間に接続される。抵抗Ｒ１５は、ノード４１１とノード４１２との間に接続される。抵抗Ｒ１６は、ノード４１２と基準電位ノードとの間に接続される。１次側制御ＩＣ４０１の低下電圧検出端子ＵＶは、ノード４１１に接続される。１次側制御ＩＣ４０１の過電圧検出端子ＯＶは、ノード４１２に接続される。
容量Ｃ３は、１次側制御ＩＣ４０１の内部電源出力端子ＶＯＵＴと基準電位ノードとの間に接続される。抵抗Ｒ２３は、１次側制御ＩＣ４０１の内部電源出力端子ＶＯＵＴとフォトトランジスタ１１６のコレクタとの間に接続される。容量Ｃ１６は、フォトトランジスタ１１６のコレクタと基準電位ノードとの間に接続される。
抵抗Ｒ２９は、１次側制御ＩＣ４０１の電流検出端子ＩＳとトランジスタ１１１のソースとの間に接続される。抵抗Ｒ３１及びＲ３２の直列接続回路は、１次側制御ＩＣ４０１の電流帰還端子ＩＦＢとフォトトランジスタ１１６のエミッタとの間に接続される。抵抗Ｒ２４は、フォトトランジスタ１１６のエミッタと基準電位ノードとの間に接続される。
１次側制御ＩＣ４０１は、図１の１次側制御ＩＣ１０２と同様の動作を行う。さらに、１次側制御ＩＣ４０１は、低下電圧検出端子ＵＶを基に、ノード４１１の低下電圧を検出し、過電圧検出端子ＯＶを基に、ノード４１２の過電圧を検出する。また、１次側制御ＩＣ４０１は、電源端子ＶＣＣの電源電圧に基づく電圧を内部電源出力端子ＶＯＵＴから出力する。また、１次側制御ＩＣ４０１は、トランジスタ１１１がオン状態からオフ状態に遷移する直前に立ち上がるハイレベルパルスを出力端子ＡＯＵＴから出力する。
アクティブクランプ回路４０２は、図１のスナバ回路１０７の代わりに設けられ、１次側制御ＩＣ４０１の出力端子ＡＯＵＴ及びトランジスタ１１１のドレインに接続される。アクティブクランプ回路４０２は、トランジスタ１１１がオン状態からオフ状態に遷移する期間に、トランジスタ１１１のドレインを容量Ｃ１４に接続する。
アクティブクランプ回路４０２は、容量Ｃ１５と、抵抗Ｒ３０と、ツェナーダイオードＤ１３と、トランジスタ４０３と、容量Ｃ１４とを有する。トランジスタ４０３は、トランジスタ１１１と同様に、例えばＨＥＭＴであり、電力増幅率が１になる最大発振周波数ｆｍａｘ及び電流増幅率が１になる遮断周波数ｆｔが高ければ高いほど好ましい。具体的にはスイッチングさせたい周波数の７倍波（矩形波がほぼ再現できる周波数成分）以上とすることが好ましい。また、トランジスタ４０３は、電力増幅率が１になる最大発振周波数ｆｍａｘ及び電流増幅率が１になる遮断周波数ｆｔが１０ＭＨｚ以上であることが好ましい。
容量Ｃ１５は、１次側制御ＩＣ４０１の出力端子ＡＯＵＴとトランジスタ４０３のゲートとの間に接続される。抵抗Ｒ３０は、トランジスタ４０３のゲートと基準電位ノードとの間に接続される。ツェナーダイオードＤ１３は、アノードがトランジスタ４０３のゲートに接続され、カソードが基準電位ノードに接続される。トランジスタ４０３のソースは、基準電位ノードに接続される。容量Ｃ１４は、トランジスタ４０３のドレインとトランジスタ１１１のドレインとの間に接続される。
トランジスタ４０３は、ゲートがハイレベルになるとオンし、ゲートがローレベルになるとオフする。１次側制御ＩＣ４０３の出力端子ＡＯＵＴは、トランジスタ１１１がオン状態からオフ状態に遷移する直前に立ち上がるハイレベルパルスを出力する。トランジスタ４０３は、トランジスタ１１１がオン状態からオフ状態に遷移する期間にオンし、トランジスタ１１１のドレインを容量Ｃ１４に接続する。トランジスタ１１１のドレインの電荷は、容量Ｃ１４に充電され、トランジスタ１１１のドレインのスパイク電圧を低減することができる。
なお、トランジスタ１１１のオフ期間では、トランジスタ４０３のゲートに中間電圧が印加され、トランジスタ４０３は抵抗として機能する。容量Ｃ１４は、トランジスタ４０３の抵抗に対して放電する。
以上のように、第１及び第２の実施形態によれば、１次側制御ＩＣ１０２又は４０１の電源端子ＶＣＣに、抵抗Ｒ２、容量Ｃ２、ダイオードＤ１及び２次巻線Ｌ３を接続することにより、起動時及び起動後に電源電圧を１次側制御ＩＣ１０２又は４０１の電源端子ＶＣＣに供給することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０１ 交流電源
１０２ １次側制御ＩＣ
１０３ ２次側制御ＩＣ
１０４，１０５ 波形整形及び保護回路
１０６ 分圧回路
１０７，１０８ スナバ回路
１０９ フォトカプラ
１１０ ツェナーダイオード
１１１，１１２ トランジスタ
１１３ トランス
１１４ 出力端子
１１５ 発光ダイオード
１１６ フォトトランジスタ
１１７ コア
１１８ バイアス回路

Claims (8)

  1. １次巻線と第１の２次巻線と第２の２次巻線とを含むトランスと、
    前記第１の２次巻線に直列に接続される第１のダイオードと、
    電圧が供給され、前記１次巻線に接続される第１のノードと、
    交流電圧を整流し、前記整流した電圧を前記第１のノードに供給する整流回路と、
    前記第１の２次巻線及び前記第１のダイオードの直列接続回路に接続される第２のノードと、
    前記第２のノードと基準電位ノードとの間に接続される第１の容量と、
    前記第１のノードと前記第２のノードとの間に接続される第１の抵抗と、
    前記第２の２次巻線に接続される第２の容量と、
    前記１次巻線に接続される第１のトランジスタと、
    電源端子が前記第２のノードに接続され、前記第２の容量の電圧に応じて、前記第１のトランジスタを駆動する第１の駆動回路と、
    前記第１の駆動回路のイネーブル端子に接続される第３のノードと、
    前記第２のノードと前記第３のノードとの間に接続される第２の抵抗と、
    前記第３のノードと基準電位ノードとの間に接続される第３の抵抗と、
    前記第２の２次巻線に接続される第２のダイオードと、
    前記第２のダイオードに並列に接続される第２のトランジスタと、
    前記第２のトランジスタを駆動する第２の駆動回路と、
    前記第２のトランジスタのスパイク電圧を抑制する第１のスナバ回路とを有し、
    前記第２の容量は、出力端子と基準電位ノードとの間に接続されることを特徴とする電源回路。
  2. さらに、前記第２の容量の電圧に応じた電流を前記第１の駆動回路に供給するフォトカプラを有することを特徴とする請求項１に記載の電源回路。
  3. さらに、前記整流回路と前記一次巻線との間に接続されるサイリスタと、
    前記サイリスタに並列に接続される第４の抵抗とを有することを特徴とする請求項１又は２に記載の電源回路。
  4. さらに、前記第１のノードと前記第１のトランジスタとの間に接続され、前記第１のトランジスタのスパイク電圧を抑制する第２のスナバ回路を有することを特徴とする請求項１〜３のいずれか１項に記載の電源回路。
  5. さらに、前記第１のトランジスタがオン状態からオフ状態に遷移する期間に、前記第１のトランジスタを第３の容量に接続するアクティブクランプ回路を有することを特徴とする請求項１〜３のいずれか１項に記載の電源回路。
  6. 前記第１のトランジスタがオフすると、前記第２の２次巻線は電力を出力することを特徴とする請求項４に記載の電源回路。
  7. 前記第１のトランジスタがオンすると、前記第２の２次巻線は電力を出力することを特徴とする請求項５に記載の電源回路。
  8. 前記第１のトランジスタは、電力増幅率が１になる最大発振周波数及び電流増幅率が１になる遮断周波数が１０ＭＨｚ以上であることを特徴とする請求項１〜７のいずれか１項に記載の電源回路。
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