JP5748269B2 - スイッチング電源 - Google Patents

Description

本発明は、スイッチング電源に関し、特に、フライバック方式のスイッチング電源に用いて好適なスイッチング電源に関する。

従来より、絶縁型コンバータ方式において力率改善を行う方法として、専用の制御ＩＣを用いた他励式フライバック型スイッチング電源が知られている。この種のスイッチング電源は、例えば、図７に示すように、整流回路１０と、チョークコイルＮｐおよび制御巻線Ｎｃとからなる一次巻線と、二次巻線Ｎｓと、制御回路２０と、出力平滑回路４０と、出力電圧検出回路５０と、スイッチングトランジスタＱ１と、スイッチングトランジスタＱ１電流検出用の抵抗Ｒ１と、フォトカプラＰＨ１とから構成されている。

また、制御回路２０は、ゼロ電流検出端子およびＯＮ幅制御入力端子を備え、ゼロ電流検出端子およびＯＮ幅制御入力端子に入力される信号により、スイッチングトランジスタＱ１のＯＮタイミングとＯＮ時間幅とを制御する。また、二次巻線Ｎｓから得られる補助電源から電源の供給を受ける電源端子を備えている（例えば、特許文献１参照。）。

特開２００９−２６１１９２号公報

ところで、上記のスイッチング電源では、スイッチング動作のオンタイミングが制御回路２０のゼロ電流検出端子の閾値に対する電圧レベルにより決定されるが、スイッチング電源の起動時においては、出力電圧がまだ低い状態であるため、二次巻線Ｎｓに誘起される電圧が低い。そのため、スイッチングの際に発生したリンギングにより、本来オフ状態であるべき期間でオンしてしまう現象が生じる。このとき、スイッチング素子に過大な電圧および電流が印加され、スイッチング素子が破壊に至るという問題があった。

つまり、図６に示すように、スイッチング電源の起動時に、出力電圧がまだ低い状態では、二次巻線Ｎｓに誘起される電圧が低く、二次巻線Ｎｓの電圧波形が、図６（ａ）に示すようになるために、波形のリンギング部分が本来の閾値を超えてしまいスイッチングトランジスタＱ１のゲート−ソース間に、図６（ｂ）に示すような電圧波形が発生する。これにより、スイッチングトランジスタＱ１のドレイン−ソース間には、図６（ｃ）に示すような振幅の大きな電圧波形が発生し、これに伴い、図６（ｄ）に示すような大きなドレイン電流が発生する。

また、スイッチング素子の破壊を防止するために、破壊耐性が強いスイッチング素子を使用することもできるが、コストが高くなるという問題があった。

そこで、本発明は、上述の課題に鑑みてなされたものであり、スイッチング電源の起動時において、スイッチング素子に印加される過大な電圧および電流を簡易な回路構成で防止するスイッチング電源を提供することを目的とする。

本発明は、上記の課題を解決するために、以下の事項を提案している。なお、理解を容易にするために、本発明の実施形態に対応する符号を付して説明するが、これに限定されるものではない。

（１）本発明は、１次側主巻線（例えば、図１のチョークコイルＮｐに相当）、２次側主巻線（例えば、図１の２次巻線Ｎｓに相当）、および補助巻線（例えば、図１の制御巻線Ｎｃに相当）とを備えたトランスと、スイッチング素子（例えば、図１のスイッチングトランジスタＱ１に相当）を駆動して前記トランスの２次側主巻線から直流電力を出力する第１の整流回路（例えば、図１の出力平滑回路４０に相当）と、前記スイッチング素子の駆動を制御する制御回路（例えば、図１の制御回路２０に相当）と、前記補助巻線に発生する交流を整流して直流電圧を出力する補助電源（例えば、図１の制御巻線Ｎｃ、ダイオードＤ１、電源供給用平滑コンデンサＣ２に相当）と、を備え、前記制御回路は、前記補助電源に接続される電源端子と、前記補助巻線に接続されるゼロ電流検出端子（例えば、図１のＺ／Ｃ端子に相当）とを備えたスイッチング電源において、前記電源端子とゼロ電流検出端子との間に設けられ、起動時に、この間の電圧波形をオフセットする波形オフセット回路（例えば、図１の波形オフセット回路３０に相当）を備えたことを特徴とするスイッチング電源を提案している。

この発明によれば、スイッチング電源において、制御回路の電源端子とゼロ電流検出端子との間に、起動時に、この間の電圧波形をオフセットする波形オフセット回路が設けられている。したがって、制御回路の電源端子とゼロ電流検出端子との間の電圧波形をオフセットすることにより、等価的に、ゼロ電流検出端子に入力される電圧波形に対する閾値が従来よりも高くなる。そのため、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン−ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。

（２）本発明は、（１）のスイッチング電源について、前記波形オフセット回路が、前記ゼロ電流検出端子と電源端子間に接続された抵抗（例えば、図３の抵抗Ｒ７に相当）からなることを特徴とするスイッチング電源を提案している。

この発明によれば、波形オフセット回路が、ゼロ電流検出端子と電源端子間に接続された抵抗から構成されている。つまり、電源端子よりゼロ電流検出端子の電圧が低い場合は、抵抗に電流が流れ、ゼロ電流検出端子の電圧を引き上げるので、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン−ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。

（３）本発明は、（１）のスイッチング電源について、前記波形オフセット回路が、抵抗、（例えば、図４の抵抗Ｒ７に相当）とカソードが該抵抗の一端に接続されたダイオード（例えば、図４のダイオードＤ３に相当）からなり、前記抵抗の他端が前記ゼロ電流検出端子に接続され、前記ダイオードのアノードが前記電源端子に接続されていることを特徴とするスイッチング電源を提案している。

この発明によれば、波形オフセット回路が、抵抗とカソードがこの抵抗の一端に接続されたダイオードからなり、抵抗の他端がゼロ電流検出端子に接続され、ダイオードのアノードが電源端子に接続されている。つまり、電源端子よりゼロ電流検出端子の電圧が低い場合は、波形オフセット回路を介してバイアス電流が流れ、ゼロ電流検出端子の電圧を引き上げるので、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン−ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。

（４）本発明は、（１）のスイッチング電源について、前記波形オフセット回路が、抵抗（例えば、図５の抵抗Ｒ７に相当）とアノードが該抵抗の一端に接続されたダイオード（例えば、図５のダイオードＤ３に相当）からなり、前記抵抗の他端が前記電源端子に接続され、前記ダイオードのカソードが前記ゼロ電流検出端子に接続されていることを特徴とするスイッチング電源を提案している。

この発明によれば、波形オフセット回路が、抵抗とアノードがこの抵抗の一端に接続されたダイオードからなり、抵抗の他端が電源端子に接続され、ダイオードのカソードがゼロ電流検出端子に接続されている。つまり、電源端子よりゼロ電流検出端子の電圧が低い場合は、波形オフセット回路を介してバイアス電流が流れ、ゼロ電流検出端子の電圧を引き上げるので、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン−ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。

（５）本発明は、（１）から（４）のスイッチング電源について、前記制御回路が専用のＩＣからなることを特徴とするスイッチング電源を提案している。

この発明によれば、制御回路が専用のＩＣからなる、つまり、制御回路が専用ＩＣからなる他励式フライバック型スイッチング電源においても、起動時の不安定な状況から生じるスイッチング素子のドレイン−ソース間への過大な電圧の印加や過大なドレイン電流によるスイッチング素子へのストレスを防止できる。

本発明によれば、スイッチング電源の起動時において、スイッチング素子に印加される過大な電圧および電流を簡易な回路構成で防止できるという効果がある。

本発明の実施形態に係るスイッチング電源の構成を示す図である。 本発明の実施形態に係るスイッチング電源各部の電圧波形あるいは電流波形を示す図である。 本発明の第１の実施例に係るスイッチング電源の構成を示す図である。 本発明の第２の実施例に係るスイッチング電源の構成を示す図である。 本発明の第３の実施例に係るスイッチング電源の構成を示す図である。 従来例に係るスイッチング電源各部の電圧波形あるいは電流波形を示す図である。 従来例に係るスイッチング電源の構成を示す図である。

以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜実施形態＞
以下、図１および図２を用いて、本発明に係る実施形態について説明する。

＜スイッチング電源の構成＞
本実施形態に係るスイッチング電源は、主として、図１に示すように、整流回路１０と、チョークコイルＮｐおよび制御巻線Ｎｃとからなる一次巻線と、二次巻線Ｎｓと、制御回路２０と、波形オフセット回路３０と、出力平滑回路４０と、出力電圧検出回路５０と、スイッチングトランジスタＱ１と、スイッチングトランジスタＱ１電流検出用の抵抗Ｒ１と、フォトカプラＰＨ１とから構成されている。

整流回路１０は、商用電源の交流を全波整流して得られる脈流を一次巻線のチョークコイルＮｐに供給する。一次巻線のチョークコイルＮｐは、スイッチングトランジスタＱ１がＯＮの場合に、チョークコイルＮｐ端子間に印加される電圧により、電磁エネルギーを蓄積し、スイッチングトランジスタＱ１がＯＦＦの場合に、蓄積した電磁エネルギーを負荷に供給する。

制御巻線Ｎｃの電圧は、ゼロ電流検出端子に供給される。この電圧信号は、二次巻線Ｎｓを流れる電流に対応した信号であり、制御回路２０におけるスイッチングトランジスタＱ１をＯＮするためのトリガ信号となる。また、制御巻線Ｎｃの電圧は、ダイオードＤ１および電源供給用平滑コンデンサＣ２によって整流されて、制御回路２０の補助電源を電源端子に供給する。さらに、二次巻線Ｎｓの一端は、整流ダイオードＤ２のアノードに接続され、この整流ダイオードＤ２が平滑コンデンサＣ４に接続され、出力電圧となる。

制御回路２０は、ゼロ電流検出端子およびＯＮ幅制御入力端子に入力される信号により、スイッチングトランジスタＱ１のＯＮタイミングとＯＮ時間幅とを制御する。具体的には、ゼロ電流検出端子には、電流制限用抵抗Ｒ２を介して、制御巻線Ｎｃが接続されている。そして、ゼロ電流検出端子に「Ｈｉ」から「Ｌｏｗ」に遷移するトリガ信号を入力すると、ＤＲ端子からスイッチングトランジスタＱ１のゲートにＯＮ信号を出力し、スイッチングトランジスタＱ１をＯＮする。なお、制御回路２０は、専用ＩＣで構成されていてもよい。

また、ＯＮ幅制御入力端子には、フォトカプラＰＨ１の一部をなすフォトトランジスタが接続され、出力電圧検出回路５０に設けられた発光ダイオードから射出される光を受光して、スイッチングトランジスタＱ１のＯＮ時間幅を制御する。なお、本実施形態では、スイッチングトランジスタＱ１が、ＭＯＳＦＥＴにより構成されているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やバイポーラトランジスタ等でも構成することができる。

波形オフセット回路３０は、制御回路２０の電源端子とゼロ電流検出端子との間に設けられ、起動時に、この間の電圧波形をオフセットする。つまり、制御回路２０の電源端子とゼロ電流検出端子との間の電圧波形をオフセットすることにより、等価的に、ゼロ電流検出端子に入力される電圧波形に対する閾値が従来よりも高くなるため、制御巻線Ｎｃにおける電圧波形のリンキング部分が本来の閾値を超えることがなくなり、スイッチングトランジスタＱ１のドレイン−ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。なお、上記の波形オフセット回路３０は、スイッチング電源の起動時において、動作するものであり、制御巻線Ｎｃの電圧が安定した後は、スイッチング電源の動作に影響を与えるものではない。

出力平滑回路４０は、二次巻線Ｎｓから供給される電圧波形を平滑化して出力電圧を得る。出力電圧検出回路５０は、出力電圧を検出するための抵抗Ｒ３、Ｒ４の分圧値を基準電圧と比較して、その比較結果に応じて、フォトカプラＰＨ１の一部をなす発光ダイオードを点灯させる。発光ダイオードから射出される光は、制御回路２０のＦ／Ｂ端子に接続されたフォトトランジスタにおいて受光され、スイッチングトランジスタＱ１のＯＮ時間幅を制御する。

また、スイッチングトランジスタＱ１は、そのソースにスイッチングトランジスタＱ１電流検出用の抵抗Ｒ１が接続され、制御回路２０のＤＲ端子から出力される信号により、ＯＮ／ＯＦＦ動作を行う。

＜スイッチング電源の動作＞
図２を用いて、本実施形態に係るスイッチング電源の動作について説明する。なお、図２の各波形は、電源の起動時の波形を示している。

スイッチング電源の起動時において、制御巻線Ｎｃには、図２（ａ）に示すようなリンキングを伴った電圧波形が現れる。一方で、スイッチング電源が起動すると、波形オフセット回路３０が動作する。

波形オフセット回路３０が動作することにより、制御巻線Ｎｃに現れた電圧波形がオフセット分だけ高いレベルに引き上げられるため、制御巻線Ｎｃに現れた電圧波形とゼロ電流検出端子の閾値電圧とは、図２（ａ）に示されるように、従来よりも、オフセット分の開きをもつことになる。

これにより、制御巻線Ｎｃに現れた電圧波形がリンギングを伴った電圧波形であっても、リンギングがゼロ電流検出端子の閾値レベルよりも高くなるため、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に異常はない。また、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に伴い、ＶＤＳ波形およびＩＤ電流波形は、図２（ｃ）、図２（ｄ）のようになり、スイッチングトランジスタＱ１に過大な電圧や電流が加わることはない。

＜第１の実施例＞
図３を用いて、本実施形態に係る第１の実施例について説明する。

本実施例は、波形オフセット回路３０を図３に示すように、抵抗Ｒ７により構成したものである。ここで、抵抗Ｒ７の一端は、ゼロ電流検出端子に接続され、抵抗Ｒ７の他端は、電源端子に接続されている。

この波形オフセット回路３０では、二次巻線Ｎｓの電圧がまだ低い状態のスイッチング電源の起動時は、Ｒ５を介して充電された電源供給用平滑コンデンサＣ２の電圧の方がゼロ電流検出端子の電圧より高いため、オフセット回路を介して抵抗Ｒ７に電流が流れることにより生じる電圧値によって、ゼロ電流検出端子の電圧をオフセットする状態になる。

そのため、制御巻線Ｎｃに現れた電圧波形がリンギングを伴った電圧波形であっても、リンキングがゼロ電流検出端子の閾値レベルよりも高く設定することが出来るので、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に異常はない。また、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に伴い、ＶＤＳ波形およびＩＤ電流波形は、図２（ｃ）、図２（ｄ）のようになり、スイッチングトランジスタＱ１に過大な電圧や電流が加わることはない。

＜第２の実施例＞
図４を用いて、本実施形態に係る第２の実施例について説明する。

本実施例は、波形オフセット回路３０を図４に示すように、ダイオードＤ３と抵抗Ｒ７により構成したものである。ここで、ダイオードＤ３のカソードは、抵抗Ｒ７の一端に接続され、抵抗Ｒ７の他端は、制御回路２０のゼロ電流検出端子に接続されている。また、ダイオードＤ３のアノードは、制御回路２０の電源端子に接続されている。

この波形オフセット回路３０では、二次巻線Ｎｓの電圧がまだ低い状態のスイッチング電源の起動時は、Ｒ５を介して充電された電源供給用平滑コンデンサＣ２の電圧の方がゼロ電流検出端子の電圧より高いため、オフセット回路を介してゼロ電流検出端子の電圧をオフセットする状態になる。

そのため、制御巻線Ｎｃに現れた電圧波形がリンギングを伴った電圧波形であっても、リンキングがゼロ電流検出端子の閾値レベルよりも高く設定することが出来るので、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に異常はない。また、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に伴い、ＶＤＳ波形およびＩＤ電流波形は、図２（ｃ）、図２（ｄ）のようになり、スイッチングトランジスタＱ１に過大な電圧や電流が加わることはない。

＜第３の実施例＞
図５を用いて、本実施形態に係る第３の実施例について説明する。

本実施例は、波形オフセット回路３０を図５に示すように、ダイオードＤ３と抵抗Ｒ７により構成したものである。ここで、ダイオードＤ３のカソードは、ゼロ電流検出端子に接続され、抵抗Ｒ７の一端は、電源端子に接続されるとともに、その他端は、ダイオードＤ３のアノードに接続されている。

この波形オフセット回路３０では、二次巻線Ｎｓの電圧がまだ低い状態のスイッチング電源の起動時は、Ｒ５を介して充電されたコンデンサＣ２の電圧の方がゼロ電流検出端子の電圧より高いため、オフセット回路を介してゼロ電流検出端子の電圧をオフセットする状態になる。

そのため、制御巻線Ｎｃに現れた電圧波形がリンギングを伴った電圧波形であっても、リンキングがゼロ電流検出端子の閾値レベルよりも高く設定することが出来るので、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に異常はない。また、図２（ｂ）に示すスイッチングトランジスタＱ１のＶＧＳ電圧波形に伴い、ＶＤＳ波形およびＩＤ電流波形は、図２（ｃ）、図２（ｄ）のようになり、スイッチングトランジスタＱ１に過大な電圧や電流が加わることはない。

以上、説明したように、本実施形態によれば、制御回路の電源端子とゼロ電流検出端子との間に、スイッチング電源の起動時に、この間の電圧波形をオフセットする波形オフセット回路が設けられている。そのため、制御回路の電源端子とゼロ電流検出端子との間の電圧波形をオフセットすることにより、等価的に、ゼロ電流検出端子に入力される電圧波形に対する閾値が従来よりも高くなる。これにより、補助巻線における電圧波形のリンギング部分が本来の閾値を超えることがなくなるため、スイッチング素子のドレイン−ソース間に、過大な電圧が印加されたり、過大なドレイン電流が流れることを防止できる。

以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、本実施形態では、波形オフセット回路を抵抗とダイオードとで構成する場合を例示したが、これに変えて、ＰＭＯＳトランジスタと抵抗からなり、このＰＭＯＳトランジスタのゲートとドレインとが短絡されて、抵抗の一端に接続されるとともに、抵抗の他端がゼロ電流検出端子に接続され、ソースを電源端子に接続する構成でもよい。

また、ＰＭＯＳトランジスタと抵抗からなり、このＰＭＯＳトランジスタのゲートとドレインとが短絡されて、ゼロ電流検出端子に接続され、抵抗の一端がソースに接続されるとともに、抵抗の他端が電源端子に接続される構成でもよい。

さらに、ＰＮＰトランジスタと抵抗からなり、このＰＮＰトランジスタのコレクタとベースが短絡されて、抵抗の一端に接続されとともに、抵抗の他端がゼロ電流検出端子に接続され、エミッタが電源端子に接続する構成でもよい。

また、ＰＮＰトランジスタと抵抗からなり、このＰＮＰトランジスタのコレクタとベースが短絡されて、ゼロ電流検出端子に接続され、抵抗の一端がエミッタに接続されとともに、抵抗の他端が電源端子に接続される構成でもよい。

Ｎｐ チョークコイル
Ｎｃ 制御巻線
Ｎｓ 二次巻線
Ｑ１ スイッチングトランジスタ
Ｄ２ 出力平滑回路４０内のダイオード
Ｄ３ 波形オフセット用ダイオード
Ｃ２ 電源供給用平滑コンデンサ
Ｃ４ 出力平滑回路４０内の平滑コンデンサ
Ｃ７ 入力平滑化用コンデンサ
Ｒ１ スイッチングトランジスタＱ１電流検出用の抵抗
Ｒ２ 電流制限抵抗
Ｒ３，Ｒ４ 出力電圧設定用抵抗
Ｒ６ スイッチングトランジスタＱ１のゲート電流制限抵抗
Ｒ７ バイアス抵抗
ＧＮＤ グランド
Ｖｉ 入力電圧
Ｖｏ 出力電圧
１０ 整流回路
２０ スイッチングトランジスタＱ１の制御回路
３０ 波形オフセット回路
４０ 出力平滑回路
５０ 出力電圧検出回路
Ｚ／Ｃ 制御回路２０内のゼロ電流検出端子
Ｆ／Ｂ 制御回路２０内のＯＮ幅制御入力端子
ＤＲ 制御回路２０内のスイッチングトランジスタＱ１のゲート・ドライブ出力
ＯＣＰ 制御回路２０内の過電流検出端子

Claims (5)

1. １次側主巻線、２次側主巻線、および補助巻線とを備えたトランスと、スイッチング素子を駆動して前記トランスの２次側主巻線から直流電力を出力する第１の整流回路と、前記スイッチング素子の駆動を制御する制御回路と、前記補助巻線に発生する交流を整流して直流電圧を出力する補助電源と、を備え、前記制御回路は、前記補助電源に接続される電源端子と、前記補助巻線に接続されるゼロ電流検出端子とを備えたスイッチング電源において、
   前記電源端子とゼロ電流検出端子との間に設けられ、起動時に、この間の電圧波形をオフセットする波形オフセット回路を備えたことを特徴とするスイッチング電源。
2. 前記波形オフセット回路が、前記ゼロ電流検出端子と電源端子間に接続された抵抗からなることを特徴とする請求項１に記載のスイッチング電源。
3. 前記波形オフセット回路が、抵抗とカソードが該抵抗の一端に接続されたダイオードからなり、前記抵抗の他端が前記ゼロ電流検出端子に接続され、前記ダイオードのアノードが前記電源端子に接続されていることを特徴とする請求項１に記載のスイッチング電源。
4. 前記波形オフセット回路が、抵抗とアノードが該抵抗の一端に接続されたダイオードからなり、前記抵抗の他端が前記電源端子に接続され、前記ダイオードのカソードが前記ゼロ電流検出端子に接続されていることを特徴とする請求項１に記載のスイッチング電源。
5. 前記制御回路が専用のＩＣからなることを特徴とする請求項１から請求項４のいずれかに記載のスイッチング電源。

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