JP2017055259A - 駆動回路制御装置 - Google Patents

Abstract

【課題】並列接続された複数のパワースイッチング素子の負荷を簡易な構成で平衡化する駆動回路制御装置を提供する。
【解決手段】駆動回路制御装置３０１は、並列接続されたパワーＳＷ素子１６、２６にゲート信号を出力する複数の駆動回路１５、２５に対して駆動パルス信号ＰＡ、ＰＢを出力し、複数の駆動回路１５、２５の動作を制御する。平衡制御部３４は、パワーＳＷ素子１６、２６によるＳＷ損失を交替制御一周期の平均で均等とするように、駆動回路１５、２５毎に駆動パルス信号を生成する。信号出力回路４１、４２は、個別信号線６１、６２を経由して、駆動回路１５、２５に駆動パルス信号ＰＡ、ＰＢを出力する。これにより、駆動回路１５、２５のゲート信号スキュー等にかかわらず、複数のパワーＳＷ素子１６、２６の負荷を簡易な構成で平衡化することができる。
【選択図】図１

Description

本発明は、パワースイッチング素子にゲート信号を出力する駆動回路の動作を制御する駆動回路制御装置に関する。

インバータやＤＣ／ＤＣコンバータ等において各パワースイッチング素子を複数並列に接続して構成する場合がある。このような構成では、基本的に、電気的仕様が同等である複数のパワースイッチング素子を同一の条件で同時に動作させる。
しかし現実には、駆動回路からパワースイッチング素子へ出力されるゲート信号の遅延ばらつき（スキュー）や、パワースイッチング素子の冷却性能等のばらつきが存在する。そのため、複数のパワースイッチング素子の負荷は均等とならず、負荷が偏重する特定の素子の劣化が進むおそれがある。

例えば特許文献１に開示された「直列および並列に接続された電力半導体スイッチを動的に平衡化する方法」は、状態関数、同期走査タイミングにより複数の電力半導体スイッチの状態を測定して駆動信号を調整し、振幅を適合させて制御偏差を低減する。つまり、複数の電力半導体スイッチのばらつきを補償して動作を揃えることにより、負荷を平衡化しようとするものである。

特許第４７６４５９２号公報

例えば、ゲート信号のスキューに着目すると、パワースイッチング素子のスイッチング期間に対してスキューが十分に小さい場合には、従来技術による平衡化手法を適用可能であった。しかし、パワースイッチング素子の動作が高速化すると、スキューがスイッチング期間に対し同等のオーダーになる場合が生じ得る。すると、複数のパワースイッチング素子の動作を揃えることは技術的にも困難であり、コストも増大する。
本発明は、このような点に鑑みて創作されたものであり、その目的は、並列接続された複数のパワースイッチング素子の負荷を簡易な構成で平衡化する駆動回路制御装置を提供することにある。

本発明は、並列接続された複数のパワースイッチング素子（１６、２６）にゲート信号を出力する複数の駆動回路（１５、２５）に対して駆動パルス信号を出力し、複数の駆動回路の動作を制御する駆動回路制御装置に係る。
この駆動回路制御装置は、平衡制御部（３４）と、信号出力回路（４１、４２）とを備える。平衡制御部は、少なくとも、複数のパワースイッチング素子によるスイッチング損失を所定期間での平均で均等にするように、駆動回路毎に駆動パルス信号を生成する。信号出力回路（４１、４２）は、個別信号線（６１、６２）を経由して、複数の駆動回路に駆動パルス信号を出力する。

本発明では、複数のパワースイッチング素子が並列接続された並列負荷において、駆動回路のゲート信号スキュー等にかかわらず、複数のパワースイッチング素子によるスイッチング損失を、交替制御一周期等の所定期間の平均で均等にすることができる。これにより、複数のパワースイッチング素子の負荷を簡易な構成で平衡化し、特定のパワースイッチング素子の劣化が進むことを防止することができる。よって、並列負荷が含まれるインバータ、ＤＣ／ＤＣコンバータ等のシステムの品質や信頼性の向上を図ることができる。

本発明の好ましい態様では、平衡制御部は、複数のパワースイッチング素子から、一つ以上の「当番素子」、及び、当番素子以外の「非番素子」を順番に交替させるように選定する。そして、当番素子への駆動パルス信号の出力タイミングに対し非番素子への駆動パルス信号の出力タイミングをスイッチング損失調整時間だけ相対的に遅延させるように基準パルス信号をオフセットさせる「交替制御」を実行する。
ここで、スイッチング損失調整時間は、複数の駆動回路によるゲート信号の最大スキューよりも長く設定されることが好ましい。

特許文献１の従来技術では、並列接続された複数のパワースイッチング素子の状態を測定して駆動状態を調整し、制御偏差を低減するのに対し、本発明の制御では、複数のパワースイッチング素子の動作に意図的に差を生じさせ、負荷偏重を発生させる。すなわち、駆動回路のスキューにかかわらず、常に当番素子が負荷を負担する。そして、交替制御の一周期で各パワースイッチング素子が当番素子を輪番し、負荷を均等に負担する。
特許文献１の従来技術のように複数のパワースイッチング素子の動作を揃える必要が無いため、高分解能のタイマ等が不要となり、装置構成を簡易にすることができる。

本発明の別の態様では、複数のパワースイッチング素子の導通負荷状態を検出する素子状態検出部（３３）をさらに備える。平衡制御部は、複数のパワースイッチング素子の導通負荷状態の差に応じて、さらに複数のパワースイッチング素子による導通損失を均等にするように、駆動回路毎に駆動パルス信号を生成する。例えば導通負荷状態として素子温度を検出する場合、平衡制御部は、素子温度の高いパワースイッチング素子ほど導通損失を低下させるように駆動パルス信号を生成する。

スイッチング損失調整のための「交替制御」を実施する構成では、交替制御の実行時に、非番素子の素子温度が当番素子の素子温度に対し所定の温度差閾値を超えて高いとき、平衡制御部は、非番素子への駆動パルス信号の出力タイミングをさらに導通損失調整時間だけ相対的に遅延させるように、基準パルス信号をオフセットさせることが好ましい。

第１実施形態による駆動回路制御装置、及び並列負荷の構成図。 第１実施形態による交替制御を示すタイムチャート。 第１実施形態による平衡駆動処理のメインフローチャート。 図３の交替制御のサブフローチャート。 第２実施形態による駆動回路制御装置、及び並列負荷の構成図。 第２実施形態による交替制御を示すタイムチャート。 第２実施形態による平衡駆動処理のメインフローチャート。 図７の交替制御のサブフローチャート。 比較例の並列負荷の構成図。 比較例の駆動パルス信号の伝送を示す図。 比較例の課題を説明するタイムチャート。

以下、複数の実施形態による駆動回路制御装置を図面に基づいて説明する。「本実施形態」というとき、第１及び第２実施形態を包括する。この駆動回路制御装置は、パワースイッチング素子にゲート信号を出力する駆動回路（いわゆるドライバ回路）の動作を制御するものである。特に、本実施形態の駆動回路制御装置は、複数のパワースイッチング素子が並列に接続された並列負荷において、各パワースイッチング素子にゲート信号を出力する複数の駆動回路の動作を統括的に制御するものである。
以下の実施形態の説明では、名詞の前に付く「スイッチング」を「ＳＷ」と記す。例えば「スイッチング素子」を「ＳＷ素子」と記し、「スイッチング損失」を「ＳＷ損失」と記す。一方、動詞として用いる場合は、「スイッチングする」と表記する。

パワーＳＷ素子は、直流電力を交流電力に変換してモータ等に供給するインバータや、直流電圧を昇圧するＤＣ／ＤＣコンバータ等に用いられ、高電流の導通、遮断を切り替える。三相交流インバータでは、三相上下アームの六箇所にパワーＳＷ素子が用いられる。
従来、数十〜数百Ｖの高電圧システムでは、一般にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等が用いられている。なお、本明細書では、ＩＧＢＴのベース電極をＦＥＴ（電界効果トランジスタ）と同様に「ゲート」と呼ぶ。各パワーＳＷ素子のゲートには、ＯＮ／ＯＦＦを切り替えるゲート信号が、対応する駆動回路から入力される。

また、対応する駆動回路及びパワーＳＷ素子は、パワーモジュールの形態で用いられる場合がある。モジュール構造では、駆動回路とパワーＳＷ素子との間の配線インダクタンスの低減が可能となる。したがって、ＳＷ損失の低減に有利な高速ＳＷにおいてサージ電圧増大を防ぐために必要となる低インダクタンス化の要求に対応することができる。

ところで、例えばハイブリッド自動車のモータジェネレータに電力供給するシステム等では、インバータの要求出力が機種によって大きく異なる場合がある。その場合、生産量の比較的少ない大出力の機種に合わせて、パワーＳＷ素子やパワーモジュールの定格を決めると、部品コストが高くなる。また、小出力又は中出力の機種に対しては過剰スペックとなり、無駄が生じる。そこで、生産量の多い小中出力の機種に合わせたパワーＳＷ素子やパワーモジュールを標準品とし、大出力用には標準品を複数並列に接続して用いることが効率的である。本実施形態は、このような背景に基づき、並列接続された複数のパワーＳＷ素子にゲート信号を出力する駆動回路の動作制御に関するものである。

（第１実施形態）
本発明の第１実施形態について、図１〜図４を参照して説明する。
まず図１に、第１実施形態の駆動回路制御装置３０１、及び、駆動回路制御装置３０１の適用対象である並列負荷８０１の概略構成を示す。並列負荷８０１は、「複数」の単純な例として、二つのパワーモジュール１０、２０が並列に接続されている。この並列負荷８０１の一単位が、例えば、三相交流インバータのうちＵ相上アームの部分に相当する。つまり、三相交流インバータでは、六単位の並列負荷８０１がブリッジ接続される。

第１パワーモジュール１０は、第１駆動回路１５及び第１パワーＳＷ素子１６を含む。
第１駆動回路１５は、動作電源１２、ＯＮ駆動用スイッチ１３、ＯＦＦ駆動用スイッチ１４を含む。ＯＮ、ＯＦＦ駆動用スイッチ１３、１４は、数Ｖ程度の低電圧で動作し、例えばＭＯＳＦＥＴで構成される。ＯＮ駆動用スイッチ１３がＯＮすると、パワーＳＷ素子１６のゲートにゲート電圧が印加され、コレクタ−エミッタ間が導通する。ＯＦＦ駆動用スイッチ１４がＯＮすると、ゲート電圧がエミッタと同電位となり、コレクタ−エミッタ間の導通が遮断される。これらのＯＮ駆動用スイッチ１３及びＯＦＦ駆動用スイッチ１４の出力信号を合わせてゲート信号という。ゲート信号により、パワーＳＷ素子１６のＳＷ動作が制御される。

第２パワーモジュール２０は、第２駆動回路２５及び第２パワーＳＷ素子２６を含む。
第２駆動回路２５は、動作電源２２、ＯＮ駆動用スイッチ２３、ＯＦＦ駆動用スイッチ２４を含む。その構成及び作用は第１駆動回路１５と同様であるため、説明を省略する。
二つのパワーモジュール１０、２０を構成する駆動回路１５、２５、及び、パワーＳＷ素子１６、２６の電気的仕様は、それぞれ同等である。そして、第１パワーＳＷ素子１６及び第２パワーＳＷ素子２６は、コレクタ同士、及びエミッタ同士が接続されている。

図１以下の各図では、適宜、第１パワーモジュール１０及びその構成要素、又は第１パワーモジュール１０に関する信号を記号「Ａ」で示し、第２パワーモジュール２０及びその構成要素、又は第２パワーモジュール２０に関する信号を記号「Ｂ」で示す。
また、図中及び明細書中で、適宜、第１パワーＳＷ素子１６を「ＳＷＡ」、第２パワーＳＷ素子２６を「ＳＷＢ」と記す。

第１駆動回路１５（Ａ）及び第２駆動回路２５（Ｂ）は、基本的に、同一の条件で同時にパワーＳＷ素子１６、２６（ＳＷＡ、ＳＷＢ）を動作させるようにゲート信号を出力する。しかし現実には、駆動回路１５、２５（Ａ、Ｂ）を構成する部品の特性ばらつきや信号線の寄生インダクタンスのばらつき等により、ゲート信号の出力タイミングに遅延ばらつき、すなわちスキューが生じる。特にパワーモジュール１０、２０では、一つのモジュールＩＣが多くの部品で構成されるため、ゲート信号スキューが大きくなる傾向にある。

ここで、本実施形態の駆動回路制御装置３０１の構成の説明に先立って、比較例の駆動方式３０９における問題点について、図９〜図１１を参照して説明する。
図９に示すように、比較例の駆動方式３０９では、基準パルス信号Ｐ０が信号出力回路４９からそのまま信号線６９０に出力される。基準パルス信号Ｐ０としては、例えばインバータ出力電圧がＰＷＭ制御されるシステムにおけるＰＷＭ信号等が用いられる。このように比較例には「駆動回路制御装置」と呼べるような構成が存在しないため、単に「駆動方式」という。
信号線６９０は、駆動回路１５、２５（Ａ、Ｂ）に接続される二つの信号線６９１、６９２に分岐する。第１駆動回路１５（Ａ）及び第２駆動回路２５（Ｂ）には、同一の基準パルス信号Ｐ０が入力される。なお、分岐後の信号線６９１、６９２を等長にすることで寄生インダクタンスを揃えることができる。

図１０を参照し、駆動パルス信号がＯＮ信号の場合を例として、パワーＳＷ素子１６、２６（ＳＷＡ、ＳＷＢ）への駆動パルス信号の伝送について説明する。Ａ、Ｂ共通の駆動パルス信号である基準パルス信号Ｐ０がＯＦＦからＯＮに切り替わるタイミングを「基準タイミングｔ０」とする。
基準パルス信号Ｐ０は、共通の信号線６９０から分岐した信号６９１、６９２を経由して駆動回路１５、２５（Ａ、Ｂ）に入力される。駆動回路１５、２５は、それぞれ、基準パルス信号Ｐ０に基づいてパワーＳＷ素子１６、２６にゲート信号Ａ、Ｂを出力する。

図１１には、ＳＷＡ、ＳＷＢのＯＮ動作によるコレクタ−エミッタ電流ＩＡ、ＩＢ、及び、コレクタ−エミッタ間電圧Ｖの経時変化を示す。Ｖｏは初期電圧、ＩｔｇｔはＯＮ後の目標電流である。
基準パルス信号Ｐ０の出力タイミングである基準タイミングｔ０からゲート信号Ａ、Ｂの出力タイミングｔａ、ｔｂまでの遅延時間にはばらつき、すなわちスキューが生じる。以下、ゲート信号Ｂの遅延時間はゲート信号Ａの遅延時間より長いものと仮定する。さらに簡単のため、ゲート信号Ａの遅延時間はゼロであるとする。

したがって、ＳＷＡへのゲート信号Ａは、基準タイミングｔ０と同時のタイミングｔａに出力され、ＳＷＢへのゲート信号Ｂは、基準タイミングｔ０から時差δだけ遅れたタイミングｔｂに出力される。そして、ゲート信号Ａの出力タイミングｔａからゲート信号Ｂの出力タイミングｔｂまでの時差δが「スキュー」となる。
パワーＳＷ素子１６、２６（ＳＷＡ、ＳＷＢ）は、ゲート信号Ａ、Ｂに応じてスイッチングする。また、先行するゲート信号Ａの出力タイミングｔａから両方のパワーＳＷ素子１６、２６の動作完了時ｔｆまでの期間を「ＳＷ期間」とする。

図１１の上側には、ＳＷ速度が特段に速くない非高速素子の動作を示し、図１１の下側には、ＳＷ速度が非常に速い高速素子の動作を示す。具体的には、非高速素子のＳＷ期間は０．５μｓ程度であり、高速素子のＳＷ期間は５０ｎｓ程度であると仮定する。また、スキューは２０ｎｓ程度であると仮定する。非高速素子としては例えば従来のＩＧＢＴを想定する。

高速素子については、近年の技術進歩に伴ってＳＷ期間は非常に短くなってきており、今後、さらに高速化が進んでいくと予想される。それには、ＩＧＢＴ等の従来素子の性能向上もあり、また、ＳｉＣ素子やＧａＮ素子等の新たな高速素子も開発されている。例えばＳｉＣ−ＭＯＳＦＥＴは、高耐圧、大電流用途に向いており、５０ｎｓ程度のＳＷ期間が実現可能である。なお、図１、図９では、パワーＳＷ素子１６、２６をＩＧＢＴの記号で示しているが、ＭＯＳＦＥＴの記号に置き換えて解釈してもよい。

一般にパワーＳＷ素子のスイッチング時には電流の急変によってサージ電流によるＳＷ損失が発生し、インバータ等の電力効率を低下させる。また、パワーＳＷ素子には、サージ電流による負荷がかかる。複数のパワーＳＷ素子のＳＷタイミングがずれている場合、最初にスイッチングするパワーＳＷ素子に最も大きなサージ電流が流れるため、各パワーＳＷ素子にかかる負荷が偏ることとなる。本明細書では、これを「負荷偏重」という。なお、「負荷偏重」という用語中の「負荷」の意味は、電力供給対象ではなく、ダメージの意味である。

非高速素子では、スキューはＳＷ期間よりも十分に短い。この場合、先にＯＮするＳＷＡのサージ電流ＩＡはゆっくり立ち上がり、ピークが低く抑えられる。そのため、ＳＷＡによるＳＷ損失は比較的小さく、負過偏重の影響も小さい。そして、この場合、特許文献１（特許第４７６４５９２号公報）の従来技術に基づいてＳＷＡ及びＳＷＢの特性を揃えることが可能である。
一方、高速素子では、スキューがＳＷ期間に対し同等のオーダー、例えば２分の１程度になる場合が生じ得る。この場合、先にＯＮするＳＷＡのサージ電流ＩＡは急激に立ち上がり、ピークが過大となる。そのため、電流ＩＡと電圧Ｖとの積に比例するＳＷ損失が増大し、負過偏重の影響も大きくなる。

この状況が継続すると、ＳＷＢは劣化が抑制される一方、ＳＷＡのみ劣化が進むこととなる。しかし、システム全体の耐久性を向上させるためには、全ての素子の負荷を平均化させることが望まれる。そこで、特許文献１の技術思想のようにスキューをゼロにしようとする考え方もある。しかし、特許文献１の技術を高速素子に適用しようとすると、高分解能高速クロックのタイマが必要となる。そうした対応は技術的にも困難であり、コストアップにもなる。

本実施形態は、以上のような比較例の問題点を解決することを目的とするものである。
本実施形態では、ゲート信号のスキューをゼロにし、複数のパワーＳＷ素子の動作を揃えるのでなく、複数のパワーＳＷ素子の動作に意図的に差を生じさせ、負荷偏重を発生させる。そして、複数のパワーＳＷ素子が順に交替しつつ負荷偏重を負担することにより、所定期間での平均で、各パワーＳＷ素子の負荷を均等にすることを特徴とする。
ここで、一般にパワーＳＷ素子による損失には、ＳＷ時に発生するＳＷ損失と、導通時に発生する導通損失とが含まれる。特に第１実施形態では、複数のパワーＳＷ素子によるＳＷ損失を均等にする点に着目する。

次に、図１に戻り、第１実施形態の駆動回路制御装置３０１の構成を説明する。
駆動回路制御装置３０１は、平衡制御部３４、及び信号出力回路４１、４２等を含む。駆動回路制御装置３０１には、例えばＰＷＭ信号等の基準パルス信号Ｐ０が入力される。平衡制御部３４は、基準パルス信号Ｐ０に基づき、第１駆動回路１５への駆動パルス信号ＰＡと、第２駆動回路２５への駆動パルス信号ＰＢとを生成する。このとき、平衡制御部３４は、パワーＳＷ素子１６、２６によるＳＷ損失を所定期間での平均で均等とするように、駆動パルス信号ＰＡ、ＰＢを生成する。
信号出力回路４１、４２は、個別信号線６１、６２を経由して、駆動回路１５、２５に駆動パルス信号ＰＡ、ＰＢを出力する。

平衡制御部３４は、パワーＳＷ素子１６、２６によるＳＷ損失を所定期間での平均で均等とする方法として、具体的に「交替制御」を実行する。すなわち、平衡制御部３４は、二つのパワーＳＷ素子１６、２６（ＳＷＡ、ＳＷＢ）から、一つの当番素子、及び、当番素子以外の非番素子を順番に交替させるように選定する。そして、当番素子への駆動パルス信号の出力タイミングに対し非番素子への駆動パルス信号の出力タイミングをＳＷ損失調整時間ＳＷ＿ｔだけ相対的に遅延させるように基準パルス信号Ｐ０をオフセットさせ、駆動パルス信号ＰＡ、ＰＢを生成する。

ＳＷ損失調整時間ＳＷ＿ｔは、想定されるゲート信号の最大スキューよりも長く設定される。好ましくは、最大スキューよりもわずかに長い程度に設定される。例えばＳＷ損失調整時間ＳＷ＿ｔを５０ｎｓとすると、２０ＭＨｚクロック時における１クロックの遅延処理で可能であるため、現在のマイコン制御で十分可能なレベルの処理である。
平衡制御部３４の演算は、インバータ出力電圧を制御するＥＣＵ等の上位制御装置からの演算タイミング信号に従って実行される。又は、駆動回路制御装置３０１を上位制御装置であるインバータＥＣＵの内部に設けてもよい。

例えばインバータ出力がＰＷＭ制御される場合、ＰＷＭキャリアの山谷のタイミング等が演算タイミングに設定される。過変調の場合を除き、ＰＷＭ信号は、キャリアの山のタイミング後にＯＮし、キャリアの谷のタイミング後にＯＦＦする。そこで平衡制御部３４は、例えば、キャリアの山のタイミングに、その後のＯＮタイミング及びＯＦＦタイミングに関する演算を一括して実行する。この場合、平衡制御部３４の演算周期は、キャリア周期に一致する。

次に、第１実施形態による交替制御について、図２〜図４を参照する。この説明では、複数のパワーモジュールの数Ｍを、Ｍ＝２とし、第１パワーＳＷ素子１６を「ＳＷＡ」、第２パワーＳＷ素子２６を「ＳＷＢ」と記す。また、ＳＷＡ、ＳＷＢのＳＷタイミングのうち、ＯＮタイミングの駆動パルス信号を例として説明する。
なお、ＳＷＡ、ＳＷＢのＯＦＦタイミングについても、同様の交替制御が実行される。

図２には、駆動パルス信号ＰＡ、ＰＢ、並びに、ＳＷＡ、ＳＷＢのＯＮ動作によるコレクタ−エミッタ電流ＩＡ、ＩＢ、及び、コレクタ−エミッタ間電圧Ｖの経時変化を示す。図２中、三回の基準タイミングｔ０が記載されている。記号「ｔ０（１）」は、交替制御一周期における１回目の基準タイミングであることを示す。「Ｎ」は、交替制御一周期におけるＳＷ規定回数を示す。
また、上述の比較例の図１１に準じ、ゲート信号Ａは、駆動パルス信号ＰＡの出力タイミングと同時に出力され、ゲート信号Ｂは駆動パルス信号ＰＢの出力タイミングから時差δだけ遅延して出力されるものと仮定する。

平衡制御部３４は、交替制御において、１個の当番素子と、（Ｍ−１）個、すなわち、Ｍ＝２の場合には１個の非番素子を選定する。
交替制御周期の前半ではＳＷＡを当番素子とし、ＳＷＢを非番素子とする。このとき、平衡制御部３４は、当番素子ＳＷＡへの駆動パルス信号ＰＡの出力タイミングを基準タイミングｔ０に一致させる。当番素子ＳＷＡは、基準タイミングｔ０と同時のタイミングｔａにＯＮする。
また、平衡制御部３４は、非番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングを、基準タイミングｔ０からＳＷ損失調整時間ＳＷ＿ｔだけ遅延させたオフセットタイミングｔ^*とする。非番素子ＳＷＢは、オフセットタイミングｔ^*からスキュー相当の時差δ後のタイミングｔｂにＯＮする。

交替制御周期の後半ではＳＷＢを当番素子とし、ＳＷＡを非番素子とする。このとき、平衡制御部３４は、当番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングを基準タイミングｔ０に一致させる。当番素子ＳＷＢは、基準タイミングｔ０からスキュー相当の時差δ後のタイミングｔｂにＯＮする。
また、平衡制御部３４は、非番素子ＳＷＡへの駆動パルス信号ＰＡの出力タイミングを、基準タイミングｔ０からＳＷ損失調整時間ＳＷ＿ｔだけ遅延させたオフセットタイミングｔ^*とする。非番素子ＳＷＡは、オフセットタイミングｔ^*と同時のタイミングｔａにＯＮする。

簡単にＮ＝２とすると、（Ｎ／２）＝１となり、ＳＷＡとＳＷＢとは、ＯＮタイミングの１回ずつ、当番素子と非番素子とを順番に交替する。また、Ｎ＝２０とすると、ＳＷＡとＳＷＢとは、ＯＮタイミングの１０回ずつ、当番素子と非番素子とを順番に交替する。
この構成により、ゲート信号Ａ、Ｂのスキューにかかわらず、当番素子は常に先にＯＮし、サージ電流の負荷を受ける。つまり、負過偏重を意図的に発生させる。そして、交替制御一周期において、ＳＷＡ及びＳＷＢは、同じ回数である（Ｎ／２）回ずつ当番素子を担当する。したがって、交替制御周期の平均では、ＳＷＡ及びＳＷＢによるＳＷ損失は均等となる、なお、例えばＳｉＣ−ＭＯＳＦＥＴは、瞬間電流に対する電流許容値が比較的高いため、サージ電流の負荷を受けることについての問題は生じない。

続いて、平衡制御部３４が実行する第１実施形態の平衡駆動処理のルーチンについて、図３、図４を参照する。以下のフローチャートの説明で記号Ｓは「ステップ」を表す。
図３に示すメインフローチャートにおいて、Ｓ１では、交替制御一周期のＳＷ規定回数Ｎを設定する。規定回数Ｎは、並列接続されるパワーモジュールの数であるＭ以上に設定される。本実施形態では、Ｎは２以上に設定される。また、各素子の当番回数を均等にするため、規定回数Ｎは、Ｍの倍数、すなわち、本実施形態では偶数に設定されることが好ましい。ただし、Ｎ＞＞Ｍの場合、ＮがＭの倍数でなくても、各素子のＳＷ回数が不均等になることの影響は小さくなる。

Ｓ２１では、ＳＷ損失調整時間ＳＷ＿ｔが設定される。ＳＷ損失調整時間ＳＷ＿ｔは、駆動回路１５、２５によるゲート信号の最大スキューよりも長く設定される。
Ｓ３では、交替制御による駆動パルス信号の出力を継続するか判断する。ＮＯの場合、メインルーチンを終了する。

Ｓ３でＹＥＳの場合、Ｓ４１に移行する。Ｓ４１以下の「ＳＷ連続回数Ｘ」は、現在の交替制御周期において、そのステップの前回までに終了したＯＮパルス出力の回数を意味する。言い換えれば、現在の交替制御周期の（Ｘ＋１）回目の判断ステップにおけるＳＷ連続回数がＸとなる。Ｓ４１では、ＳＷ連続回数Ｘが規定回数Ｎに達したか、すなわち、交替制御の周期が更新されたか判断する。交替制御の周期が更新されたとき、Ｓ４２で、ＳＷ連続回数Ｘを０にリセットする。
Ｓ５０１では、交替制御のサブルーチンを一回実行する。交替制御のサブルーチンが実行されると、Ｓ４３では、ＳＷ連続回数Ｘをインクリメントする。

図４に、Ｓ５０１の交替制御のサブルーチンを示す。
Ｓ５１では、ＳＷ連続回数Ｘが（Ｎ／２）より小さいか判断する。Ｓ５１でＹＥＳのとき、「０≦Ｘ＜（Ｎ／２）」であり、交替制御周期の前半であることを意味する。Ｓ５１でＮＯのとき、「（Ｎ／２）≦Ｘ＜Ｎ」であり、交替制御周期の後半であることを意味する。
以下、交替制御周期の前半のステップ番号を５０番台、交替制御周期の後半のステップ番号を６０番台とし、対応するステップ番号の一の位を同じ数字で表す。特にＳ５４及びＳ６４のステップが「ＳＷ損失平衡化処理」に相当する。

交替制御周期の前半では、当番素子がＳＷＡ、非番素子がＳＷＢである。
Ｓ５２では、当番素子ＳＷＡへの駆動パルス信号ＰＡの出力タイミングを基準タイミングｔ０に設定し、Ｓ５３にて第１駆動回路（Ａ）１５へ駆動パルス信号ＰＡを出力する。
Ｓ５４では、非番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングを、式（１）により、基準タイミングｔ０に対しＳＷ損失調整時間ＳＷ＿ｔだけ遅延させるようにオフセットする。そして、Ｓ５７で第２駆動回路（Ｂ）２５へ駆動パルス信号ＰＢを出力する。
ｔ^*＝ｔ０＋ＳＷ＿ｔ ・・・（１）

交替制御周期の後半では、当番素子がＳＷＢ、非番素子がＳＷＡである。
Ｓ６２では、当番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングを基準タイミングｔ０に設定し、Ｓ６３にて第２駆動回路（Ｂ）２５へ駆動パルス信号ＰＢを出力する。
Ｓ６４では、非番素子ＳＷＡへの駆動パルス信号ＰＡの出力タイミングを、Ｓ５４と同様に設定する。そして、Ｓ６７で第１駆動回路（Ａ）１５へ駆動パルス信号ＰＡを出力する。

（効果）
第１実施形態の駆動回路制御装置は、以下のような効果を奏する。
（１）複数のパワーモジュール１０、２０が並列接続された並列負荷８０１において、駆動回路１５、２６のゲート信号スキュー等にかかわらず、複数のパワーＳＷ素子１６、２６によるＳＷ損失を、交替制御一周期の平均で均等にすることができる。これにより、複数のパワーＳＷ素子の負荷を簡易な構成で平衡化し、特定のパワーＳＷ素子の劣化が進むことを防止することができる。よって、並列負荷８０１が含まれるインバータ、ＤＣ／ＤＣコンバータ等のシステムの品質や信頼性の向上を図ることができる。

（２）特許文献１の従来技術では、並列接続された複数のパワーＳＷ素子の状態を測定して駆動状態を調整し、制御偏差を低減する。この方法は、従来の非高速素子に対しては有効であるとも考えられるが、今後、高速素子に適用される場合、微小時間の分解能等の観点から高速動作の調製は困難であり、また、コストアップにつながるおそれがある。
それに対し第１実施形態の制御では、複数のパワーＳＷ素子１６、２６の動作に意図的に差を生じさせ、負荷偏重を発生させる。そして、交替制御の一周期で各パワースイッチング素子が当番素子を輪番し、負荷を均等に負担する。
特許文献１の従来技術のように複数のパワーＳＷ素子１６、２６の動作を揃える必要が無いため、高分解能のタイマ等が不要となり、装置構成を簡易にすることができる。

（３）上記で例示したように、交替制御において、Ｍ個のパワーＳＷ素子のうち１個の素子を当番素子とし、残り（Ｍ−１）個の素子を非番素子とすることで、当番素子は確実に負荷を負担することになる。したがって、複数のパワーＳＷ素子の駆動負荷をより正確に均等にすることができる。

（４）並列負荷８０１が複数のパワーモジュール１０、２０の形態で設けられている場合、ゲート信号スキューのばらつきが大きくなる傾向があるため、上記効果が特に有効に発揮される。また、近年開発されたＳｉＣ素子は、従来のパワーＳＷ素子に比べＳＷ速度が非常に高速であるため、上記効果が特に有効に発揮される。

（第２実施形態）
第２実施形態による駆動回路制御装置について、図５〜図８を参照して説明する。図５〜図８は、それぞれ、第１実施形態の図１〜図４に対応するものである。第１実施形態と実質的に同一の構成、又は、フローチャートにおける実質的に同一のステップには同一の符号又はステップ番号を付して説明を省略する。また、説明に関する注意事項等は、第１実施形態の説明に準じる。

図５に示すように、第２実施形態の駆動回路制御装置３０２の適用対象である並列負荷８０２には、パワーＳＷ素子１６、２６の温度を検出する温度センサ７１、７２が設けられている。温度センサ７１、７２は、例えばパワーＳＷ素子１６、２６に感温ダイオードを埋め込むことにより構成される。或いは、パワーＳＷ素子１６、２６の筐体や、素子温度と相関の取れる箇所にサーミスタを設けてもよい。

駆動回路制御装置３０２は、第１実施形態の駆動回路制御装置３０１の構成に加えて、「素子状態検出部」としての素子温度検出部３３を備える。素子温度検出部３３には、パワーＳＷ素子１６、２６の「導通負荷状態」を示す素子温度Ｔｅｍｐ＿Ａ、Ｔｅｍｐ＿Ｂが温度センサ７１、７２から入力される。
パワーＳＷ素子１６、２６自体の電気的性能が同等であっても、素子の搭載位置や周辺物との接触程度の差により冷却性能にばらつきが生じる。そこで、素子温度検出部３３が素子温度Ｔｅｍｐ＿Ａ、Ｔｅｍｐ＿Ｂを検出することにより、駆動回路制御装置３０２は、パワーＳＷ素子１６、２６の導通負荷が反映された情報を取得することができる。

素子温度検出部３３は、素子温度の温度差ΔＴ（＝Ｔｅｍｐ＿Ｂ−Ｔｅｍｐ＿Ａ）を算出し、平衡制御部３４に出力する。
平衡制御部３４は、第１実施形態によるＳＷ損失調整に加え、さらに素子温度差ΔＴに応じて、パワーＳＷ素子１６、２６の導通損失を所定期間での平均で均等にするように、駆動回路１５、２５毎に駆動パルス信号ＰＡ、ＰＢを生成する。なお、導通損失を調整する所定期間は、ＳＷ損失調整の所定期間とは一致しなくてもよい。

次に、第２実施形態による交替制御について、図６〜図８を参照する。
図６には、図２と同様の情報に加え、素子温度差ΔＴの値を示す。ここで、素子温度差ΔＴの閾値をΔＴｔｈとすると、「−ΔＴｔｈ≦ΔＴ≦ΔＴｔｈ」の範囲は、素子温度差ΔＴの適正範囲、すなわち、ＳＷＡとＳＷＢとの導通負荷状態が均等と認められる範囲である。

交替制御周期の前半における素子温度差ΔＴは、温度差閾値ΔＴｔｈを超えている。すなわち、非番素子ＳＷＢの素子温度Ｔｅｍｐ＿Ｂは、当番素子ＳＷＡの素子温度Ｔｅｍｐ＿Ａに対し温度差閾値ΔＴｔｈを超えて高い。このとき、平衡制御部３４は、導通損失の調整が必要と判断する。そして、非番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングを、当番素子ＳＷＡへの駆動パルス信号ＰＡの出力タイミングｔ０に対しＳＷ損失調整時間ＳＷ＿ｔだけ遅延させたタイミングｔ^*から、さらに導通損失調整時間ＣＯ＿ｔだけ遅延させたタイミングｔ^**にオフセットする。

これにより、素子温度Ｔｅｍｐ＿Ｂが相対的に高い非番素子ＳＷＢは、ＯＮ時間を短くすることにより、導通損失が低減するように調整される。したがって、当番素子ＳＷＡ及び非番素子ＳＷＢは、ＳＷ損失に加えて導通損失が均等になるように駆動パルス信号ＰＡ、ＰＢが生成される。

一方、交替制御周期の後半における素子温度差ΔＴは、負の温度差閾値（−ΔＴｔｈ）以上である。すなわち、非番素子ＳＷＡの素子温度Ｔｅｍｐ＿Ａは、当番素子ＳＷＢの素子温度Ｔｅｍｐ＿Ｂに対する温度差が閾値ΔＴｔｈ以内の適正範囲にある。このとき、平衡制御部３４は、導通損失の調整は不要と判断する。そして、非番素子ＳＷＡへの駆動パルス信号ＰＡの出力タイミングを、第１実施形態の通り、当番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングｔ０に対しＳＷ損失調整時間ＳＷ＿ｔだけ遅延させたオフセットタイミングｔ^*とする。

続いて、第２実施形態の平衡駆動処理について、図７、図８を参照する。図７に示すメインフローチャートでは、図３に対し、導通損失調整時間ＣＯ＿ｔを設定するステップＳ２２が追加される。また、交替制御のステップ番号が図３のＳ５０１からＳ５０２に変更される。図８に示す交替制御のサブルーチン５０２では、図４に対し、Ｓ５５、Ｓ５６、及びＳ６５、Ｓ６６が追加されている。このＳ５５、Ｓ５６、及びＳ６５、Ｓ６６のステップが「導通損失、総損失平衡化処理」に相当する。

交替制御周期の前半に実行されるＳ５５では、平衡制御部３４は、素子温度差ΔＴ（＝Ｔｅｍｐ＿Ｂ−Ｔｅｍｐ＿Ａ）が温度差閾値ΔＴｔｈを超えているか判断する。
Ｓ５５でＹＥＳのとき、Ｓ５６にて、非番素子ＳＷＢへの駆動パルス信号ＰＢの出力タイミングを、Ｓ５４で設定されたオフセットタイミングｔ^*から、式（２）により、さらにオフセットタイミングｔ^**に変更する。
ｔ^**＝ｔ^*＋ＣＯ＿ｔ＝ｔ０＋ＳＷ＿ｔ＋ＣＯ＿ｔ ・・・（２）
Ｓ５５でＮＯのとき、Ｓ５４で設定されたオフセットタイミングｔ^*が維持される。
交替制御周期の前半に実行されるＳ６５、Ｓ６６についても同様である。また、この交替制御は、ＳＷＡ、ＳＷＢのＯＦＦタイミングについても同様に実行可能である。

このように、平衡制御部３４は、非番素子への駆動パルス信号の出力タイミングについて、ＳＷＡ、ＳＷＢの導通負荷状態の差に応じて、ＳＷ損失調整時間ＳＷ＿ｔに、さらに導通損失調整時間ＣＯ＿ｔを加算する。こうして第２実施形態の駆動回路制御装置３０２は、パワーＳＷ素子１６、２６（ＳＷＡ、ＳＷＢ）の導通損失を交替制御一周期の平均で均等にするように、駆動回路１５、２５毎に駆動パルス信号ＰＡ、ＰＢを生成する。

従来、例えば複数の素子温度の検出値に基づいて、総発熱量を均一にするようにＰＷＭ信号を補正するような制御は可能であったが、ＳＷ損失と導通損失との合計を調整することはできなかった。それに対し、第２実施形態では、ＳＷ損失と導通損失とのトータルでの負荷バランスを適切に平衡化することが可能となる。
よって、並列負荷８０２においてパワーＳＷ素子１６、２６の冷却特性にばらつきがある場合であっても、各パワーＳＷ素子が担う駆動負荷を平衡化し、特定のパワーＳＷ素子の劣化が進むことを防止することができる。よって、並列負荷８０２が含まれるインバータ、ＤＣ／ＤＣコンバータ等のシステムの品質や信頼性をより向上させることができる。

（その他の実施形態）
（ア）駆動回路１５、２５及びパワーＳＷ素子１６、２６は、パワーモジュール１０、２０の形態をなさず、単独の素子の形態で設けられてもよい。この場合、モジュールＩＣに比べ、ばらつき要素はパワーＳＷ素子のみとなり、ばらつきによる影響は小さくなる傾向にある。そのため、パワーＳＷ素子のばらつきを管理選別するという方法も取り得る。
しかし、本発明を適用することにより上記実施形態と同様の効果が得られるため、選別が不要となり、管理工数を低減することができる。

（イ）上記実施形態では、二つのパワーモジュール１０、２０が並列接続された並列負荷８０１、８０２に駆動回路制御装置３０１、３０２が適用される例が示される。これに限らず、本発明の駆動回路制御装置は、三つ以上のパワーモジュール、或いは、三組以上の駆動回路及びパワーＳＷ素子の組が並列接続された並列負荷に適用されてもよい。
例えば、三つのパワーモジュールをＡ、Ｂ、Ｃとすると、交替制御では、一周期の３分の１の期間ずつ、当番素子を含むパワーモジュールをＡ→Ｂ→Ｃと輪番するように制御すればよい。

また、第２実施形態に対応する導通損失調整を含む制御では、例えば、当番素子を含むパワーモジュールがＡのとき、非番素子を含むパワーモジュールＢ、Ｃの素子温度のうち高い方の温度に基づいて導通損失調整の要否を判断すればよい。また、パワーモジュールＢについてはＡとの素子温度差ΔＴが閾値ΔＴｔｈを超え、パワーモジュールＣについてはＡとの素子温度差ΔＴが閾値ΔＴｔｈ以下である場合、Ｂのみに、又はＢ、Ｃ共通に、導通損失調整時間ＣＯ＿ｔを加算すればよい。

さらに、例えば、四つのパワーモジュールＡ、Ｂ、Ｃ、Ｄを適用対象とする場合、当番素子を複数選定してもよい。その場合、当番素子を含むパワーモジュールをＡＢ→ＣＤ→ＡＣ→ＢＤ→ＡＤ→ＢＣというように輪番すれば、当番素子のペア間のばらつきも含め、各素子のＳＷ損失を均等に調整することができる。

（ウ）交替制御では、当番素子への駆動パルス信号の出力タイミングに対し非番素子への駆動パルス信号の出力タイミングをＳＷ損失調整時間Ｓｗ＿ｔだけ相対的に遅延させればよい。そこで、上記実施形態のように当番素子への駆動パルス信号の出力タイミングを基準タイミングｔ０とし、非番素子への駆動パルス信号の出力タイミングを基準タイミングｔ０より遅延させるパターン以外に、下記のパターンを採用してもよい。
なお、ＰＷＭ信号のように基準信号が電気角等の位相で定義される信号の場合、時間軸の「遅延」及び「先行」を、位相軸の「遅角」及び「進角」と言い換えてもよい。

［１］．当番素子への駆動パルス信号の出力タイミング、非番素子への駆動パルス信号の出力タイミングとも、基準タイミングｔ０より遅延させる。
［２］．当番素子への駆動パルス信号の出力タイミングを基準タイミングｔ０より先行させ、非番素子への駆動パルス信号の出力タイミングを基準タイミングｔ０以後とする。
［３］．当番素子への駆動パルス信号の出力タイミング、非番素子への駆動パルス信号の出力タイミングとも、基準タイミングｔ０より先行させる。

（エ）基準パルス信号はＰＷＭ信号に限らず、例えば三相インバータ制御において、空間ベクトル変調により生成されたパルス信号でもよい。或いは、電気角に同期したパルス位置やパルス幅を最適に設計したパルスパターン（例えば特開２０１３−１６２６６０号公報参照）を用いてもよい。

（オ）上記実施形態では、平衡制御部３４が「複数のパワーＳＷ素子１６、２６によるＳＷ損失を所定期間での平均で均等にするように、駆動回路１５、２５毎に駆動パルス信号を生成する」具体的な方法として、交替制御の例が示される。これ以外の方法として、例えば電気一周期におけるパルス数を増減させることでＳＷ損失を調整してもよい。すなわち、非番素子のパルス数を当番素子のパルス数よりも減らすことで、ＳＷ回数を減らし、ＳＷ損失を相対的に低減させることができる。
さらに、導通損失を調整する方法として、各パルスのパルス幅、すなわちパワーＳＷ素子のＯＮ時間を調整するようにしてもよい。

（カ）第２実施形態では、「素子状態検出部」としての素子温度検出部３３は、複数のパワーＳＷ素子１５、２５の「導通負荷状態」の例として素子温度を検出する。その他の形態では、素子状態検出部は、コレクタ−エミッタ電流等の、導通負荷状態が反映されるどのような情報を検出してもよい。

（キ）上述の通り、適用対象となるパワーＳＷ素子は、従来広く知られているＩＧＢＴ等でもよく、近年開発されたＳｉＣ素子、ＧａＮ素子等の高速素子でもよい。さらに、この出願の出願後に新たに開発される可能性のある全ての次世代素子を含むものである。
以上、本発明は、上記実施形態になんら限定されるものではなく、発明の趣旨を逸脱しない範囲において種々の形態で実施可能である。

１０、２０・・・パワーモジュール、
１５、２５・・・駆動回路、
１６、２６・・・パワースイッチング素子、
３０１、３０２・・・駆動回路制御装置、
３３・・・素子温度検出部（素子状態検出部）、
３４・・・平衡制御部、
４１、４２・・・信号出力回路、
６１、６２・・・信号線。

Claims (10)

1. 並列接続された複数のパワースイッチング素子（１６、２６）にゲート信号を出力する複数の駆動回路（１５、２５）に対して駆動パルス信号を出力し、前記複数の駆動回路の動作を制御する駆動回路制御装置であって、
   少なくとも、前記複数のパワースイッチング素子によるスイッチング損失を所定期間での平均で均等にするように、前記駆動回路毎に駆動パルス信号を生成する平衡制御部（３４）と、
   個別信号線（６１、６２）を経由して、前記複数の駆動回路に駆動パルス信号を出力する信号出力回路（４１、４２）と、
   を備える駆動回路制御装置。
2. 前記平衡制御部は、前記複数のパワースイッチング素子から、一つ以上の当番素子、及び、前記当番素子以外の非番素子を順番に交替させるように選定し、
   前記当番素子への駆動パルス信号の出力タイミングに対し前記非番素子への駆動パルス信号の出力タイミングをスイッチング損失調整時間だけ相対的に遅延させるように基準パルス信号をオフセットさせる交替制御を実行する請求項１に記載の駆動回路制御装置。
3. 前記スイッチング損失調整時間は、前記複数の駆動回路によるゲート信号の最大スキューよりも長く設定される請求項２に記載の駆動回路制御装置。
4. 前記平衡制御部は、前記当番素子を一つずつ順番に交替させるように選定する請求項２または３に記載の駆動回路制御装置。
5. 前記複数のパワースイッチング素子の導通負荷状態を検出する素子状態検出部（３３）をさらに備え、
   前記平衡制御部は、前記複数のパワースイッチング素子の導通負荷状態の差に応じて、さらに前記複数のパワースイッチング素子による導通損失を所定期間での平均で均等にするように、前記駆動回路毎に駆動パルス信号を生成する請求項１〜４のいずれか一項に記載の駆動回路制御装置。
6. 前記素子状態検出部は、前記複数のパワースイッチング素子の導通負荷状態として素子温度を検出し、前記平衡制御部は、素子温度の高い前記パワースイッチング素子ほど導通損失を低減させるように駆動パルス信号を生成する請求項５に記載の駆動回路制御装置。
7. 前記複数のパワースイッチング素子の導通負荷状態として素子温度を検出する素子状態検出部（３３）をさらに備え、
   前記平衡制御部は、前記複数のパワースイッチング素子の素子温度の差に応じて、さらに前記複数のパワースイッチング素子による導通損失を所定期間での平均で均等にするように、前記駆動回路毎に駆動パルス信号を生成するものであり、
   前記交替制御の実行時に、前記非番素子の素子温度が前記当番素子の素子温度に対し所定の温度差閾値を超えて高いとき、前記平衡制御部は、前記非番素子への駆動パルス信号の出力タイミングをさらに導通損失調整時間だけ相対的に遅延させるように前記基準パルス信号をオフセットさせる請求項２〜４のいずれか一項に記載の駆動回路制御装置。
8. 対応する前記駆動回路及び前記パワースイッチング素子は、パワーモジュール（１０、２０）の形態をなしている請求項１〜７のいずれか一項に記載の駆動回路制御装置。
9. 前記複数のパワースイッチング素子は、前記複数の駆動回路によるゲート信号のスキューと同等の時間でスイッチング可能な高速素子である請求項１〜８のいずれか一項に記載の駆動回路制御装置。
10. 前記複数のパワースイッチング素子は、ＳｉＣ素子又はＧａＮ素子である請求項９に記載の駆動回路制御装置。

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