JP7051008B2 - 並列駆動装置及び電力変換装置 - Google Patents

Description

本発明は、複数の電力用半導体素子（以下、適宜「半導体素子」と略す）が並列接続された回路を駆動する並列駆動装置、及びそれを備えた電力変換装置に関する。

並列接続される半導体素子は、各半導体素子の特性ばらつき、又は並列間の配線ばらつきにより、インバータ動作時において、各半導体素子に流れる電流が各半導体素子間で不均一となることがある。この場合、各半導体素子における損失により、各半導体素子間で温度が不均一となり、特定の半導体素子が高温となる。この状態が続くと、熱サイクルの寿命が厳しくなる。このため、最悪の場合、当該特定の半導体素子が故障する可能性が高くなるという課題があった。

上記の課題に対し、下記特許文献１には、複数の半導体素子から当番素子と非当番素子とを選定し、これらの当番素子及び非当番素子への駆動信号を周期的に交替させる交替制御を行うことで、並列使用される半導体素子における負荷偏重を均等化して、特定の半導体素子の劣化を防止する技術が開示されている。なお、特許文献１において、「負荷偏重」という用語中の「負荷」は、「電力供給対象」の意味ではなく、「ダメージ」の意味で使用されている。

特開２０１７－５５２５９号公報

上記特許文献１の技術では、各半導体素子間において、負荷偏重の均等化は図れる。しかしながら、特許文献１にも記載されているように、当番素子及び非当番素子を周期的に交替させる交替制御だけでは、各半導体素子間の温度の均一化を図ることはできない。

また、特許文献１の技術では、当番素子と非当番素子とは交互に駆動され、両者が同時に駆動されることはない。半導体素子における導通損失は、半導体素子に流れる電流の２乗に比例するので、同時に駆動した場合の方が導通損失は小さくなる。従って、特許文献１の技術を適用した場合、各半導体素子における損失が増加するという問題がある。

本発明は、上記に鑑みてなされたものであって、複数の半導体素子を並列駆動する場合において、半導体素子の損失の増加を抑制しつつ、半導体素子間の温度の均一化を図ることができる並列駆動装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、並列接続される複数の半導体素子を駆動する並列駆動装置である。並列駆動装置は、制御部及び駆動回路を備える。制御部は、複数の半導体素子のそれぞれの温度を検出する温度センサの検出値に基づいて半導体素子間の温度差を検出する。制御部は、温度差に基づいて複数の半導体素子のうちから特定した第１の半導体素子のオン動作のタイミングを変更する制御信号を生成する。駆動回路は、複数の半導体素子を駆動する第１の駆動信号を生成すると共に、制御信号に基づいて第１の駆動信号を遅延させた第２の駆動信号を生成して第１の半導体素子へ印加する。

本発明に係る並列駆動装置によれば、複数の半導体素子を並列駆動する場合において、半導体素子の損失の増加を抑制しつつ、半導体素子間の温度の均一化を図ることができるという効果を奏する。

実施の形態１に係る並列駆動装置を備えた電力変換装置の構成例を示す図 実施の形態１に係る並列駆動装置の詳細構成を駆動対象である半導体素子と共に示す図 実施の形態１における要部の動作説明に供するタイムチャート 図３に示すタイムチャート上の３つの時刻における半導体素子の動作状態を示す波形図 実施の形態２に係る並列駆動装置の詳細構成を駆動対象である半導体素子と共に示す図 実施の形態２に係る並列駆動装置の動作説明に供する半導体素子の損失特性を示す図 実施の形態２における第１の制御手法によって動作する半導体素子の動作状態を示す波形図 実施の形態２における第２の制御手法によって動作する半導体素子の動作状態を示す波形図 一般的な定電圧駆動回路の構成例を示す図 図９に示す定電圧駆動回路の動作説明に供する波形図 実施の形態３における定電流駆動回路の構成例を示す図 図１１に示す定電流駆動回路の動作説明に供する波形図 実施の形態３における定電流駆動回路を用いて半導体素子を駆動したときの半導体素子の損失特性を示す図 実施の形態１から３における制御部の機能を実現するハードウェア構成の一例を示すブロック図 実施の形態１から３における制御部の機能を実現するハードウェア構成の他の例を示すブロック図

以下に添付図面を参照し、本発明の実施の形態に係る並列駆動装置及び電力変換装置について詳細に説明する。なお、以下の実施の形態により、本発明が限定されるものではない。

実施の形態１．
図１は、実施の形態１に係る並列駆動装置５０を備えた電力変換装置１００の構成例を示す図である。図２は、実施の形態１に係る並列駆動装置５０の詳細構成を駆動対象である半導体素子１ａ，１ｂと共に示す図である。

図１において、実施の形態１に係る電力変換装置１００は、インバータ回路１と、並列駆動装置５０とを備える。直流電源１１０は、インバータ回路１に直流電圧を印加する直流電力の供給源である。直流電源１１０は、図示しない外部の交流電源から出力される交流電圧を直流電圧に変換するコンバータであってもよい。インバータ回路１は、直流電源１１０から供給される直流電力を交流電力に変換する電力変換回路である。インバータ回路１は、半導体素子１ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，３ａ，３ｂ，３ｃ，３ｄを具備する。インバータ回路１の出力端子には、負荷であるモータ８０が接続される。モータ８０は、インバータ回路１から供給される交流電力によって駆動される。モータ８０の例は、誘導電動機又は同期電動機である。

インバータ回路１において、半導体素子１ａと、半導体素子１ｂとは並列に接続されてＵ相の上アームを構成し、半導体素子１ｃと、半導体素子１ｄとは並列に接続されてＵ相の下アームを構成する。「上アーム」は、直流電源１１０の正側もしくは高電位側に接続される半導体素子又は半導体素子群を指す名称であり、「下アーム」は、直流電源１１０の負側もしくは低電位側に接続される半導体素子又は半導体素子群を指す名称である。また、上アームと下アームとが直列に接続された回路は、「レグ」と呼ばれる。

Ｖ相及びＷ相も同様である。以下同様に説明すると、半導体素子２ａと、半導体素子２ｂとは並列に接続されてＶ相の上アームを構成し、半導体素子２ｃと、半導体素子２ｄとは並列に接続されてＶ相の下アームを構成する。また、半導体素子３ａと、半導体素子３ｂとは並列に接続されてＷ相の上アームを構成し、半導体素子３ｃと、半導体素子３ｄとは並列に接続されてＷ相の下アームを構成する。

このようにして、インバータ回路１は、各相におけるそれぞれの上アームと下アームとが直列に接続されたレグを３つ備えた３相インバータ回路を構成する。半導体素子１ａ～１ｄ，２ａ～２ｄ，３ａ～３ｄのそれぞれには、逆並列にダイオードが接続される。なお、図１では、半導体素子として、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を例示しているが、これに限定されない。ＩＧＢＴに代えて、金属酸化膜半導体電界効果型トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）を用いてもよい。

並列駆動装置５０は、並列接続される複数の半導体素子を駆動する装置である。並列駆動装置５０は、駆動回路であるゲート駆動回路２と、制御部１０とを備える。制御部１０は、半導体素子１ａ～１ｄ，２ａ～２ｄ，３ａ～３ｄのそれぞれを制御するための制御信号５を生成してゲート駆動回路２に出力する。ゲート駆動回路２は、制御信号５に基づいて、半導体素子１ａ～１ｄ，２ａ～２ｄ，３ａ～３ｄのそれぞれを駆動するための駆動信号６を生成してインバータ回路１に出力する。なお、図１には、並列駆動装置５０の駆動対象が３相インバータ回路である場合を例示しているが、これに限定されない。並列駆動装置５０の駆動対象は、２つのレグを備えた単相インバータ回路であってもよいし、１つのレグを備えたハーフブリッジ回路でもよい。

図２には、インバータ回路１、ゲート駆動回路２及び制御部１０の構成に関し、説明の簡便化のために、実施の形態１の要旨の説明に関係する構成部のみが示されている。具体的に、制御部１０は、ゲート制御ユニット３及び温度差演算器４を備える。ゲート駆動回路２は、第１駆動回路２１と、第２駆動回路２２とを備える。また、第２駆動回路２２は、第１回路２２ａと、第２回路２２ｂとを備える。半導体素子１ａはモジュール１２ａに収容され、半導体素子１ｂはモジュール１２ｂに収容されている。モジュール１２ａには、半導体素子１ａの温度を検出するための温度センサ８ａが設けられ、モジュール１２ｂには半導体素子１ｂの温度を検出するための温度センサ８ｂが設けられている。

なお、検出温度は、オンチップダイオードによる半導体素子自体の温度がもっとも望ましいが、半導体素子が搭載されている基板の温度、又はモジュールが取り付けられるヒートシンクの温度でもよい。要するに、複数の半導体素子間の温度差の違いを判定できるものであれば、どのような部位の温度でもよい。

次に、実施の形態１に係る並列駆動装置５０の動作について、図２に加え、更に図３及び図４を参照して説明する。図３は、実施の形態１における要部の動作説明に供するタイムチャートである。図４は、図３に示すタイムチャート上の３つの時刻における半導体素子１ａ，１ｂの動作状態を示す波形図である。

温度センサ８ａは半導体素子１ａの温度を検出し、温度センサ８ｂは半導体素子１ｂの温度を検出する。温度センサ８ａ，８ｂの各検出値Ｔａ，Ｔｂは、温度差演算器４に入力される。温度差演算器４は、検出値Ｔｂと、検出値Ｔａとの差の絶対値｜Ｔｂ－Ｔａ｜を演算する。この絶対値｜Ｔｂ－Ｔａ｜をΔＴで表し、ΔＴを「温度差」と呼ぶ。温度差ΔＴの情報は、ゲート制御ユニット３に送られる。ゲート制御ユニット３は、温度差ΔＴに基づいて、制御信号５を生成する。制御信号５は、モータ８０を駆動するモータ印加電圧を生成するための信号に加え、特定の半導体素子のオン動作のタイミングを変更する信号を含んでいる。

ゲート駆動回路２では、入力された制御信号５に基づいて、半導体素子１ａ又は半導体素子１ｂのオン動作のタイミングを変更する。例えば、温度が高いと判定された半導体素子は、ターンオンのタイミングを遅延させる駆動信号６によって駆動され、温度が高くないと判定された半導体素子は、遅延制御のない、通常の駆動信号６によって駆動される。

第１駆動回路２１によって生成された信号は、第２駆動回路２２の第１回路２２ａを通って半導体素子１ａのゲートに印加され、第２駆動回路２２の第２回路２２ｂを通って半導体素子１ｂのゲートに印加される。第１回路２２ａ及び第２回路２２ｂは、どのように構成されていてもよい。一例を挙げると、以下の通りである。第１回路２２ａ及び第２回路２２ｂは、第１駆動回路２１によって生成された第１の駆動信号を遅延させずにスルーで通過させる非遅延回路と、第１駆動回路２１によって生成された第１の駆動信号を遅延させた第２の駆動信号を出力する遅延回路とを備える。これらの非遅延回路及び遅延回路は、並列に接続される。通常時は非遅延回路を経由して駆動信号が出力され、温度が高いと判定された場合には遅延回路を経由して駆動信号が出力される。

図３のタイムチャートには、時間の経過と共に、半導体素子１ａ，１ｂの温度差が拡大して行く様子が示されている。上段部には、温度センサ８ａ，８ｂのそれぞれによって検出された、半導体素子１ａ，１ｂにおける温度の検出値Ｔａ，Ｔｂの変化が示されている。下段部には、温度差演算器４によって演算された温度差ΔＴの変化が示されている。横軸の時間軸における３つの時刻Ｔ_０，Ｔ_１，Ｔ_２は、半導体素子１ａ，１ｂの状態が、動作直後の初期状態であるか、ある時間経過後の状態であるか、温度差が拡大して上述した遅延制御が働いたときの状態であるかを識別するために示している。

図４には、半導体素子１ａ，１ｂのそれぞれのゲートに印加されるゲート電圧Ｖｇｅと、半導体素子１ａ，１ｂのコレクタとエミッタとの間に印加されるコレクタエミッタ電圧Ｖｃｅと、半導体素子１ａ，１ｂのそれぞれのコレクタに流れるコレクタ電流Ｉｃとが示されている。図４において、破線は半導体素子１ａの動作波形であり、実線は半導体素子１ｂの動作波形である。

動作直後の初期状態では、図４（ａ）に示されるように、半導体素子１ａ及び半導体素子１ｂの動作波形には差異が殆ど見られない。一方、インバータ回路１が動作してある程度の時間を経過すると、様々な要因によって、半導体素子１ａ，１ｂ間において、温度差が生じる。半導体の場合、一般的に温度が高いと電流は流れ易くなる。図３において、時刻Ｔ_１付近では、半導体素子１ｂの方が、温度が高い。このため、図４（ｂ）に示されるように、ゲート電圧Ｖｇｅが同じでも、コレクタ電流Ｉｃは、半導体素子１ｂの方が大きい。そこで、実施の形態１では、温度差ΔＴが第１の閾値である閾値Ｔｔｈ１を超えたときに、本願手法を用いて半導体素子１ｂを駆動する。なお、温度差ΔＴが閾値Ｔｔｈ１を超えた半導体素子１ｂを識別するため、この状態の半導体素子１ｂを指して「第１の半導体素子」と呼ぶ場合がある。

図４（ｃ）には、本願手法の動作期間における動作波形が示されている。本願手法の動作期間では、温度の高い半導体素子１ｂは、第２回路２２ｂの遅延回路が動作することで、ターンオンが遅れる。これにより、ターンオンからある一定時間は、半導体素子１ａのみに電流が流れる。このため、電流分担は、温度の低い半導体素子１ａに集中する。その結果、半導体素子１ａの損失は増える一方で、半導体素子１ｂの損失が減り、温度差ΔＴが小さくなって温度が均一化する。その後、温度差ΔＴが第２の閾値である閾値Ｔｔｈ２より低下したことが確認されると、通常の動作に戻る。閾値Ｔｔｈ２は、動作のばたつきを抑えるために設定されている。閾値Ｔｔｈ２は、閾値Ｔｔｈ１よりも小さい値である。通常の動作に戻った後、再度、温度差ΔＴが閾値Ｔｔｈ１を超えれば、本願手法が起動される。温度差ΔＴが閾値Ｔｔｈ１を超える都度、本願手法が起動される。ターンオンが遅れた半導体素子は、ターンオン損失が発生しないため、先にターンオンした半導体素子よりも温度が下がる。これにより、半導体素子１ａ，１ｂ間の温度差が抑制され、半導体素子１ａ，１ｂの温度の均一化が図れる。また、これにより、半導体素子１ａ，１ｂのパワーサイクルの寿命が向上し、半導体素子１ａ，１ｂの信頼性の向上が図れる。また、半導体素子１ａ，１ｂを冷却するための冷却器を簡素化できるので、電力変換装置のコスト低減に寄与できる。

なお、上記では、Ｕ相上アームの半導体素子１ａ，１ｂを駆動する際の説明であったが、Ｕ相下アームの半導体素子１ｃ，１ｄを駆動する際にも、同様な制御が行われる。また、Ｖ相及びＷ相についても、同様である。また、本願手法は、各相の上下アームに対して個別且つ独立に適用される。これにより、複雑な制御を行うことなく、インバータ回路１に具備される複数の半導体素子において、半導体素子１ａ，１ｂの温度の均一化を簡易、且つ自律的に行うことができる。

また、図１では、インバータ回路１を構成する各相の上下アームの半導体素子の並列数が２である場合を例示しているが、これに限定されない。各相の上下アームの半導体素子の並列数は、３以上であってもよい。なお、並列数が３以上の場合、それぞれの半導体素子間の温度差を検出してもよい。或いは、温度が最大の半導体素子と、温度が最小の半導体素子との間の温度差を検出してもよい。或いは、温度が最大の半導体素子と、全ての半導体素子平均との間の温度差を検出してもよい。これらの場合、第１の半導体素子は、温度が最大の半導体素子であり、且つ、温度差が閾値を超えた状態の半導体素子とすることができる。

以上説明したように、実施の形態１に係る並列駆動装置は、複数の半導体素子間の温度差に基づいて複数の半導体素子のうちから特定した第１の半導体素子のオン動作のタイミングを変更する制御信号を生成する。そして、複数の半導体素子を駆動する第１の駆動信号を生成すると共に、制御信号に基づいて第１の駆動信号を遅延させた第２の駆動信号を生成して第１の半導体素子へ印加する。これにより、半導体素子の損失の増加を抑制しつつ、半導体素子間の温度の均一化を図ることができる。

また、実施の形態１の手法では、温度差が閾値を超えたときのみ、温度が高い半導体素子のターンオンを遅らせるが、温度差が閾値を超えていなければ、並列接続される複数の半導体素子の全てを駆動する。このため、当番素子と非当番素子とを交互に駆動する特許文献１の技術に比して、導通損失の増加を抑制することができる。

実施の形態２．
図５は、実施の形態２に係る並列駆動装置５０Ａの詳細構成を駆動対象である半導体素子１ａ，１ｂと共に示す図である。図５において、実施の形態２に係る並列駆動装置５０Ａでは、図２に示す実施の形態１に係る並列駆動装置５０の構成において、ゲート駆動回路２がゲート駆動回路２Ａに置き替えられている。ゲート駆動回路２Ａでは、第１駆動回路２１が電圧可変機能付駆動回路２３に置き替えられている。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。

図６は、実施の形態２に係る並列駆動装置５０Ａの動作説明に供する半導体素子の損失特性を示す図である。図６において、横軸はコレクタ電流Ｉｃであり、縦軸はターンオン損失Ｅｏｎを表している。即ち、図６は、一般的な半導体素子のターンオン損失Ｅｏｎの電流依存性を示している。また、図６において、太実線で示すカーブは、半導体素子１つあたりの損失特性であり、下に凸のカーブとなっている。図６の横軸及び縦軸は正規化されており、定格電流“１×Ｉｃ”のときのターンオン損失を“１×Ｅ”で表している。また、細実線で示すカーブは、半導体素子２並列時の損失特性である。半導体素子２並列時には、２つの半導体素子が同時に動作するので、２つの半導体素子には、１つの半導体素子が動作するときの２倍の電流が流れる。このため、半導体素子２並列時のカーブは、原点Ｏと、定格電流の２倍の電流“２×Ｉｃ”のときに２倍のターンオン損失“２×Ｅ”となる点Ｐとを結ぶ下に凸のカーブとなる。

ここで、実施の形態１では、温度差ΔＴに基づいて特定した第１の半導体素子のターンオン動作を遅らせることにより、温度の均一化を図っていた。ところが、一般的な半導体素子のターンオン損失Ｅｏｎの電流依存性は、上述したように、下に凸のカーブとなる。このため、２並列時の損失カーブは、図６に示したように、半導体素子１つの損失カーブの下側に位置する特性となる。ここで、並列駆動時において、半導体素子１つあたり“０．７×Ｉｃ”の電流を流す場合を考える。並列駆動させない場合、１つの半導体素子には、“１．４×Ｉｃ”の電流が流れる。このため、並列駆動させない場合の動作点は“Ｑ”となる。一方、並列駆動させた場合の動作点は“Ｒ”となるので、並列駆動させた場合の方が、ターンオン損失は小さくなることが分かる。逆に言うと、同一の電流を流す場合において、並列駆動させない場合は、並列駆動させた場合に比べて、ターンオン損失が増加することになる。

そこで、実施の形態２では、温度の高い半導体素子のターンオンを遅らせる際に、ゲートの正バイアス電圧（以下、「ゲート電圧」と呼ぶ）を通常時よりも高くして、ターンオン損失を低減する手法を提案する。ゲート電圧の変更は、図５に示した電圧可変機能付駆動回路２３が実施する。また、ゲート電圧の変更は、温度差ΔＴが閾値Ｔｔｈ１を超えた状態のときに行う。また、ゲート電圧の変更は、半導体素子１ａ，１ｂの双方に対して行う。

図７は、実施の形態２における第１の制御手法によって動作する半導体素子１ａ，１ｂの動作状態を示す波形図である。ゲート電圧を変更するタイミングについては、種々の考え方があるが、実施の形態２では、半導体素子をオン動作させるタイミングと同時に行う。図７（ｃ）には、そのときの動作波形が示されている。なお、図７（ａ），（ｂ）の動作波形は、図４に示したものと同じである。

ここで、ゲート電圧の選び方であるが、図６に示した、半導体素子２並列時の損失カーブよりも下回るカーブとなるようなゲート電圧を選ぶとよい。図６において、一点鎖線で示す損失カーブがその一例である。一点鎖線で示す損失カーブにおいて、“１．４×Ｉｃ”の電流が流れる場合の動作点は“Ｓ”であり、並列駆動させた場合の動作点Ｒよりもターンオン損失が小さくなっていることが分かる。

また、半導体素子をオン動作させるタイミングと同時にゲート電圧を変更すれば、ゲート電圧を変更しない場合に比べて、ターンオン速度が増加する。そのため、ターンオン損失の更なる低減効果が得られる。また、ゲート電圧を通常よりも高くすることで、導通損失の低減効果も得られる。

図８は、実施の形態２における第２の制御手法によって動作する半導体素子１ａ，１ｂの動作状態を示す波形図である。第２の制御手法では、図８（ｃ）に示すように、ターンオン期間が終了してから、ゲート電圧を上昇させている。なお、図８（ａ），（ｂ）の動作波形は、図４及び図７に示したものと同じである。

オン動作させるタイミングでゲート電圧を高くした場合、最大ターンオン電流を超え、過電流検知機能が働いたり、半導体素子に意図しないストレスを与えたりするおそれがある。一方、ターンオン期間が終了してから、ゲート電圧を上昇させれば、ターンオン速度の増加を抑制することができる。これにより、導通損失の低減効果を得つつ、ターンオン電流が最大値を超えるのを防止することができる。

以上説明したように、実施の形態２に係る並列駆動装置によれば、実施の形態１における駆動回路に電圧可変機能を付加する。そして、第１の半導体素子が特定されている場合、電圧可変機能付の駆動回路は、第１及び第２の駆動信号を半導体素子へ印加する際に、半導体素子をオン動作させるタイミングで第１及び第２の駆動信号の電圧レベルを、第１の半導体素子が特定されていないときのそれぞれの駆動信号の電圧レベルよりも高くする。これにより、ターンオン損失及び導通損失を低減できるという効果が得られる。

また、実施の形態２に係る並列駆動装置によれば、第１の半導体素子が特定されている場合、電圧可変機能付の駆動回路は、第１及び第２の駆動信号を半導体素子へ印加する際に、半導体素子がターンオンした後に第１及び第２の駆動信号の電圧レベルを、第１の半導体素子が特定されていないときのそれぞれの駆動信号の電圧レベルよりも高くする。これにより、導通損失を低減できるという効果が得られる。

実施の形態３．
実施の形態２で説明したように、半導体素子におけるターンオン損失の電流依存性は、下に凸のカーブである。この特性は、一般的に、定電圧駆動回路と呼ばれる駆動回路を用いた場合になることが多い。ターンオン損失は、ターンオン速度が速ければ小さく、遅ければ大きくなる。ターンオン速度を決める特性の１つに、電流の立ち上がり速度がある。ここではまず、半導体素子のターンオン特性について説明する。

半導体素子をターンオンさせるには、ゲートに印加する電圧を上昇させて行く必要がある。電力用の半導体素子として好適に用いられる自己消弧型半導体素子は、ゲート容量と呼ばれる寄生容量がある。自己消弧型半導体素子は、ゲート容量を充電することでゲート電圧が上昇し、ゲート電圧がゲート閾値電圧Ｖｔｈを超えると、電流が流れ始める。また、自己消弧型半導体素子は、ゲート閾値電圧Ｖｔｈに達するまでのゲート充電電流が大きいほど、ターンオン時の電流立ち上がり速度が速くなるという特性がある。

図９は、一般的な定電圧駆動回路３０の構成例を示す図である。また、図１０は、図９に示す定電圧駆動回路３０の動作説明に供する波形図である。図２に示した第１駆動回路２１は、図９に示す定電圧駆動回路３０に対応する構成部である。

図１０には、上段部から順に、ゲート充電電流、ゲート電圧、及びゲート制御信号が示されている。定電圧駆動回路を用いた場合、図１０に示されるように、ゲート充電電流は、ゲート電圧の印加直後に最大となる。一方、ゲート閾値電圧Ｖｔｈ付近では、ゲート充電電流は小さい。この特性により、ターンオン損失の電流依存性は、図６に示したように、下に凸のカーブとなる。このような特性では、実施の形態２で説明したように、インバータ回路全体での損失は増加することになる。

そこで、実施の形態３では、ターンオン損失の電流依存性が上に凸のカーブとなるような駆動回路を用いる。具体的には、定電流駆動回路を用いる。図１１は、実施の形態３における定電流駆動回路３２の構成例を示す図である。また、図１２は、図１１に示す定電流駆動回路３２の動作説明に供する波形図である。

図１２には、上段部から順に、ゲート充電電流、ゲート電圧、及びゲート制御信号が示されている。定電流駆動回路３２を用いた場合、図１２に示されるように、ゲート充電電流は、ゲート電圧の印加直後からほぼ一定に保たれる。このため、自己消弧型半導体素子がターンオンするゲート閾値電圧Ｖｔｈ付近における定電流駆動回路３２のゲート充電電流Ｉｇｃは、同じゲート閾値電圧Ｖｔｈ付近における定電圧駆動回路３０におけるゲート充電電流Ｉｇｖよりも大きくなる。

図１３は、実施の形態３における定電流駆動回路３２を用いて半導体素子を駆動したときの半導体素子の損失特性を示す図である。定電流駆動回路３２を用いて半導体素子を駆動した場合の損失特性は、図１３に示されるように、上に凸のカーブとなる。図６と同様に、半導体素子１つあたりの損失特性を太実線及び太破線で示し、半導体素子２並列時の損失特性を細実線で示している。損失特性が上に凸のカーブであるため、半導体素子１つあたりのカーブが、半導体素子２並列時のカーブよりも下に来ている。このため、定電流駆動回路３２を用いた場合、温度が高い半導体素子のターンオン動作を遅らせ、温度が低い半導体素子にターンオンを負担させても、ターオン損失が増加することはない。なお、損失特性が上に凸のカーブとなる理由は、以下のように説明することができる。

定電圧駆動回路３０において、ゲート電圧は、図１０に示すように、上に凸のカーブを描くように上昇する。これは、ゲート容量の充電が、ゲート抵抗Ｒとゲート容量Ｃとの積である時定数ＣＲに従って上昇するように行われるからである。一方、定電流駆動回路３２では、ゲート電流を一定に充電するため、ゲート電圧は直線的に増加していくのが特徴である。一般的に、自己消弧型半導体素子の伝達特性と言われるゲート電圧上昇分に対する電流の増加率は、自己消弧型半導体素子の特性に起因する。

定電圧駆動回路３０では、時定数ＣＲに従って上に凸のカーブでゲート電圧が上昇する。このため、ゲート閾値電圧Ｖｔｈを超えた後の、時間あたりのゲート電圧上昇が緩やかになる。このため、電流の増加率は緩やかとなり、電流の立ち上がりが遅くなる。一方、定電流駆動回路３２では、直線的にゲート電圧が上昇するため、ゲート閾値電圧Ｖｔｈを超えた後の時間あたりのゲート電圧上昇は定電圧駆動回路３０よりも大きくなる。このため、定電圧駆動回路３０よりも電流の増加率が大きくなり、電流の立ち上がりも速くなる。従って、ターンオン損失は、スイッチング電流が大きくなるほど、定電圧駆動回路３０よりも定電流駆動回路３２の方が低減される。つまり、図１３に示すような、上に凸なカーブになる。

以上説明したように、実施の形態３に係る並列駆動装置は、定電流駆動回路を用いてゲート駆動回路を構成する。これにより、インバータ回路全体の損失を更に低減できるという効果が得られる。

次に、実施の形態１から３における制御部１０の機能を実現するためのハードウェア構成について、図１４及び図１５の図面を参照して説明する。図１４は、実施の形態１から３における制御部１０の機能を実現するハードウェア構成の一例を示すブロック図である。図１５は、実施の形態１から３における制御部１０の機能を実現するハードウェア構成の他の例を示すブロック図である。

実施の形態１から３における制御部１０の機能を実現する場合には、図１４に示すように、演算を行うプロセッサ３００、プロセッサ３００によって読みとられるプログラムが保存されるメモリ３０２、及び信号の入出力を行うインタフェース３０４を含む構成とすることができる。

プロセッサ３００は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、メモリ３０２には、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）を例示することができる。

メモリ３０２には、実施の形態１から３における制御部１０の機能を実行するプログラムが格納されている。プロセッサ３００は、インタフェース３０４を介して必要な情報を授受し、メモリ３０２に格納されたプログラムをプロセッサ３００が実行し、メモリ３０２に格納されたテーブルをプロセッサ３００が参照することにより、上述した処理を行うことができる。プロセッサ３００による演算結果は、メモリ３０２に記憶することができる。

また、図１４に示すプロセッサ３００及びメモリ３０２は、図１５のように処理回路３０５に置き換えてもよい。処理回路３０５は、単一回路、複合回路、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。処理回路３０５に入力する情報、及び処理回路３０５から出力する情報は、インタフェース３０４を介して行うことができる。

なお、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１ インバータ回路、１ａ～１ｄ，２ａ～２ｄ，３ａ～３ｄ 半導体素子、２，２Ａ ゲート駆動回路、３ ゲート制御ユニット、４ 温度差演算器、５ 制御信号、６ 駆動信号、８ａ，８ｂ 温度センサ、１０ 制御部、１２ａ，１２ｂ モジュール、２１ 第１駆動回路、２２ 第２駆動回路、２２ａ 第１回路、２２ｂ 第２回路、２３ 電圧可変機能付駆動回路、３０ 定電圧駆動回路、３２ 定電流駆動回路、５０，５０Ａ 並列駆動装置、８０ モータ、１００ 電力変換装置、１１０ 直流電源、３００ プロセッサ、３０２ メモリ、３０４ インタフェース、３０５ 処理回路。

Claims (8)

1. 並列接続される複数の半導体素子を駆動する並列駆動装置であって、
   複数の前記半導体素子のそれぞれの温度を検出する温度センサの検出値に基づいて前記半導体素子間の温度差を検出し、前記温度差に基づいて複数の前記半導体素子のうちから温度が高いと判定された第１の半導体素子のオン動作のタイミングを変更する制御信号を生成する制御部と、
   複数の前記半導体素子を駆動する第１の駆動信号を生成すると共に、前記制御信号に基づいて前記第１の駆動信号を遅延させた第２の駆動信号を生成して前記第１の半導体素子へ印加する駆動回路と、
   を備え、
   前記駆動回路は、電圧可変機能付駆動回路であり、
   前記第１の半導体素子が特定されている場合、
   前記駆動回路は、前記第１及び第２の駆動信号を前記半導体素子へ印加する際に、前記半導体素子をオン動作させるタイミングで前記第１及び第２の駆動信号の電圧レベルを、前記第１の半導体素子が特定されていないときのそれぞれの駆動信号の電圧レベルよりも高くする
   ことを特徴とする並列駆動装置。
2. 並列接続される複数の半導体素子を駆動する並列駆動装置であって、
   複数の前記半導体素子のそれぞれの温度を検出する温度センサの検出値に基づいて前記半導体素子間の温度差を検出し、前記温度差に基づいて複数の前記半導体素子のうちから温度が高いと判定された第１の半導体素子のオン動作のタイミングを変更する制御信号を生成する制御部と、
   複数の前記半導体素子を駆動する第１の駆動信号を生成すると共に、前記制御信号に基づいて前記第１の駆動信号を遅延させた第２の駆動信号を生成して前記第１の半導体素子へ印加する駆動回路と、
   を備え、
   前記駆動回路は、電圧可変機能付駆動回路であり、
   前記第１の半導体素子が特定されている場合、
   前記駆動回路は、前記第１及び第２の駆動信号を前記半導体素子へ印加する際に、前記半導体素子がターンオンした後に前記第１及び第２の駆動信号の電圧レベルを、前記第１の半導体素子が特定されていないときのそれぞれの駆動信号の電圧レベルよりも高くする
   ことを特徴とする並列駆動装置。
3. 前記電圧可変機能付駆動回路は、定電圧駆動回路である
   ことを特徴とする請求項１又は２に記載の並列駆動装置。
4. 並列接続される複数の半導体素子を駆動する並列駆動装置であって、
   複数の前記半導体素子のそれぞれの温度を検出する温度センサの検出値に基づいて前記半導体素子間の温度差を検出し、前記温度差に基づいて複数の前記半導体素子のうちから温度が高いと判定された第１の半導体素子のオン動作のタイミングを変更する制御信号を生成する制御部と、
   複数の前記半導体素子を駆動する第１の駆動信号を生成すると共に、前記制御信号に基づいて前記第１の駆動信号を遅延させた第２の駆動信号を生成して前記第１の半導体素子へ印加する駆動回路と、
   を備え、
   前記駆動回路は、当該駆動回路を用いて前記半導体素子を駆動したときのターンオン損失の電流依存性が上に凸となるカーブを描く特性を有する
   ことを特徴とする並列駆動装置。
5. 前記駆動回路は、定電流駆動回路である
   ことを特徴とする請求項４に記載の並列駆動装置。
6. 前記半導体素子の並列数が２である場合、前記温度差は、２つの前記半導体素子間の温度差であり、前記第１の半導体素子は、前記温度差が閾値を超えた状態の半導体素子であり、
   前記半導体素子の並列数が３以上である場合、前記温度差は、温度が最大の半導体素子と、温度が最小の半導体素子との間の温度差であるか、もしくは、温度が最大の半導体素子と、全ての半導体素子平均との間の温度差であり、前記第１の半導体素子は、温度が最大の半導体素子であり、且つ、前記温度差が閾値を超えた状態の半導体素子である
   ことを特徴とする請求項１から５の何れか１項に記載の並列駆動装置。
7. 前記駆動回路は、前記温度差が閾値を超えた場合には、前記第２の駆動信号を前記第１の半導体素子へ印加し、前記温度差が閾値以下に低下した場合には、前記第１の駆動信号を前記第１の半導体素子へ印加する
   ことを特徴とする請求項６に記載の並列駆動装置。
8. 請求項１から７の何れか１項に記載の並列駆動装置と、
   前記並列駆動装置によって駆動される複数の前記半導体素子を備える電力変換回路と、
   を備えたことを特徴とする電力変換装置。

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